LABORATORIO DE DIGITAL II

LABORATORIO Nº 3
TEMA: Flip – Flop’s D, J-K y T
DOCENTE: Edwin Alave A.

OBJETIVO.- El objetivo del presente laboratorio es analizar el FF- D, J-K y T y verificar

su tabla de verdad.

PRE-INFORME.-

1. El circuito de la figura es un basculador D:

a) Realizar la tabla de verdad y explicar su funcionamiento.
b) Dibujar su diagrama de tiempos.
c) Graficar su diagrama funcional.

D
Q

Tabla de Verdad Tabla Reducida

E D Qt Qt+1
0 0 0 Qt
0 0 1 Qt
0 1 0 Qt
0 1 1 Qt
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
E D Q
0 0 Qt
0 1 Qt
 1 0 0
1 1 1

Diagrama de Tiempos

t
D

t
Q

Diagrama Funcional

D Q

FF-D

E Q
2. Del circuito de la figura es un FF-D
a) Realizar la tabla de verdad.
b) Graficar el diagrama de tiempos
c) Implementar un FF-D utilizando como referencia el presente circuito con
entradas de control Preset y Clear activadas por nivel bajo.

Q
Ck

Tabla de Verdad Tabla Reducida

Ck D Qt Qt+1
0 0 0
 0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Ck D Q
0 0
0 1
1 0
1 1

Diagrama de Tiempos

Ck

t
D

t
Q

t
Con Preset y Clear:

Pr

Q
Ck

Cl
D

Tabla de Verdad Tabla Reducida

Ck D Pr Cl Qt Qt+1
0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
0 1 0 1 0
0 1 0 1 1
0 1 1 0 0
0 1 1 0 1
0 1 1 1 0
0 1 1 1 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
1 0 0 1 1
1 0 1 0 0
1 0 1 0 1
1 0 1 1 0
1 0 1 1 1
1 1 0 0 0
1 1 0 0 1
1 1 0 1 0
1 1 0 1 1
1 1 1 0 0
1 1 1 0 1
1 1 1 1 0
1 1 1 1 1
Ck D Pr Cl Q
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
 Diagrama de Tiempos

Ck

t
D

t
Pr

t
Cl

t
Q

t
3. Del circuito de la figura:
a) Defina el tiempo Set – Up
b) Investigar el retardo de propagación por compuerta, de los C.I. que usted
esta utilizando.
c) Graficar el diagrama de tiempos para cada circuito.

V1
10V
+V

S2 L1
U2A
Pr
S
S1 D Q
_ L2
A CP Q
S3 R

Cl

V2
10V
+V

S4

L3
S6
U2B
Pr S
U1D U1C U1B A
U1A D Q
_ L4
CP Q
R
S5
Cl
 Diagrama de Tiempos 1

t
Pr

t
Cl

t
Q

X
t
 Diagrama de Tiempos 2

t
Pr

t
Cl

t
Q

X
t
4. En el circuito de la figura:
V1
10V
+V

S1
D
L1 U2 L3 L4
74LS75
U3A D3 __
Q3
S D2 Q3
E23 __
Q2
D Q Q2
_ L2 __
CP Q D1 Q1
D0 Q1
R E01 __
Q0
Q0

S2

Ck

a) realizar el diagrama de tiempos para el FF Latch D y FF – D para la

frecuencia de 0.2 Hz en la entrada (Ck y G) y para una frecuencia de
entrada en (D) de 0.5 Hz.
b) Diseñar dos circuitos astables, para las frecuencias mencionadas en el
inciso a) y un ciclo de servicio = 50 %, utilizando C.I.555.

Vcc = 12 v

Ra
8
7 4
Rb
6
Vo 1K
C 2

1 5
De las ecuaciones:
Donde: ……(1)
Donde: ……(2)
Entonces despejando R2 de 2:

Reemplazando R2 en 1:

Entonces:

Vcc = 12 v

Ra
8
7 4
Rb
6
Vo 1K
C 2

1 5

De las ecuaciones:
 Donde: ……(1)
Donde: ……(2)
Entonces despejando R2 de 2:

Reemplazando R2 en 1:

Entonces:

5. realiza su tabla V1 de verdad para todos los circuitos:

10V
+V

L1

S2
U8A
S
J Q
S1 CP _ L2
K Q
R

S3

S4

S5
Pr Cl J K Ck Q
0 0 X X X X
0 1 X X X 1
1 0 X X X 0
1 1 0 1 ↓ 0
1 1 1 0 ↓ 1
1 1 X X 0 Qt
1 1 X X 1 Qt
1 1 0 0 ↓ Qt
Qt
1 1 1 1 ↓
(negado)

V2
10V
+V

L3

S6
U8B
S
J Q
S7 CP _
K Q
R
L4
S8

S9
 T Ck Pr Cl Q
0 0 0 0 X
0 0 0 1 1
0 0 1 0 0
0 0 1 1 Qt
0 1 0 0 X
0 1 0 1 1
0 1 1 0 0
0 1 1 1 Qt
1 0 0 0 X
1 0 0 1 1
1 0 1 0 0
1 0 1 1 Qt
1 1 0 0 X
1 1 0 1 1
1 1 1 0 0
1 1 1 1 Qt

V3
10V
+V
L5
S10
U1A
S
J Q
S11 CP _ L6
K Q
U3A R

S12
 Tabla de Verdad

D Pr Cl Qt
0 0 0 X
0 0 1 1
0 1 0 0
0 1 1 Qt
1 0 0 X
1 0 1 1
1 1 0 0
V4 1 1 1 Qt
10V
+V

L7

S13 U4A
S
D Q
_
CP Q
S14 R

S15
 Tabla de Verdad

Cr Pr Cl Qt
0 0 0 1
0 0 1 Qt
0 1 0 0
0 1 1 Qt
1 0 0 1
1 0 1 Qt
1 1 0 0
1 1 1 Qt
 UMSA
FACULTAD TECNICA
ELECTRONICA Y TELECOMUNICACION
LAB. DIGITAL II
INTEGRANTES:
ESPINOZA CANDIA RUFFO RODRIGO
URURI YANA ALFREDO ESTEBAN
MAMANI QUENTA YURY LEONARDO
ROCHA MOSCOSO JORGE ALEJANDRO
PACHECO FERNANDEZ MARCELO
22/03/05