Introduction

Méthode simple permettant d’évaluer le délai de circuits (CMOS essentiel-

lement) et de calculer une “bonne” taille des différents transistors.
Méthode du logical effort
Article de Ivan Sutherland et Robert Sproull dans Advanced Research in
VLSI 1991 : Logical effort : designing for speed on the back of an envelope.
Arnaud Tisserand
Arénaire INRIA LIP Logical Effort
Designing Fast CMOS Circuits
I. Sutherland, B. Sproul and D. Harris
École thématique ARCHI05, 21–25 mars 2005, Autrans 1999
Morgan Kaufmann Publishers
ISBN : 1–55860–557–6

A. Tisserand – ARCHI05 – Méthode du logical effort 2/56

Plan

➊ Rappels sur les transistors MOS et les portes logiques CMOS

➋ La méthode du logical effort pour une porte Partie 1

➌ Modèle de porte utilisé

➍ Méthode pour plusieurs portes Rappels sur les transistors MOS et les
➎ Remarques et limites
portes logiques CMOS

➏ Exemples

A. Tisserand – ARCHI05 – Méthode du logical effort 3/56 A. Tisserand – ARCHI05 – Méthode du logical effort 4/56
 Structure des transistors MOS Modèles du transistor
I
Il existe deux types de transistors MOS (metal oxide semiconductor) : Caractéristique de sortie d’un transistor : VG = 1.3V

,→ les transistors N et les transistors P 

0 VG < V T
 VG = 1.0V
V 2

 
I = β (VG − VT )VD − D
2 0 < V D < V G − VT
Un transistor de type N est composé de : 
 β

2
2 (VG − VT ) 0 < V G − VT < V D VG = 0.8V
L isolant
où
W
β = Ctechno ×
• substrat (Si) dopé P grille L
W

ce
VD

n
• drain et source dopés N

ai
ur

dr
so
• couche isolante
N N
Modèle logique :
• grille
P substrat
z y Transistor N Transistor P
x D D

G G

Dans une zone dopée N, les porteurs de charge majoritaires sont des électrons S S

(ce sont des trous dans le cas d’une zone dopée P). Pour un transistor de type G à 0 bloquant passant
P on inverse les dopages. G à 1 passant bloquant

A. Tisserand – ARCHI05 – Méthode du logical effort 5/56 A. Tisserand – ARCHI05 – Méthode du logical effort 6/56

Un vrai modèle de transistor pour la simulation +PSCBE1 = 4 .184752E10 PSCBE2 = 2 .410517E −9 PVAG = 0 .0261218
+DELTA = 0 .01 RSH = 6 .7 MOBMOD = 1
+PRT = 0 UTE = −1. 5 KT1 = −0. 1 1
Modèle Spice d’un transistor N en technologie 0.18 µm de chez TSMC (106 +KT1L = 0 KT2 = 0 .022 UA1 = 4 .31E −9
paramètres, source : www.mosis.org) : +UB1 = −7.61E −18 UC1 = −5.6E −11 AT = 3 .3E4
.MODEL CMOSN NMOS ( LEVEL = 49 +WL = 0 WLN = 1 WW = 0
+VERSION = 3 . 1 TNOM = 27 TOX = 4E−9 +WWN = 1 WWL = 0 LL = 0
+XJ = 1E−7 NCH = 2 .3549E17 VTH0 = 0 .3618568 +LLN = 1 LW = 0 LWN = 1
+K1 = 0 .5821674 K2 = 2 .962352E −3 K3 = 1E−3 +LWL = 0 CAPMOD = 2 XPART = 0 .5
+K3B = 3 .1746246 W0 = 1E−7 NLX = 1 .784411E −7 +CGDO = 7 .51E −10 CGSO = 7 .51E −10 CGBO = 1E−12
+DVT0W = 0 DVT1W = 0 DVT2W = 0 +CJ = 9 .520232E −4 PB = 0 .8 MJ = 0 .3763097
+DVT0 = 1 .0776375 DVT1 = 0 .3574214 DVT2 = 0 .0606977 +CJSW = 2 .543816E −10 PBSW = 0 .8 MJSW = 0 .1472251
+U0 = 257 . 8 2 5 8 0 5 UA = −1.445098E −9 UB = 2 .280431E −18 +CJSWG = 3 .3E −10 PBSWG = 0 .8 MJSWG = 0 .1472251
+UC = 5 .132975E −11 VSAT = 1 .002296E5 A0 = 1 .9572227 +CF = 0 PVTH0 = −6.376792E −4 PRDSW = −0. 5 9 3 9 3 9 2
+AGS = 0 .4279783 B0 = 1 .291312E −8 B1 = 6 .025607E −7 +PK2 = 1 .01238E −3 WKETA = 4 .251478E −3 LKETA = −7.831209E −3
+KETA = −0. 0 1 1 2 7 2 3 A1 = 3 .225587E −4 A2 = 0 .8886833 +PU0 = 8 .6592416 PUA = 5 .50172E −12 PUB = 0
+RDSW = 105 PRWG = 0 .5 PRWB = −0. 2 +PVSAT = 1 .405109E3 PETA0 = 1 .003159E −4 PKETA = 1 .134176E −3
+WR = 1 WINT = 0 LINT = 1 .345391E −8 )
+XL = 0 XW = −1E−8 DWG = −1.012269E −8
+DWB = 8 .38965E −9 VOFF = −0. 0 9 0 3 0 5 NFACTOR = 2 .2452365
+CIT = 0 CDSC = 2 .4E −4 CDSCD = 0
+CDSCB = 0 ETA0 = 3 .37666E −3 ETAB = 1 .141951E −5
+DSUB = 0 .017061 PCLM = 0 .7636672 PDIBLC1 = 0 .1793189
+PDIBLC2 = 2 .914511E −3 PDIBLCB = −0. 1 DROUT = 0 .7552449

A. Tisserand – ARCHI05 – Méthode du logical effort 7/56 A. Tisserand – ARCHI05 – Méthode du logical effort 8/56
 Valeurs logiques Problème de transmission de certaines valeurs
• Le zéro logique (0) est codé par la tension de référence (masse) notée Du fait des tensions de seuil, les transistors ne laissent pas passer correcte-
VSS ou . ment toutes les valeurs :
• Le un logique (1) est codé par la tension d’alimentation (positive) notée
VDD ou .
1 1
Il faut adopter un codage des tensions permettant un bon fonctionnement Transistor N : 0 0 parfait 1 dégradé
en présence de bruit modéré −→ état = plage de tensions : 1
1990
5

Tension d’alimentation (VDD)

P1 P2 4
1993
0 0
1995

3
Transistor P : 0 0 dégradé 1 parfait
sorties 1997
0 1 1
2 1999
entrées 2002
2005
VSS VDD 1
2008

0.7 0.6 0.5 0.4 0.3 0.2 0.1

Technologie (µm)

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Portes logiques CMOS Inverseur

Il existe de nombreuses solutions pour faire des portes logiques à partir des C’est la porte la plus simple : juste deux transistors (1 N et 1 P).
transistors. Une des plus utilisée aujourd’hui est la logique CMOS (comple-
mentary MOS). On utilise au mieux les deux types de transistors : N et P. E S

schéma : fonctionnement :
G=0 G=1
G
1 1 1
Réseau de
? Transistors P S D
P
P 1 1 0 0
entrées sortie
E S 0 1 1 0
G=0 G=1
G
Réseau de
? Transistors N S D
N
N 1 1 0 0
0 0 0

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 Porte NAND (non–et) Charge et décharge des nœuds du circuit

La structure du circuit se comporte comme une multitude de capacités qu’il

faut charger et décharger. Ces capacités sont partout : grilles des transistors,
A B S A B structures de routage, structures parasites. . .
A 0 0 1
S
B 0 1 1 S
A
1 0 1 porte grilles

1 1 0 B
routage

parasite

La porte NAND est universelle. On peut faire toutes les autres portes lo-
giques avec des combinaisons de portes NAND (mais c’est pas efficace). Solutions pour faire des circuits rapides :
• faire des petits circuits (petites capacités)
A A
A

AB
A

A+B
• utiliser un fort courant pour charger plus vite les capacités
B B

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Sortance Régénération du signal par buffer

Le délai d’une porte (temps pour changer d’état)
La fonction du buffer est juste de régénérer le signal sans rien changer à sa
dépend de sa charge en sortie. La sortance (fan- FO = 4
valeur (f (x) = x). On le réalise en mettant en série deux inverseurs.
out) donne une indication de cette charge. On
la mesure comme le nombre d’entrées de portes W
BUF X1 BUF X4
reliées à la sortie (normalisé en nombre d’entrées L

d’un inverseur de base en général). 4.75

1
4.75
1
4.75
1
19
1
A A
0.8 OUT OUT
INV X1 (M) NAND2 (M)
INV X1 (D) 1 NAND2 (D) 2.75 2.75 2.75 11
0.7 INV X4 (M) NAND3 (M) 1 1 1 1
INV X4 (D) NAND3 (D)
0.6 NAND4 (D)
0.8 NAND4 (M)

0.5
Délai [ns]

Délai [ns]

0.6
0.4

0.3 0.4
caractéristique BUF X1 BUF X4
0.2 taille (h×l) [λ] 53 × 25 53 × 50
0.1
0.2 capacité A [fF] 5.89 5.89
T0→1 11 + 439 × Cout 17 + 132 × Cout
0 0
1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 T1→0 12 + 318 × Cout 21 + 137 × Cout
FO FO

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 Dimensionner des transistors Mais les choses ne sont pas simples. . .
Le gain d’un transistor est composé d’un facteur technologique constant C
et d’un facteur géométrique : Sur le chemin critique on va utiliser des transistors permettant de charger
rapidement les noeuds en sortie (donc avec un courant plus grand).
W
β=C× Mais ces « gros » transistors ont des grandes grilles, donc des grandes
L
capacités. . .
La mobilité des électrons et des trous n’est pas la même. Le facteur technolo-
gique est différent pour les transistors N et les transistors P (rapport entre 2
et 3 environ).
Question : comment dimensionner l’ensemble des transistors dans une chaı̂ne
1 de portes pour obtenir la plus grande vitesse de fonctionnement ?
Dimensionner un inverseur : βN WN La méthode du logical effort offre une solution simple (mais approchée) au
• ββN = 1 (T0→1 ≈ T1→0) βP
=1
WP
=1
problème de dimensionner les transistors.
P
• L minimal βN βN
= 10 = 0.1
• W = f (F O) βP βP

0
0 1

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Généralités

Paramètres principaux à prendre en compte pour réaliser une portion de circuit

qui respecte des contraintes de vitesse :

• structure en portes
I nombre d’étages
I type de portes (réécritures logiques) Partie 2
• taille des transistors

Paramètres qui influencent la vitesse d’une porte :

La méthode du logical effort pour une porte
• charge en sortie
• structure de la porte elle-même
I partie utile (taille, nombre et disposition des transistors)
I capacités parasites
• technologie (totalement fixée au niveau concepteur)

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 Unités de mesure arbitraires Délai d’une porte d

Afin de simplifier les calculs, la plupart les valeurs seront exprimées avec des
unités arbitraires. Par exemple, dans le cas du délai, on a : d=f +p
où
1
d = dabs × • f est le délai dû à l’effort de la porte (ou étage)
τ
• p est le délai parasite (indépendant de la taille de porte)
où avec
• d est le délai arbitraire [nombre sans unité] f =g×h
• dabs est le délai absolu [s]
où
• τ est le délai unitaire [s]
• g est l’effort logique de la porte (indépendant de la taille des transistors)
Dans la suite, les délais seront exprimés relativement au délai unitaire d’un • h est l’effort électrique de la porte (dépendant que des charges en entrée
inverseur τinv chargé en sortie par un autre inverseur identique et sans capacité et en sortie)
parasite.
Le paramètre f “mesure” l’aptitude d’une porte à fournir un certain courant
Exemple : τinv = 50 ps pour une technologie 0.6 µm. en sortie pour charger la capacité de sortie.

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Effort logique g Effort logique g (suite)

L’effort logique g donne une indication sur combien de fois une porte produit Hypothèses : γ = WP /WN = 2 et ∀t un transistor Lt = Lmin−techno.
moins de courant en sortie qu’un inverseur de base (pour la même capacité en
NAND2 NOR2
entrée). INV
a b a
2 2 4
nombre d’entrées a
2
out
portes 1 2 3 4 5 n out
b
4
a
INV 1 a
2
out
1
NAND 4/3 5/3 6/3 7/3 (n + 2)/3 b a b
2 1 1
NOR 5/3 7/3 9/3 11/3 (2n + 1)/3
W
MUX 2 2 2 2 2
XOR 4 12 32 On souhaite avoir des courants dans les réseaux N et P égaux (temps de
Valeurs obtenues pour un facteur γ = 2 (ratio de la largeur des transistors montée et de descente égaux). Le courant dans un transistor est proportionnel
P sur la largeur des transistors N, γ = WP /WN ). à W/L.
4
Remarque : n est le nombre d’entrées d’une porte. On a donc pour la NAND2 g = 3 et pour la NOR2 g = 53 .

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 Effort électrique h Délai parasite p

Hypothèse : valeur fixe totalement indépendante de la taille des transistors

Cout
h= (faux en toute rigueur mais acceptable dans bon nombre de cas).
Cin
où Valeurs de p couramment utilisées pour quelques portes de base :
• Cout est la capacité de la charge en sortie de la porte (sans les capacités
portes INV NAND-n NOR-n MUX-n XOR, XNOR
parasites internes). Terme au numérateur car plus la charge en sortie est
grande plus le délai pour la charger est grand (hypothèse : charge d’un p pinv npinv npinv 2npinv 4pinv
condensateur par un courant constant).
Dans la suite on va utiliser pinv = 1.
• Cin est la capacité d’entrée de la porte (fonction de la taille des tran-
sistors reliés aux entrées). Terme au dénominateur car, en supposant les Valeurs de pinv pour différentes technologies1 :
transistors de longueur minimale, le courant dans le transistor dépend
linéairement de sa largeur (donc sa capacité pour L fixe). techno. [µm] 2.0 1.2 1.2 0.8 0.8 0.6 0.6 0.35 0.35
Vdd [V] 5.0 5.0 3.3 5.0 3.3 3.3 2.5 3.3 2.5
On parle aussi de fanout (mais en terme de capacité et pas de nombre de pinv 0.94 0.91 0.95 0.98 0.95 1.08 1.07 1.06 1.16
portes).
1
Source : “Logical Effort : Designing Fast CMOS Circuits”, I. Sutherland, B. Sproul and D. Harris, 1999.

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Interprétation graphique pour une porte Exemple simple

d Calculer le délai d de l’inverseur en rouge chargé par 4 inverseurs identiques
NAND2 INV
6 en sortie :

5 c

4 d=gh+p c

c
f=gh
délai

f
3 c

d
2 c
INV p=1, g=1

1 NAND2 p = 2 , g = 4/3

p
h
0 Cout = 4Cin ⇒ h=4
0 1 2 3 4 5
effort électrique

d=g×h+p=1×4+1=5

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 Modèle commun à toutes les portes

La méthode du logical effort est basée sur un modèle où les transistors
sont des résistances qui chargent et déchargent des condensateurs. On suppose
toutes les portes basées sur un même modèle à un facteur d’échelle α près.

Partie 3
Cin = αCt
Rui
Rt
Modèle de porte utilisé in out
Ri = Rui = Rdi =
α
Cin Rdi Cpi Cout

Cpi = αCpt

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« Patrons » pour les résistances et les condensateurs Modèle final

Les paramètres Ct , Rt et Cpt sont fortement dépendant de la technologie : On a donc

Ct = κ1(WP LP + WN LN )
dabs = κRi(Cout + Cpi)
Rt Cout Rt
1 µN WN µP WP = κ Cin + κ αCpt
= κ2 = κ2 α Cin α
Rt LN LP Cout
= κRtCt × + κRtCpt
où κ1 et κ2 sont des paramètres technologiques et µ la mobilité des porteurs Cin
de charge majoritaires. = τ (gh + p)

où
Rt C t Cout RtCpt
τ = κRinv Cinv , g= , h= , p=
Rinv Cinv Cin Rinv Cinv

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 Effort de branchement

L’effort de branchement b d’une porte est introduit pour tenir compte du

fanout interne d’une porte qui n’est pas uniquement sur le chemin traité (non
relié à la sortie).

Csur−chemin + Chors−chemin Ctotal

b= =
Partie 4 Csur−chemin Cutile

Q
Pour tout un chemin l’effort de branchement total est : B = bi
Méthode pour plusieurs portes G = g1 g2 = 1
15
H = 90/5 = 18
90
GH = 18
5
h1 = (15 + 15)/5 = 6
15
90 h2 = 90/15 = 6
F = g1g2h1h2 = 36 6= GH

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Composants de l’effort d’un chemin Délai sur le chemin

Dans le cas d’un circuit composé de plusieurs portes, on va procéder pour Le délai sur le chemin est :
chaque chemin (suite de portes entre une entrée et une sortie).
X
On a : D= di = D F + P
• L’effort logique du chemin est :
où
Y
G= gi
• effort sur le chemin X
DF = g i hi
• L’effort électrique du chemin est :
• parasites sur le chemin X
Cout P = pi
H=
Cin
L’effort sur tout le chemin est :

F = GBH

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 Vers le délai minimal pour N étages Dimensionner les différents étages

Principe de la méthode : le délai sur tout le chemin est minimal quand tous On peut alors dimensionner les étages :
les étages supportent le même effort fˆ.
fˆ
ĥi =
fˆ = gihi = F 1/N gi
soit en procédant de la fin vers le début du chemin
On a alors pour délai minimal
giCout,i
Cin,i =
fˆ
D̂ = N F 1/N + P

Notation : un ˆ pour les paramètres obtenus pour le délai minimal.

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Justification pour N = 2 Nombre d’étages optimal N̂

Comment calculer le délai minimal ? F N̂ D̂ f
0 1.0
avec h2 = H/h1, on a : 1 0 · · · 5.8
Porte 1 Porte 2 5.83 6.8
C1 C2
H 2 2.4 · · · 4.7
D = (g1h1 + p1) + (g2 + p2 )
g1 g2 h1 22.3 11.4
p1 p2 3 2.8 · · · 4.4
C3
minimisation de D : 82.2 16.0
4 3.0 · · · 4.2
D = (g1h1 + p1) + (g2h2 + p2)
∂D g2 H 300 20.7
C2 C3 = g1 − 2 = 0 5 3.1 · · · 4.1
h1 = , h2 = ∂h1 h1
C1 C2 1090 25.3
C3 6 3.2 · · · 4.0
H = h 1 h2 = donc 3920 29.8
C1
g1h1 = g2h2 = fˆ = F 1/2 Pour pinv = 1

Donc tous les étages ont le même effort (pas toujours le même délai).

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 Exemples de paramètres (calibration)

CMOS 0.6 µm (Vdd = 3.3 V)2, τ = 43 ps :

portes INV NAND2 NAND3 NAND4 NOR2 NOR3 NOR4

g 1.00 1.18 1.40 1.66 1.58 2.18 2.81
p 1.08 1.36 2.12 2.39 1.98 3.02 3.95
Partie 5
CMOS 0.11 µm de Fujitsu (Vdd = 1.2 V)3, τ = 6.2 ps :

portes INV NAND2 NOR2 AOI OAI XOR2 Remarques et limites

g 1.00 1.25 1.63 1.78 1.66 2.29
p 1.42 1.64 3.41 3.48 3.56 4.37

2
Source : “Logical Effort : Designing Fast CMOS Circuits”, I. Sutherland, B. Sproul and D. Harris, 1999.
3
Source : “Energy Optimization of High-Performance Circuits”, Hoang Q. Dao, Bart R. Zeydel and Vojin G.
Oklobdzija, PATMOS 2003.

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Bilan Limitations

Une méthode simple :

➊ Déterminer l’effort sur le chemin F = GBH • Solution approchée
• Problème de poule et d’oeuf : il faut la structure pour calculer G
➋ Estimer le nombre minimum d’étages N̂ • Modèle de délai simpliste :
I pas de pente sur les signaux
➌ Déterminer l’effort de tous les étages fˆ = F 1/N̂ I pas de saturation (courants constants)
I pas de délai dans les fils
➍ Estimer le délai minimal D̂ = N̂ F 1/N̂ + P
• Optimisation en vitesse seulement
giCout,i
➎ Dimensionner chaque étage en partant de la fin Cin,i = I contrainte produit vitesse× surface
fˆ
I contrainte de consommation

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 Un classique
1 1 1 1

? ? ?

? ?
Partie 6
?

Exemples
64 64 64 64

N 1 2 3 4

D ? ? ? ?

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Un classique (calculs) Un classique (solution)

• Solution avec 3 étages
1 1 1 1

• Solution avec 1 étage F = BGH = 1 × 1 × 64 = 64

8 4 2.8
F 1/N = 641/3 = 4
f = gh = 1 × 64 = 64 D = N F 1/N +P = 3×4+3 = 15
d = f + p = 64 + 1 = 65 Dim : 64 16
4 = 16, 4 = 4
16 8

22.6
• Solution avec 2 étages • Solution avec 4 étages

F = BGH = 1 × 1 × 64 = 64 F = BGH = 1 × 1 × 64 = 64 64 64 64 64
F 1/N = 641/2 = 8 F 1/N = 641/4 = 2.82
D = N F 1/N + P = 2 × 8 + 2 = 18 D = N F 1/N + P = 4 × 2.8 + 4 = N 1 2 3 4

Dim : 64
8 =8 15.31 D 65 18 15 15.3
64
Dim : 2.82 = 22.6, 22.6
2.82 = 8,
8
2.82 = 2.82

A. Tisserand – ARCHI05 – Méthode du logical effort 47/56 A. Tisserand – ARCHI05 – Méthode du logical effort 48/56
 Une petite chaı̂ne de 3 portes NAND Une petite chaı̂ne de 3 portes NAND, mais. . .
C C
y y
z z
porte 0 C porte 0 8C
porte 1 porte 1
porte 2 porte 2

Questions : délai minimal ? tailles des transistors pour les portes 1 et 2 ? Questions : délai minimal ? tailles des transistors pour les portes 1 et 2 ?
G = g0g1g2 = (4/3)3 = 2.37, B = 1, H = C/C = 1 G = g0g1g2 = (4/3)3 = 2.37, B = 1, H = 8C/C = 8
=⇒ F = 2.37 =⇒ F = 18.96
=⇒ D̂ = 3 × 2.371/3 + 3 × 2 = 10.0 =⇒ D̂ = 3 × 18.961/3 + 3 × 2 = 14.0
fˆ = 2.371/3 = 4/3 fˆ = 18.961/3 = 8/3
C×4/3 8C×4/3
z= 4/3 =C z= 8/3 = 4C
C×4/3 4C×4/3
y= 4/3 =C y= 8/3 = 2C

A. Tisserand – ARCHI05 – Méthode du logical effort 49/56 A. Tisserand – ARCHI05 – Méthode du logical effort 50/56

Encore des NAND avec des branchements Une porte ET à 8 entrées : différentes solutions

y
z
C
y
z
4.5C

G = g0g1g2 = (4/3)3 = 2.37, H = 4.5C/C = 4.5

y+y z+z+z
b1 = y = 2, b2 = z = 3, B=6
g=10/3 g=1 g=2 g=5/3 g=4/3 g=5/3 g=4/3 g=1
=⇒ F = 64, D̂ = 3 × 641/3 + 3 × 2 = 18.0
p=8 p=1 p=4 p=2 p=2 p=2 p=2 p=1
fˆ = 641/3 = 4
4.5C×4/3 3z×4/3
z= 4 = 1.5C, y= 4 = 1.5C

A. Tisserand – ARCHI05 – Méthode du logical effort 51/56 A. Tisserand – ARCHI05 – Méthode du logical effort 52/56
 Une porte ET à 8 entrées : choix de la solution Un décodeur 4→16
Solution a : D̂ = 2(3.33H)1/2 + 9 Valeurs de D̂ pour deux valeurs de H a3 a3 a2 a2 a1 a1 a0 a0

1/2
sol. a sol. b sol. c 10 10 10 10 10 10 10 10
Solution b : D̂ = 2(3.33H) +6 H=1 12.65 9.65 12.25
a a
32
4 4

Solution c : D̂ = 4(2.96H)1/4 + 7 H = 12 21.64 18.64 16.77

y z
32x3

26
sol. a décodeur banc de registres 16
sol. b 16
24 sol. c
22 y z
32x3

20

18
Délai

16
solution N G P D
14
NAND4, INV 2 2 5 29.8
12
INV, NAND4, INV 3 2 6 22.1
INV, NAND4, INV, INV 4 2 7 21.1
10
NAND2, INV, NAND2, INV 4 16/9 6 19.7
8
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 INV, NAND2, INV, NAND2, INV 5 16/9 7 20.4
H
INV, NAND2, INV, NAND2, INV, INV 6 16/9 8 21.6
INV, NAND2, INV, NAND2, INV, INV, INV 7 16/9 9 23.1

A. Tisserand – ARCHI05 – Méthode du logical effort 53/56 A. Tisserand – ARCHI05 – Méthode du logical effort 54/56

Lecture Fin

Bon livre sur les circuits intégrés numériques en général (avec une introduc-
tion au logical effort).

Questions ?
CMOS VLSI Design
A Circuits and Systems Perspective
N. Weste and D. Harris
Pour me contacter :
3rd Edition
• [email protected]
2004
• http://perso.ens-lyon.fr/arnaud.tisserand/
Addison Wesley
• Laboratoire LIP. ENS Lyon. 46 allée d’Italie. F-69364 Lyon cedex 07.
ISBN : 0–321–14901–7

Merci.
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