A B C D E F G H J K

MEMORY SECTION
ADDRESS AND DATA BUS SIGNALING
0 PERIPHERAL SYNCHRONISM SIGNALING CPU SECTION VCC 0
CONTROL BUS

VCC
U6
VCC
U2 COM
10 U7 RN1

HIGH BYTE
A0 10 11 D0 A15 1 18 1 20 2 1
R4 /MREQ CONTROL BUS A1 9
A0 D0
D1 A14
1B 1C
D2 12 2 17 2 19 3
RESET
A1 D1 2B 2C

ADDR.
A2 8 13 D2 A13 3 16 3 18 4
39k A2 D2 3B 3C
A3 7 15 D3 A12 4 15 4 17 5
MREQ

/RD

/WR
A3 D3 4B 4C
A4 6 16 D4 A11 5 14 5 16 6
R5 /M1
R1 VCC
A5 5
A4 D4
17 D5 A10 6
5B 5C
13 6 15 7
Q1 /RESET ADDRESS BUS A6 4
A5 D5
18 D6 A9 7
6B 6C
12 7 14 8
BC558 39k 10k A6 D6 7B 7C
A7 3 D7 A8

+
19 8 11 8 13 9
RN4 M1 C1 A8 25
A7 D7 8B 8C
9 12 10
10
R6 /IORQ
VCC
A9 24
A8
ULN2803 10 11

11
9
Q2 10uF
U1 A10 21
A9
1k
BC558 39k A10 ULN2803: GND = 9; NO VCC PIN
8 /M1 27 30 A0 A11 23 LED-BARGRAPH-RED

VCC
7 IORQ M1 A0
31 A1 A12 2
A11
6
R7 /RD /MREQ 19
A1
32 A2 26
A12

CONTROL BUS
5
Q3 RESET CPU /IORQ 20
MREQ A2
33 A3 27
A13
U? U?
BC558 39k IORQ A3 GND A14
/RD 21 A4 A12 5 A8

ADDRESS BUS
4 34 1 12 5 12
3 RD R11 R10 R12 /WR 22
RD A4
35 A5
A15
A13 6
IA a
13 A9 6
IA a
13
1 R8 /WR
WR A5
A6 A14 9
IB b
A10 9
IB b 1

ADDRESS BUS
1 2 36 20 14 14
Q4 10k 10k 10k **** MEMORY SELECTION LOGIC ****
CLOCK /RFSH 28
A6
A7 /RD
CE
A15 10
IC c
A11 10
IC c

DATA BUS
39k 37 22 15 15
BC558 RFSH A7 OE/VPP ID d ID d
1k 38 A8 1 1
WR GENERATION /HALT 18
A8
39 A9 A15 A14 A13 A12 ADDR 27C512 7
e
2 7
e
2
R9 VCC HALT A9 LE f LE f
Q5
BC558 39k
/HALT
R2 24
WAIT
A10
A11
40
1
A10
A11
0
0
0
0
0
1
X
X
0XXX - EPROM (/CE_ROM1)
2XXX - EEPROM (/CE_ROM2)
EPROM g
h+i
3
4
g
h+i
3
4
2 A12 VCC = 28; GND = 14 11 11
HALT A12
A13
0 1 0 X 4XXX - SRAM (/CE_RAM) j j
1k 16 3
/INT INT A13 0 1 1 0 6XXX - NOT USED
A14 MC14495P MC14495P
Q6 R18 /RFSH
/NMI
17
NMI A14
4
A15 ....... U16
BC558 A15
5 VCC = 16; GND = 8 VCC = 16; GND = 8
26 1 1 1 1 FXXX - ^ A0 10 11
39k

8
RESET A0 D0
U3 D0 A1 9

ADDRESS BUS
14 12
REFRESH 4 3 25
D0
15 D1 A2 8
A1 D1
13
VCC

VCC
R Q BUSRQ D1 VCC A2 D2
23 12 D2 A3 7 15
Q11 7
BUSAK D2
8 D3 A4 6
A3 D3
16 U8
BC558 DC D3 A4 D4
C3 6
CLK D4
7 D4 A5 5
A5 D5
17
COM
10 U9 RN2
5 9 D5 A6 4 18 A7 1 18 1 20 2 1

LOW BYTE
CV JP1 D5
D6 A7 3
A6 D6
A6
1B 1C

16
10 19 2 17 2 19 3
D6 A7 D7 2B 2C
U13

GND

ADDR.
1nF R3 D7
13 D7 A8 25
A8
A5 3
3B 3C
16 3 18 4
1 15 A9 24 A4 4 15 4 17 5
10k

VCC
A13 A Y0 A9 4B 4C

GND
2 A10 21 A3 2

CONTROL BUS

ADDRESS BUS
2 6 Z80 2 14 5 14 5 16 6
TR TH A14 B Y1 A10 5B 5C

29
3 13 A11 23 A2 6 13 6 15 7
CPU

DATA BUS
A15 C Y2 A11 6B 6C
NE555 12 A12 2 A1 7 12 7 14 8
Y3 A12 7B 7C
C2

1
11 A0 8 11 8 13 9
JUMPER2 Y4 8B 8C
6 10 20 1 9 12 10
/RFSH E1 Y5 CE RDY/B
DATA AND ADDRESS LINES
+ 4 9 /RD 22 ULN2803 10 11
GND /MREQ E2 Y6 OE

GND
10uF 5 7 /WR 27 1k
E3 Y7 WE ULN2803: GND = 9; NO VCC PIN LED-BARGRAPH-RED
DUMMY LOAD 74HC138 2864
EEPROM
VCC GND

8
VCC U12 U15
VCC = 28; GND = 14 A4 5 12 A0 5 12
GND IA a IA a
A5 6 13 A1 6 13
GND IB b IB b
X1 U17 A6 9 14 A2 9 14

8
IC c IC c
A0 10 11 A7 10 15 A3 10 15
A0 D0 ID d ID d
A1 9 12 1 1

VCC
A1 D1 e e
Q8 A2 8
A2 D2
13 7
LE f
2 7
LE f
2
1

1 A3 7 15 3 3
N/C OUT A3 D3 g g
5 A4 6 16 4 4
RN5 RN6 R15 A4 D4 h+i h+i

GND
A5 5 17 11 11
10k 10k A5 D5 j j
A6
3 D7 39k
A7
4
A6 D6
18
3
1.0 MHz 3 19 MC14495P MC14495P
A7 D7
RN8
4
XTAL OSC BC558 A8 25 VCC = 16; GND = 8 VCC = 16; GND = 8
2
3
4
5
6
7
8
9
10

2
3
4
5
6
7
8
9
10

1 2 EPROM A9 24
A8
VCC A9
3 A10 21
A10 VCC
4 A11 23
GND A11
5 Q9 A12 2
A12
U10
A11

A9

A8
A7
A6
A5
A4
A3
A2
A1
A0
A15
A14
A13
A12

A10

CONTROL BUS

ADDRESS BUS
6
U11 RN3

DATA BUS
7 20 10
8
R16 26
CE
D7 1
COM
18 1 20 2 1
CS 1B 1C
/WR D6
9 D8 27 2 17 2 19 3

DATA BUS
39k WE 2B 2C
1

PERIPHERAL
/RD D5

DATA BUS
10 22 3 16 3 18 4
OE 3B 3C
BC558 D4 4 15 4 17 5
RN7 2k2 EEPROM 6264 D3 5
4B 4C
14 5 16 6
SELECTOR SRAM
10k 5B 5C
D2 6 13 6 15 7
6B 6C
D1 7 12 7 14 8
Q10 VCC = 28; GND = 14 D0 8
7B 7C
11 8 13 9
2
3
4
5
6
7
8
9
10

8B 8C
VCC 9 12 10
ULN2803 10 11
R17 1k
ULN2803: GND = 9; NO VCC PIN
D9 39k
LED-BARGRAPH-RED
D7
D6
D5
D4
D3
D2
D1
D0

4 4
16

U14 RAM
BC558
U? U?
1 15
VCC

A4 A Y0 /IORQ_0X D4 5 12 D0 5 12
2 14 IA a IA a
A5 B Y1 /IORQ_1X LED D5 6 13 D1 6 13
3 13 IB b IB b
A6 C Y2 /IORQ_2X D6 9 14 D2 9 14
12 DATA BUS IC c IC c
Y3 /IORQ_3X D7 10 15 D3 10 15
11 ID d ID d
Y4 /IORQ_4X 1 1
6 10 CONTROL BUS e e
/M1 E1 Y5 /IORQ_5X 7 2 7 2
4 9 LE f LE f
A7 E2 Y6 /IORQ_6X 3 3
GND

5 7 ADDRESS BUS g g
/IORQ E3 Y7 /IORQ_7X 4 4
h+i h+i
11 11
74HC138 j j
8

MC14495P MC14495P
VCC = 16; GND = 8 VCC = 16; GND = 8

GND

5 5

DSKY DISPLAY/KEYBOARD (ADDR 10h)

TIMER/SERIAL COMM SECTION - PLANNED TO BE IMPLEMENTED 10h = LCD Data, 11h = 1 Row Keyb Data,
12h = Control Signals, 13h = DSKY I/O Setup
VCC LCD100
VCC VCC
LM016L
C300
+

13h = DSKY I/O Setup

+

1uF C302
9

X300 U300
Procedure
8

1uF
40 12 J300
VCC

D0 D0 RXDA
1 13 1 16 3 5
VCC

D1 D1 RXCA
U301

VDD
VSS

VEE
39 15 9

RW
RS

D0
D1
D2
D3
D4
D5
D6
D7
D2 D2 TXDA

E
6 1 2 14 4 6
C1+ VCC C1-
N/C OUT
5
D3
D4
38
D3
D4
TXCA
RIA
11 8 *Write 1000 0010b (82h)*
GND

1
2
3

4
5
6

7
8
9
10
11
12
13
14
3 10 11 14 3
D5 D5 W/RDYA T1IN T1OUT U100

ADDRESS BUS
37 12 13 7

PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
D5 D6 R1OUT R1IN
4 17 10 7 2 D0 34 4 PA0

CONTROL BUS
D7 D7 RTSA T2IN T2OUT D0 PA0
1.8432 MHz
Port A = output
4

18 9 8 6 D1 33 3 PA1
XTAL OSC CTSA GND R2OUT R2IN D1 PA1
D2 2 PA2

DATA BUS
35 16 1 32
/IORQ_4X
/RESET
21
CE
RESET
DTRA
DCDA
19
VS+
2 D3 31
D2
D3
PA2
PA3
1 PA3 Port B = input
8 6 CONN-D9M D4 30 40 PA4
GND /M1
/IOREQ
36
M1
IORQ RXDB
28
VS-
D5 29
D4
D5
PA4
PA5
39 PA5 Port C = output
D6 38 PA6
+

/RD
32
33
RD TXDB
26
27
C2+ GND C2- C303 D7
28
27
D6 PA6
37 PA7
A1 C/D RXTXCB 1uF D7 PA7
JP300 A0
34
B/A RIB
29
30 4 15 5 MAX232 /RD 5 18
5
W/RDYB
/WR 36
RD PB0
19 * MEM AND I/O BASIC ADDRESS *
/INT INT WR PB1
6 24 A0 9 20
IEI RTSB GND A0 PB2
7
IEO CTSB
23 C301 A1 8
A1 PB3
21
Total: 0000 ~ FFFFh (65 KiB)
25 35 22
DTRB GND + RESET PB4
GND

20 22 23
CLK CLK DCDB PB5
JUMPER2 /IORQ_1X 6 24
Z80 DART 1uF
CS PB6
25 * MEMORY *
SIO SERIAL PORT
PB7
7 7
31

EPROM: 8 KiB : 0000 ~ 1FFFh

14
S29 S25 S21 S17 S13 S9 S5 S1

PB7

PB6

PB5

PB4

PB3

PB2

PB1

PB0
PC0
15 EEPROM: 8 KiB : 2000 ~ 3FFFh
PC1
GND PC2
16 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 SRAM: 8 KiB : 4000 ~ 5FFFh
17
PC3
13 Not used: 40 KiB : 6000 ~ FFFFh
PC4
12
VCC PC5
11
S30 S26 S22 S18 S14 S10 S6 S2
PC6
10 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 * I/0 *
PC7
SYSTEM: 00 ~ 0Fh
DISPLAY: 10 ~ 1Fh
24

8255A
U302 S31 S27 S23 S19 S15 S11 S7 S3
VCC = 26; GND = 7 10: Char position (addr)
25 23 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2
VCC

D0
26
D0 CLK/TRG0
7 11: Char code (data)
D1 D1 ZC/TO0
D2
27
D2 1F: System
28
D3
1
D3
22
S32 S28 S24 S20 S16 S12 S8 S4
D4 D4 CLK/TRG1
D5
2
D5 ZC/TO1
8 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 KEYBOARD: 20 ~ 2Fh
3 KEY
D5
4
D6 20: Addr +0
8 D7 D7 8
CLK/TRG2
21 21: Addr +1
16 9
/IORQ_3X
18
CE ZC/TO2 22: Addr +2
VCC A0 CS0

This documentation is distributed WITHOUT ANY EXPRESS OR IMPLIED WARRANTY, INCLUDING OF MERCHANTABILITY, 23: Addr +3
19
A1 CS1
14 20
/M1
10
M1 CLK/TRG3 24 ~ 2E: NO USE
/IOREQ IORQ

SATISFACTORY QUALITY AND FITNESS FOR A PARTICULAR PURPOSE. 2F: System

6
/RD RD
12
/INT INT

THIS DOCUMENT HAS ONLY DIDACTIC PURPOSES, AND THE AUTHOR CANNOT BE HELD LIABLE IN ANY CIRCUMSTANCES CTC (TIMER): 30h
13
IEI
11
IEO TO BE IMPLEMENTED
GND

FOR THE CONSEQUENCES OF ITS USAGE. IF YOU USE IT, DO IT AT YOUR OWN RISK.
15 17
CLK CLK RESET
Z80 CTC SIO (SERIAL): 40h
CTC TIMER
5

TO BE IMPLEMENTED

9
GND
Esse documento é distribuido SEM QUALQUER GARANTIA EXPRESSA OU IMPLICITA, INCLUÍNDO COMERCIALIZAÇÃO, PIO (PARALLEL): 50H
TO BE IMPLEMENTED 9

QUALIDADE SATISFATÓRIA OU FORMATAÇÃO PARA QUALQUER PROPÓSITO PARTICULAR. FILE NAME: 231004 Z80+Mem+IO SCH_v0J.DSN DATE:

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PELAS CONSEQUÊNCIAS DE SEU USO. SE V.Sa. USÁ-LO, SERÁ POR SUA CONTA E RISCO. PATH:

BY: Thiago Turcato do Rego REV: J

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