Tuffery Adrien 2012 PDF

N° d’ordre: 4682
THÈSE
présentée à
L’UNIVERSITÉ BORDEAUX I
ÉCOLE DOCTORALE DES SCIENCES PHYSIQUES ET DE L’INGENIEUR
par Adrien TUFFERY

POUR OBTENIR LE GRADE DE
DOCTEUR
SPÉCIALITÉ : ÉLECTRONIQUE
Conception d’amplificateurs de puissance reconfigurables en technologie

CMOS avancée pour une application 4G LTE
Soutenance le : 20 décembre 2012

Après avis de:
M. E. BERGEAULT Professeur Telecom ParisTech Rapporteur

M. S. BOURDEL Maître de Conférences HDR IM2NP Rapporteur
Devant la commission d’examen formée de:
M. J.-B. BEGUERET Professeur Université Bordeaux I Examinateur

M. E. BERGEAULT Professeur Telecom ParisTech Rapporteur
M. S. BOURDEL Maître de Conférences HDR IM2NP Rapporteur
MME. N. DELTIMPLE Maître de Conférences IPB Bordeaux Co-Directrice de thèse
M. E. KERHERVE Professeur IPB Bordeaux Directeur de thèse
M. V. KNOPIK Industriel ST-Ericsson Examinateur
M. P. MEUNIER Industriel NXP Semiconductors Examinateur
A ma mère
Remerciements
Au moment de faire le bilan de ces huit années d’études passées sur le campus de Talence, et
plus particulièrement sur les trois dernières années qui ont mené à la rédaction de cette thèse, je sais
bien que seul je n’y serais jamais parvenu. En conclusion de cette expérience, ce manuscrit m’offre
l’opportunité de me tourner vers toutes les personnes qui m’ont aidé à me réaliser tout en le
réalisant.
Cette thèse a été dirigée par Eric KERHERVE, Professeur à l’Institut Polytechnique de
Bordeaux, directeur de thèse, qui m’en a proposé le sujet. Je le remercie pour la confiance qu’il m’a
accordée en m’offrant cette première opportunité en tant que concepteur de circuits analogiques et
radiofréquences, au sein de son équipe Circuits et Systèmes Hyperfréquences (CSH). Je tiens à
remercier également ma co-directrice de thèse, Nathalie DELTIMPLE, Maître de Conférences à
l’Institut Polytechnique de Bordeaux, qui, connaissant mon intérêt pour la conception de circuits,
m’a contacté à la fin de mon stage de fin d’études de l’ENSEIRB effectué à CSR sur le site de
Sophia Antipolis, et m’a apporté son soutien durant ces trois années.
Je remercie sincèrement le Professeur Jean-Baptiste BEGUERET de m’avoir accepté au sein

de son groupe de recherche, et d'avoir présidé le jury de cette thèse.
Ces travaux ont été accomplis en collaboration avec le partenaire industriel ST-Ericsson, et
je remercie Philippe CATHELIN et Vincent KNOPIK, ingénieurs R&D à ST-Ericsson, qui ont
suivi leur évolution en me prodiguant leurs conseils et leur aide durant ces trois années. Je tiens à
remercier plus particulièrement Philippe CATHELIN pour son attention et sa disponibilité durant la
rédaction du manuscrit de thèse, et Vincent KNOPIK pour la préparation de la soutenance et sa
participation à mon jury de thèse.
Je remercie vivement Eric BERGEAULT, Professeur à Telecom ParisTech, et Sylvain

BOURDEL, Maître de Conférences HDR à l’Université Aix-Marseille 3 (IM2NP), qui ont accepté
d’être rapporteurs de mes travaux de recherche, ainsi que Philippe MEUNIER, Docteur et ingénieur
R&D à NXP Semiconductors, qui a également été membre du jury de thèse.
Je souhaite ensuite remercier, en soulignant l’importance de ce qu’ils m’ont apporté tant sur
le plan humain que par leur savoir-faire : Nejdat DEMIREL, Sofiane ALOUI, Yohann LUQUE,
André MARIANO, Cédric MAJEK, Romaric TOUPE, Magalie DE MATOS, Bernardo LEITE,
Pierre-Olivier LUCAS DE PESLOUAN, Diego ROSSONI MATTOS, Paolo LUCCHI, Kamal
BARAKA. Tous m’ont consacré beaucoup de leur temps et je leur en suis très reconnaissant. De
même, je tiens à remercier ceux qui ont commencé leur thèse en même temps que moi et avec qui
j’ai partagé les moments difficiles, mais aussi les meilleurs: Sophie DREAN, Yoann ABIVEN,
Hassen KRAIMIA, Quentin BERAUD-SUDREAU. Sans oublier les doctorants que j’ai pu côtoyer
au sein de la salle ST : Dean, Matthieu, Aurélien, Yohan, Youssef, François, Dwight, Marcos.
Je désire ensuite saluer les autres doctorants et membres du laboratoire IMS, avec lesquels
je partage de bons souvenirs : J.B JULLIEN, Georges DUBOURG, Issam EL MOUKHTARY, Kai
SHAO, Emeric FARAUD, Adèle MORISSET, Camille LARUE, Akram EDDAHECH, Damien
THUAU, Marco SANTORELLI, Maura MAGALLO, Cédric AYALA, Jean-Luc LACHAUD,
Yannick DESHAYES, Christine BOGDAN, Antoine JAYR, Selda DEMIRAL. Je tiens à remercier
pour son immense gentillesse et son aide au quotidien Simone DANG VAN.
Parmi toutes les personnes formidables que j’ai rencontrées durant ces années d’étude, je me
tourne vers mon binôme à l’ENSEIRB, mon complice, Nicolas TAUZIN, sur qui j’ai pu compter
dans les moments difficiles ; je pense également fort à nos deux Nico, amis de promotion, qui nous
ont quittés trop vite.
Et par-dessus tout, merci à mes parents, supporters de toujours, pour leurs encouragements
qui m’ont soutenu dans ma détermination, et m’ont donné la force de d’atteindre mon objectif, y
compris ne pas dépasser le délai que je m’étais donné avant d’intégrer une entreprise à un poste qui
me motive.
Enfin j’exprime ma gratitude envers les dirigeants de l’entreprise TELERAD qui m’ont
recruté tout en m’accordant le temps de finir ma thèse avant de les rejoindre. Je remercie à cet
égard Patrice MARIOTTE, président du directoire, Philippe RUAS, directeur des ressources
humaines et directeur administratif, et Didier DEMAILLY, responsable du service recherche et
développement.
Table des matières
INTRODUCTION GENERALE ..................................................................................................................................... 1

CHAPITRE I..................................................................................................................................................................... 5
I RADIOCOMMUNICATIONS MOBILES DE QUATRIEME GENERATION ET AMPLIFICATEURS DE PUISSANCE.................. 5
I Les radiocommunications mobiles de quatrième génération........................................................................... 6
II Les amplificateurs de puissance dans le contexte des radiocommunications mobiles de quatrième
génération ............................................................................................................................................................... 13
III Choix de la technologie CMOS ..................................................................................................................... 26
IV Amplificateurs de puissance pour application cellulaire de quatrième génération....................................... 29
V Conclusion ..................................................................................................................................................... 55
CHAPITRE II ................................................................................................................................................................. 61
II CONCEPTION D’UN AMPLIFICATEUR DE PUISSANCE UTILISANT LA TECHNIQUE DU POWER CELL SWITCHING ..... 61
I Rappel du cahier des charges ........................................................................................................................ 62
II Implémentation des combineurs de puissance ............................................................................................... 63
III Architecture globale ...................................................................................................................................... 80
IV Méthodologies de conception des DATs ...................................................................................................... 101
V Conception de l’amplificateur de puissance ................................................................................................ 113
VI Conclusion ................................................................................................................................................... 124
CHAPITRE III ............................................................................................................................................................. 130
III INTEGRATION COMPLETE D’UN PA CMOS COMBINANT LES TECHNIQUES DU POWER CELL SWITCHING ET DE
L’ENVELOPE TRACKING .............................................................................................................................................. 130
I Implémentation des techniques du power cell switching de l’enveloppe tracking ....................................... 131
II Mise en œuvre de la technique de l’ET ........................................................................................................ 135
III Implémentation de l’amplificateur d’enveloppe .......................................................................................... 140
IV Performances de l’amplificateur de puissance combinant les techniques du PCS et de l’ET ..................... 158
V Conclusion et perspectives .......................................................................................................................... 165
CONCLUSION GENERALE ...................................................................................................................................... 172
GLOSSAIRE ................................................................................................................................................................. 176
LISTE DES TRAVAUX PUBLIES ............................................................................................................................. 180
Introduction générale
Depuis le début des années 90, les systèmes de communication sans fil sont devenus
progressivement omniprésents dans notre vie quotidienne, avec une multiplication des standards de
communication et des applications possibles. La raison principale de cet essor fulgurant est
l’amélioration des technologies CMOS, dédiées à la base pour la conception numérique. Cette
amélioration a permis d’envisager la réalisation de circuits radiofréquence (RF) dans la perspective
d’une intégration totale sur une puce unique, implémentation qui permet de réduire de façon
significative les coûts et la surface nécessaire des terminaux mobiles.
Dans le cas des systèmes de communication sans fil destinés aux applications cellulaires, au
cours des années, presque tous les blocs : digitaux, mixtes, RF, ont pu être progressivement intégrés
avec succès sur un même substrat en technologie CMOS. Cependant, l’amplificateur de puissance
(PA) constitue le dernier obstacle dans la perspective d’une intégration totale sur un substrat unique.
L’amplificateur de puissance est généralement implémenté avec un procédé de fabrication coûteux
dans un module externe.
Le rendement énergétique dans les systèmes de communication sans fil est également un
critère primordial qui impacte la durée d’utilisation de la batterie. Principalement déterminé par la
consommation d’énergie du transmetteur, il est plus particulièrement lié à celle de l’amplificateur
de puissance (PA). Pour les terminaux mobiles de 4ème génération (4G), les techniques de
transmission et les modulations utilisées pour atteindre les débits de données visés nécessitent une
dynamique importante du signal à transmettre, ce qui justifie l’implémentation de techniques
d’amélioration du rendement autour du PA. L’objectif fondamental de cette thèse est d’étudier et de
concevoir des architectures innovantes d’amplificateurs de puissance reconfigurables en
technologie CMOS avancée pour une application cellulaire de 4G LTE utilisant des techniques
d’amélioration du rendement.
Dans un premier chapitre, après avoir succinctement rappelé l’évolution du contexte des
radiocommunications mobiles, les principes du standard 4G LTE sont décrits afin de comprendre
l’ensemble des exigences imposées à la conception de l’amplificateur de puissance. Le but étant de
concevoir des architectures d’amplificateurs de puissance en technologie CMOS, les contraintes
imposées par cette technologie sont présentées, et des topologies adaptées pour la conception de
1
PAs en technologie CMOS sont détaillées. Ensuite, un état de l’art des techniques d’amélioration du
rendement pour les applications cellulaires est proposé, afin de déterminer les plus attractives pour
concevoir des architectures innovantes d’amplificateur de puissance en technologie CMOS. Parmi
ces techniques, celles du Power Cell Switching (PCS) et de l’Envelope Tracking (ET) ont été
retenues, et un état de l’art des architectures de PA en technologie CMOS utilisant ces techniques a
également été établi.
Le second chapitre présente la réalisation d’un amplificateur de puissance reconfigurable

entièrement intégré en technologie CMOS 65 nm pour le standard 4G LTE, utilisant la technique du
Power Cell Switching (PCS) et mettant en œuvre des transformateurs comme combineurs de
puissance. Dans un premier temps, différentes topologies d’étages de puissance utilisant des
transformateurs intégrés comme combineurs de puissance sont étudiées afin de déterminer la
meilleure topologie possible. L’architecture différentielle composée d’un étage pilote et d’un étage
de puissance avec 4 cellules amplificatrices est décrite en suivant, avec les choix d’implémentation
retenus au niveau circuit. Puis, après avoir présenté les difficultés d’implémentation des combineurs
de puissance à base de transformateurs, une méthodologie de conception de ces combineurs de
puissances est proposée. Enfin, les performances simulées et mesurées sont présentées afin
d’évaluer les améliorations apportées sur le rendement.
Le chapitre 3 propose une architecture totalement intégrée en technologie CMOS 65 nm

combinant les techniques du PCS et de l’ET, pour évaluer les avantages qu’apporte la combinaison
de ces deux techniques par rapport à un PA fonctionnant seul et par rapport au PA développé au
chapitre 2 avec la technique du PCS. Dans un premier temps, une étude des topologies possibles de
l’amplificateur d’enveloppe nécessaire à l’implémentation de l’ET est présentée. Puis, la topologie
retenue pour l’amplificateur d’enveloppe avec les choix faits au niveau circuit est décrite, et les
simulations des performances de l’architecture globale sont ensuite présentées pour évaluer les
améliorations qu’apporte la combinaison de ces deux techniques par rapport à un PA fonctionnant
seul et au PA réalisé au chapitre 2.
2
3
Chapitre I
I Radiocommunications mobiles de quatrième génération
et amplificateurs de puissance
I RADIOCOMMUNICATIONS MOBILES DE QUATRIEME GENERATION ET AMPLIFICATEURS
DE PUISSANCE ............................................................................................................................................................... 5
I LES RADIOCOMMUNICATIONS MOBILES DE QUATRIEME GENERATION ................................................................... 6
I.1 Evolution des performances et des exigences des radiocommunications mobiles ........................................... 6
I.2 Spécificités du standard LTE ........................................................................................................................... 8
I.2.a Positionnement du LTE dans l’évolution des systèmes cellulaires ..........................................................................9
I.2.b Caractéristiques et bande passante du LTE ..............................................................................................................9
I.2.c Techniques d’accès employées par le LTE ............................................................................................................10
I.2.d Bandes de fréquence allouées ................................................................................................................................12
II LES AMPLIFICATEURS DE PUISSANCE DANS LE CONTEXTE DES RADIOCOMMUNICATIONS MOBILES DE QUATRIEME
GENERATION ................................................................................................................................................................. 13
II.1 Les paramètres de caractérisation des amplificateurs de puissance ........................................................ 13
II.1.a Définition des différents gains ...............................................................................................................................13
II.1.b Le rendement .........................................................................................................................................................15
II.1.c La linéarité .............................................................................................................................................................15
II.1.d PAPR (Peak to Average Power Ratio) et Output Back-Off (OBO) .......................................................................17
II.1.e Influences de l’ordre de la modulation et de la technique d’accès utilisées sur le PAPR .......................................19
II.1.f Le Cubic Metric (CM) ...........................................................................................................................................21
II.1.g EVM (Error Vector Magnitude).............................................................................................................................21
II.1.h ACLR et masques d’émission ................................................................................................................................22
II.2 Compromis rendement linéarité................................................................................................................ 23
II.3 Contraintes imposées par la décharge de la batterie sur la conception de l’amplificateur de puissance 24
III CHOIX DE LA TECHNOLOGIE CMOS .................................................................................................................... 26
III.1 Intérêt de la technologie CMOS................................................................................................................ 26
III.2 Contraintes technologiques imposées par la technologie CMOS ............................................................. 27
III.2.a Tensions de claquage .............................................................................................................................................27
III.2.b Niveaux de métallisation ........................................................................................................................................27
III.2.c Pertes dans les transistors et modélisation .............................................................................................................28
IV AMPLIFICATEURS DE PUISSANCE POUR APPLICATION CELLULAIRE DE QUATRIEME GENERATION ........................ 29
IV.1 Topologies adaptées pour la conception d’amplificateurs de puissance en technologie CMOS .............. 29
IV.1.a Structure cascode ...................................................................................................................................................29
IV.1.a Structure cascode auto-polarisée ............................................................................................................................33
IV.1.b Structures différentielles ........................................................................................................................................33
IV.1.c Réseaux d’adaptation à base de transformateurs ....................................................................................................35
IV.1.d Combineurs de puissance à base de transformateurs..............................................................................................36
IV.1.e Exemples de conception d’amplificateur de puissance en technologie CMOS ......................................................39
IV.2 Techniques d’amélioration du rendement ................................................................................................. 42
IV.2.a Polarisation dynamique en courant (DCB) ............................................................................................................42
IV.2.b Power Cell Switching (PCS) ..................................................................................................................................44
IV.2.c Envelope Tracking (ET).........................................................................................................................................47
IV.2.d Envelope Elimination and Restoration (EER) ........................................................................................................49
IV.2.e La technique Doherty .............................................................................................................................................50
IV.2.f Stage Bypass ..........................................................................................................................................................51
IV.2.g Bilan sur les techniques d’amélioration du rendement ...........................................................................................52
IV.3 Etat de l’art des amplificateurs CMOS ..................................................................................................... 53
V CONCLUSION ....................................................................................................................................................... 55
5
Chapitre I : Radiocommunications mobiles de quatrième génération et amplificateurs de
puissance
Introduction : Dans ce premier chapitre, nous rappellerons tout d’abord le contexte d’étude
avec l’évolution rapide des systèmes de communication sans fil dictée par la demande croissante
des utilisateurs, et ce pour des applications toujours plus performantes. Puis nous présenterons le
standard LTE (Long Term Evolution) retenu pour notre application en le positionnant vis-à-vis de
ses prédécesseurs, et avec les exigences qu’il impose pour la conception de l’amplificateur de
puissance (PA). Nous listerons les paramètres qui nous permettront d’évaluer les performances des
PAs, et nous énumérerons les contraintes des applications cellulaires pour la conception du PA.
L’objectif étant de concevoir un PA en technologie CMOS, nous présenterons ensuite des
topologies de PAs adaptées à la technologie CMOS, ainsi que des architectures reconfigurables de
PAs utilisant des techniques d’amélioration du rendement attractives pour les applications
cellulaires. Enfin, nous exposerons un état de l’art pour les applications cellulaires, afin de justifier
les choix d’implémentation qui seront retenus dans les parties suivantes.
I Les radiocommunications mobiles de quatrième génération
I.1 Evolution des performances et des exigences des

radiocommunications mobiles
La dernière décennie a été marquée par une croissance considérable de l'industrie des
systèmes de communication sans fil, offrant ainsi une nouvelle vague de défis à relever pour la
conception de circuits intégrés RF (Radio Fréquences). La Figure I-1 illustre cette demande
croissante en systèmes de communication sans fil, avec des débits de données de plus en plus
élevés, à la fois pour les applications à longue portée (cellulaire) et à courte portée (WLAN :
Wireless Local Area Network).
Débit
10 Gbit/s
WLAN (10m)
802.11n
802.11ac/ad
100 Mbit/s 802.11a/g
802.11b
LTE
UMTS
1 Mbit/s WiMAX
802.11 Cellulaire
EDGE (100m)
GSM GPRS
10 Kbit/s
1995 2000 2005 2010 2015 Année
Figure I-1 : Evolution des débits de données avec les standards de communication sans fil [FET10]
6
puissance
Les systèmes de communication cellulaires ont été classés chronologiquement en termes de

génération, la première génération 1G correspondant aux premiers systèmes de
radiocommunications mobiles purement analogiques apparus dans les années 1980. Une seconde
génération 2G lui a succédé avec l’apparition du traitement numérique des données.
Poussés par la nécessité d’augmenter les débits de données dans le cadre de la troisième
génération 3G, les standards ont évolué avec l’utilisation de modulations à forte capacité spectrale,
et avec des techniques d’accès optimales, afin de pouvoir implémenter des applications telles que
l’internet mobile. Ces choix d’implémentation ont imposé de nouvelles contraintes dans la
conception du transmetteur des terminaux mobiles, et plus particulièrement dans celle de
l’amplificateur de puissance (PA), du fait de la nature du signal à amplifier. Aussi, afin de mieux
comprendre les contraintes en termes de linéarité sur la conception du PA, il est nécessaire de
connaître la façon dont est formé le signal, en présentant les spécificités du standard LTE.
L’objectif de la 4G étant de faciliter la connexion à Internet et la transmission de données en
atteignant des débits similaires à ceux des applications courtes portées WLAN.
Le rendement énergétique dans les systèmes de communication sans fil est également un
critère primordial, principalement déterminé par la consommation d’énergie du transmetteur, et plus
particulièrement par celle du PA. Dans une chaîne de transmission RF, le PA est le dernier bloc
avant l’antenne comme le montre la Figure I-2. C’est aussi un contributeur important dans la
consommation d’énergie. Par conséquent, son rendement en puissance va impacter la durée
d’utilisation de la batterie dans les terminaux mobiles.
Amplificateur de
CNA Puissance
DSP
Signal 0
Bande de 90 VREF
Base
CNA
Figure I-2 : Exemple d’architecture d’un transmetteur RF
La contrainte de faible de coût et celle de faible surface, avec l’intégration sur une même
puce d’un maximum des fonctions, sont également des paramètres essentiels à prendre en compte
dans les architectures radios utilisées pour les terminaux mobiles. Un PA reconfigurable capable de
7
puissance
répondre aux exigences de différents standards est une solution pour réduire la surface [DEL05],
[LEY10].
I.2 Spécificités du standard LTE

L’évolution des systèmes 3G vers la 4G est dictée par la création et le développement de
nouveaux services pour les terminaux mobiles. Afin de répondre à la croissance rapide du trafic
mobile de données, les organismes de normalisation ont proposé dès 2005 des évolutions des
systèmes existants : deux technologies sont entrées en compétition dans le cadre d’une évolution de
la 3G [HOL07]. D’une part le WiMAX, standardisé par IEEE (Institute of Electrical and Electronic
Engineers) et développé pour des accès sans fil à internet à haut débit (jusqu’à 70 Mbit/s), et d’autre
part, le Long Term Evolution (LTE), standardisé par le 3GPP (Third Generation Partnership
Project), pour les futurs réseaux de téléphonie mobile. Le Tableau I-1 présente un récapitulatif des
principaux standards destinés aux applications WLAN et cellulaires.
Tableau I-1 : Caractéristiques des principaux systèmes de communications sans fil.

Technique
Groupe Standard Tx (MHz) Rx (MHz) Application Modulation Débit
d’accès
OFDM, BPSK, QPSK, 16QAM,

802.11a 5150-5350 Données OFDM 54 Mbit/s
64QAM
WiFi 802.11b 2412-2472 Données DSSS DQPSK, DBPSK, CCK 11 Mbit/s

WLAN
OFDM, BPSK, QPSK, 16QAM,
802.11g 2412-2472 Données OFDM 54 Mbit/s
64QAM
802.11ac 5180-5825 Données SDMA 64-QAM, 256-QAM 500 Mbit/s
GSM900 880-915 925-960 Voix 14.5 kbit/s

GSM DCS1800 1710-1785 1805-1880 Voix TDMA GMSK
115 kbit/s
PCS1900 1850-1910 1930-1990 Voix
EDGE 1710-1785 1805-1880 Données TDMA, FDMA GMSK, 8-PSK 384 kbit/s
Données
UMTS 1920-1980 2110-2170 Visio W-CDMA QPSK, HPSK 2 Mbit/s
Voix
Données
TDMA,
Cellulaire WiMAX 2000-11000 Visio BPSK, QPSK, xQAM 70 Mbit/s
OFDMA
700-716 728-746
Amérique
1710-1785 2110-2155
815-845 860-890 Données OFDMA (DL) 100 Mbit/s

LTE Asie 1850-1910 1930-1990 Visio QPSK, 16-QAM, 64-QAM
2500-257 2620-2690 Voix
2500-2570 2620-2690 SC-FDMA

Europe 50 Mbit/s
791-821 832-862 (UL)
8
puissance
I.2.a Positionnement du LTE dans l’évolution des systèmes cellulaires
Le Long-Term-Evolution (LTE) constitue la véritable évolution vers la 4G, même s’il fait
encore partie des systèmes de radiocommunication mobile de la troisième génération (3G)
[KHA09]. Le LTE est donc parfois considéré comme la 3,9G ou la 3,99G. Les opérateurs de
téléphonie mobile le désignent parfois par 4G, afin de s’en servir comme argument commercial. Les
organisations de normalisation travaillent actuellement sur le LTE-Advanced, un développement du
LTE. Du point de vue de la normalisation, le LTE-Advanced sera un système de la 4ème génération
(4G).
Par rapport à la norme UMTS actuelle, les principales nouveautés du LTE résident dans
l'introduction du procédé de codage par répartition en fréquences orthogonales sous forme de
multiples sous-porteuses OFDMA (Orthogonal Frequency Division Multiple Access) pour la liaison
descendante (downlink), et dans le SC-FDMA (Single Carrier-Frequency Division Multiple
Access), une méthode voisine de l'OFDM, pour les liaisons montantes (uplink) [HOL09].
I.2.b Caractéristiques et bande passante du LTE
Grâce à des largeurs de bande modulables et à une division avec un nombre de porteuses
ajustables, le LTE atteint des débits nettement plus élevés que ses prédécesseurs. Il permet d'adapter
rapidement les paramètres radio au canal radio, en recourant au nouveau procédé de codage
OFDMA. Les modulations utilisées pour les sous-porteuses sont la QPSK, la 16-QAM et la 64-
QAM. Le choix du type de modulation s’opère de manière dynamique sur la base de la qualité
momentanée du canal radio signalée par le terminal.
De plus, le LTE permettra pour la première fois de franchir la barre des 100 Mbit/s en
liaison descendante: la nouvelle norme promet – du moins en théorie – des débits pouvant aller
jusqu'à 326 Mbit/s en liaison descendante et 86 Mbit/s en liaison montante. Cette augmentation est
rendue possible principalement par l'utilisation d'un nombre d'antennes pouvant aller jusqu'à 8 dans
la station de base et le terminal (MIMO : Multiple Inputs Multiple Outputs) et par l'exploitation d'un
multiplexage spatial (SDMA : Space Division Multiple Access) avec un codage adéquat de chacun
des signaux des antennes. Le LTE offre non seulement des débits nettement plus élevés et une
meilleure utilisation du spectre que ses prédécesseurs, mais aussi un temps de transfert des paquets
9
puissance
de l'expéditeur au destinataire (temps de latence) d'environ 5 millisecondes, au lieu des 70

millisecondes nécessaires avec l'UMTS.
Les principales données techniques du LTE sont les suivantes:

• augmentation sensible du débit en liaison descendante pouvant atteindre jusqu'à 100
Mbit/s pour une largeur de bande de 20 MHz
• augmentation sensible du débit en liaison montante pouvant atteindre jusqu'à 50
Mbit/s pour une largeur de bande de 20 MHz
• largeurs de bandes de 1,4 MHz, 3 MHz, 5 MHz, 10 MHz, 15 MHz et 20 MHz
• intégration d'antennes intelligentes (MIMO)
I.2.c Techniques d’accès employées par le LTE
Pour la liaison descendante (downlink), le choix s'est porté sur l'OFDMA. Il s'agit d'une
extension de l'OFDM pour l'implémentation d'un système de communication multi-utilisateurs. A la
différence de l'OFDM, avec l'OFDMA, les blocs des sous-porteuses sont attribués à un utilisateur, à
un moment précis. Les attributions se succèdent rapidement et de manière flexible comme le montre
la Figure I-3.
Blocs de sous-porteuses Blocs de sous-porteuses
Utilisateur 1
Symboles (temps)
Symboles (temps)
Utilisateur 2
Utilisateur 3
OFDM OFDMA
Figure I-3 : Allocation des sous-porteuses OFDM et OFDMA
Chaque bloc de sous-porteuses comprend 12 sous-porteuses, espacées chacune de 15 kHz, et

occupe par conséquent une largeur de bande de 180 kHz. Les blocs de sous-porteuses couvrent
également un slot dans le temps. Le Tableau I-2 montre que suivant la largeur de la bande passante
10
puissance
requise le nombre de blocs de sous-porteuses utilisé est différent. Pour une bande passante de
20 MHz, le débit symbole est de 18 Msymbol/s. Ainsi, cela permet de transmettre un débit
maximum de 108 Mbit/s, puisque chaque symbole d’une modulation 64-QAM est constitué de
6 bits.
Tableau I-2 : Nombre de blocs de sous-porteuses en fonction de la bande passante

Bande passante (MHz) 1,4 3 5 10 15 20
Nombre de blocs de sous-porteuses 6 15 25 50 75 100
Pour la liaison montante (uplink), le procédé choisi est celui de l’accès multiple à répartition
en fréquences, avec une seule porteuse (SC-FDMA), ce qui présente l'avantage de produire des
puissances relativement faibles dans les canaux adjacents, même lorsque l'amplificateur de
puissance n'est pas absolument linéaire. Le SC-FDMA impose donc moins de contraintes de
linéarité au circuit, en particulier à l’amplificateur de puissance. Le choix du SC-FDMA a ainsi pu
permettre de s’affranchir des problèmes posés par le choix de l’OFDMA en uplink pour le WiMax.
Avec le SC-FDMA, le récepteur de la station de base nécessite un égaliseur (equalizer)

relativement complexe. Toutefois, ce procédé est bien plus résistant que l'OFDMA aux écarts des
fréquences porteuses. La complexité de la liaison montante vers la station de base a été en grande
partie placée dans la station de base, ce qui a permis de concevoir des terminaux moins chers et plus
performants du point de vue énergétique. Le procédé d'accès multiple SC-FDMA en liaison
montante constitue une nouveauté dans le monde des radiocommunications mobiles. Chaque
utilisateur reçoit de la station de base une part du canal réservé à la liaison montante pour une durée
déterminée. Cette attribution se fait à de courts intervalles de temps. La Figure I-4 présente
l'exemple d'un signal reçu à la station de base pour quatre utilisateurs.
SC-FDMA
Puissance
Utilisateur 1 Utilisateur 2 Utilisateur 3 Utilisateur 4

Fréquence
Figure I-4 : Représentation schématique du spectre d’émission en liaison ascendante pour 4
utilisateurs
11
puissance
Comme avec l'OFDM, les données sont réparties sur les sous-porteuses, une transformation
de Fourier (FT) étant appliquée comme précorrection. C'est pourquoi, dans le cas du SC-FDMA
[MYU08], on parle de quasi-sous-porteuses. Les quasi-sous-porteuses utilisées par un utilisateur
sont toujours adjacentes, de sorte qu'elles forment un seul bloc. En liaison ascendante, il en résulte
un accès FDMA (Frequency Division Multiple Access) simple. La répartition des quasi-sous-
porteuses entre les utilisateurs est conçue de manière à ce qu'à un moment donné, dans la même
cellule, le même bloc de sous-porteuses ne puisse pas être utilisé par deux téléphones portables
actifs en même temps. La Figure I-5 montre une comparaison de l’OFDMA avec le SC-FDMA.
Séquence de symboles QPSK à émettre
-F que es
SC ha us
le t c te
A
Symboles
M
b o an p or
D
modulation QPSK
ym n d u s -
e s pe so
e d nte de
od a e
ri nst nc
pé co issa
Pu
Symbole Symbole
OFDMA SC-FDMA
Temps
IG
Temps
Symbole Symbole
OFDMA SC-FDMA
Fréquence 60kHz Fréquence

15kHz
OFDMA SC-FDMA
Les symboles utilisent 15kHz pour Les symboles utilisent M*15kHz pour
une période de symbole OFDMA 1/M périodes de symbole SC-FDMA
Figure I-5 : Comparaison entre l’OFDMA et le SC-FDMA dans le cas d’émission des symboles QPSK
I.2.d Bandes de fréquence allouées
L’organisme 3GPP LTE a spécifié 21 bandes de fréquences en mode FDD (Frequency

Division Duplexing) en fonction des différentes régions du monde. En Europe, les bandes qui ont
été retenues sont :
 La bande 20, attribuée pour les zones rurales avec la voie descendante
(downlink) comprise entre 791 MHz à 821 MHz, et la voie montante (uplink) comprise
entre 832 MHz et 862 MHz.
12
puissance
 La bande 7, attribuée aux zones urbaines : 2500 MHz à 2570 MHz pour le
uplink et 2620 MHz à 2690 MHz pour le downlink.
La Figure I-6 présente la répartition des fréquences de la bande 7 du LTE en France pour les
différents opérateurs. Pour la voie montante (uplink) dédiée aux terminaux mobiles, la fréquence
centrale est 2535 MHz.
Figure I-6 : Attribution des fréquences dans la Bande 7 du LTE
II Les amplificateurs de puissance dans le contexte des

radiocommunications mobiles de quatrième génération
II.1 Les paramètres de caractérisation des amplificateurs de

puissance
La conception d’un amplificateur de puissance nécessite la prise en considération
simultanée de plusieurs paramètres. Tous ces paramètres régissent la conception durant toutes ses
étapes. Leur ensemble sera donc présenté afin de caractériser le fonctionnement du PA pour la suite
de notre étude, et ils serviront de figures de mérite afin de positionner ses performances par rapport
à l’état de l’art.
II.1.a Définition des différents gains
La Figure I-7 présente le bilan de puissance d’un amplificateur de puissance attaqué par un
générateur (Eg, Zg) et chargé par une charge ZL. Les principales grandeurs utilisées dans ce travail
sont les suivantes :
Pin et Pout : puissance d’entrée de l’amplificateur et puissance délivrée à la charge
Zin et Zout : impédances d’entrée et de sortie de l’amplificateur de puissance
ZG : impédance interne du générateur (typiquement 50Ω)
ZL : impédance de charge présentée à l’amplificateur de puissance
13
puissance
PDC
Zin Zout
PA
Pdg Pin Pds Pout
ZG
ZL
Eg
PA Charge
Source
Figure I-7 : Bilan de puissance général d’un amplificateur
Le signal radiofréquence subit des réflexions à cause des désadaptations à l’entrée et à la

sortie de l’amplificateur de puissance. Ce phénomène conduit à une réduction du gain en puissance
et amène à définir plusieurs types de gain : le gain en puissance opérant (GP), le gain en puissance
disponible (GD), et le gain transducique (GT). Leur expressions respectives sont données en (I-1),
(I-2) et (I-3).
(I-1)
(I-2)
(I-3)
où Pdg est la puissance maximale disponible au générateur et Pds la puissance disponible à la

sortie du PA.
Le gain transducique est le plus significatif puisqu’il permet de prendre en compte les
adaptations en entrée et en sortie du PA. Les autres expressions de gain sont généralement utilisées
pour les analyses petits-signaux utilisant les paramètres S, afin d’évaluer la stabilité et les pertes des
réseaux d’adaptation.
14
puissance
Le gain en puissance est également exprimé en dB:
( )
(I-4)
II.1.b Le rendement
Les terminaux mobiles (smartphone, ordinateur portable, tablettes) fonctionnant sur

batterie ont une autonomie limitée, et de ce fait la consommation en puissance est un indicateur clé
de leurs performances. Afin de prolonger la durée d’utilisation des batteries, la consommation de
puissance de l’amplificateur de puissance doit être optimisée autant que possible. Le PA a pour
objectif de délivrer une certaine puissance à la charge sans trop en consommer lui-même. La
puissance continue fournie par l’alimentation PDC sera toujours plus grande que Pout, il est par
conséquent possible de définir deux types de rendement : le rendement de drain, ou de collecteur
(ηd) (I-5), et le rendement en puissance ajoutée (PAE : Power Added Efficiency) (I-6) :
(I-5)
(I-6)
( )
L’équation (I-6) montre que lorsque le gain transducique est important, les valeurs de ηd et
de la PAE peuvent être confondues.
II.1.c La linéarité
Paramètre clé dans la conception du PA, la linéarité impose un compromis vis-à-vis du

rendement. Dans la caractérisation d’un amplificateur de puissance, la première étape consiste à
appliquer à l’entrée de l’amplificateur un signal sinusoïdal (SW : Sine Wave), en effectuant un
balayage de la puissance (Pin), et à noter la puissance de sortie (Pout) correspondante. Deux modes
de fonctionnement sont à distinguer sur cette caractéristique (Figure I-8):
15
puissance
Pout (dBm)
Psat
P-1dB 1dB
(G1-1)+P2
G1+P1
P1
P2
Pin (dBm)
Figure I-8 : Pout vs Pin avec un signal CW
 Le fonctionnement linéaire, où la puissance de sortie est proportionnelle à la

puissance d’entrée : Pout(dBm)=G1(dB)+Pin(dBm)
 Le fonctionnement non-linéaire, qui débute lorsque le gain commence à décroître
alors que la puissance d’entrée augmente toujours.
Le point de fonctionnement où le gain diminue de -1dB par rapport au gain dans la zone de
fonctionnement linéaire est connu sous le nom de point de compression à -1dB. Dans la suite du
manuscrit, la puissance de sortie en ce point sera définie par la notation P-1dB. La puissance de sortie
à -1dB (P-1dB) est définie lorsque le gain diminue de -1dB par rapport au gain dans la zone de
fonctionnement linéaire.
Nous avons jusqu’ici traité les non linéarités d’amplitude, qui correspondent à la relation
non linéaire entre la puissance d’entrée et la puissance de sortie de l’amplificateur, et qui peuvent
être également observées sur la caractéristique gain vs Pin, comme illustré en Figure I-9(a). Elles
peuvent également être désignées par le terme de conversion de gain AM/AM.
Si nous traçons la phase du signal de sortie (plutôt que sa puissance) en fonction de la

puissance d’entrée, nous mettons en évidence une deuxième caractéristique de non linéarité de
16
puissance
l’amplificateur, qui est la conversion amplitude-phase, AM/PM, comme représenté en Figure I-9(b).
Les non linéarités créent une déformation du signal dont les effets EVM (Error Vector Magnitude)
et ACLR (Adjacent Channel Leakage Ratio) sont décrits plus loin.
Phase de sortie/entrée
1dB
Gain (dB)
Caractéristique théorique
Caractéristique réelle
Caractéristique théorique
Caractéristique réelle
Pin (dBm) Pin (dBm)
(a) Conversion AM/AM (b) Conversion AM/PM

Figure I-9 : Non linéarité d’amplitude et de phase
II.1.d PAPR (Peak to Average Power Ratio) et Output Back-Off (OBO)
Les techniques d’accès employées par le standard LTE telles que l’OFDMA ou le SC-
FDMA consistent, comme nous l’avons vu précédemment, en une transposition des données dans le
domaine fréquentiel sur plusieurs sous-porteuses. Dans le domaine temporel, cela revient à la
superposition d’ondes sinusoïdales à des fréquences différentes, et induit une dynamique importante
pour le signal à transmettre, comparativement à une modulation classique utilisant une porteuse
unique ou une simple sinusoïde (SW).
Afin d’illustrer l’effet de la superposition de plusieurs sous-porteuses sur la variation du

signal, la Figure I-10 montre la superposition de 4 tons aux fréquences f, 2f, 3f et 4f. Nous
constatons que la superposition de plusieurs sinusoïdes engendre une variation importante du signal
résultant.
17
puissance
Figure I-10 : Superposition de plusieurs sinusoïdes à des fréquences multiples
Ainsi, afin de quantifier les fluctuations d’enveloppe que doit supporter le PA, le PAPR
(Peak to Average Power Ratio) est défini comme le rapport entre la puissance maximale requise
par le standard (Pmax) et la puissance moyenne (Pmoy) du signal à émettre. Pour un signal s(t) et en
considérant un intervalle de temps donné T, son expression est donnée en équation (I-7).
| |
(I-7)
∫ | |
Le recul de puissance de sortie OBO (Output Back-Off) est quant à lui défini comme le
rapport entre la puissance maximale que peut fournir le PA (Psat) et la puissance de sortie moyenne
du signal modulé (Pmoy).
( ) (I-8)
De plus, le recul de puissance de sortie maximale PBO (Peak Back-Off) est utilisé pour
définir la différence entre Psat et la puissance maximale instantanée. PBO correspond à la marge que
l’on prend par rapport à Psat (et donc à une limite dans la zone linéaire).
(I-9)
La Figure I-11 illustre les notions de PAPR et d’OBO sur la caractéristique Pout versus Pin.
18
puissance
Pout (dBm) Pout (dBm)
Psat Psat
Pout Pout
PAPR_out OBO PBO OBO PBO
PAPR_out
Pout_moy
Pout_moy
Pin_moy
(t) (t)
Pin_moy
Pin (dBm)
Pin
Pin (dBm)
Pin
PAPR_in
PAPR_in
(t)
(t)
(a) OBO avec un signal SW (b) OBO avec un signal modulé
Figure I-11 : Exigences imposées par le PAPR sur l’amplificateur de puissance
La puissance que peut délivrer (linéairement) un PA sera d’autant plus faible (I-9) que son
PAPR est plus grand. Le PAPR oblige donc à sur-dimensionner le PA, et donc à consommer plus.
Ceci est illustré par l’expression du rendement η en fonction du PAPR, en dB :
(I-10)
où ηmax est le rendement maximum obtenu en fonction de la classe de fonctionnement du PA.
Pour un PA en classe A, ηmax est de 50% et pour la classe B de 78,5%. L’augmentation du

PAPR est donc en contradiction avec les contraintes de réduction de la consommation, d’où le
besoin de changer le mode de conception des PAs.
II.1.e Influences de l’ordre de la modulation et de la technique d’accès

utilisées sur le PAPR
Afin d’atteindre des débits conséquents, le LTE utilise des modulations d’ordre élevé : 16-
QAM et 64-QAM, représentées en Figure I-12. Cependant, ces modulations induisent un PAPR
important sur le signal à transmettre pour l’amplificateur de puissance par rapport à une modulation
QPSK.
19
puissance
Figure I-12 : Constellations : QPSK, 16QAM, 64QAM
Sur la Figure I-10, nous avons illustré la superposition de seulement quatre sinusoïdes. Avec
des techniques d’accès telles que l’OFDMA ou le SC-FDMA, le nombre de sous-porteuses est plus
important, et le PAPR n’est pas suffisant pour caractériser de façon précise le signal à émettre,
puisqu’il ne prend pas en compte la probabilité d’apparition des valeurs maximales de l’enveloppe.
Les courbes de densité de probabilités cumulées complémentaires (CCDF) peuvent alors être
utilisées en complément. A partir des courbes de CCDF, il est en effet possible de déterminer la
probabilité que le signal modulé dépasse un certain seuil.
La Figure I-13 compare les courbes CCDF obtenues avec le logiciel Matlab pour les
techniques d’accès OFDMA et SC-FDMA utilisant les modulations QPSK, 16-QAM. Le nombre de
sous-porteuses étant fixé à 512, et la bande passante du canal à 5 MHz, il est intéressant de noter
que l’ordre de modulation n’influe pas fortement dans le cas de l’OFDMA, alors que dans le cas du
SC-FDMA, l’ordre de modulation influe de façon significative sur la dynamique du signal à
transmettre.
0
10
OFDMA QPSK
SC-FDMA QPSK
OFDMA 16-QAM
SC-FDMA 16-QAM
-1
10
Probabilité(PAPR>x)
-2
10
-3
10
-4
10
1 2 3 4 5 6 7 8 9 10 11
PAPR[dB]
Figure I-13 : Courbes de PAPR CCDF
20
puissance
Un autre moyen qui peut être utilisé afin d’atteindre des débits élevés dans la voie montante
du LTE est d’utiliser les techniques de multiplexage spatial MIMO (Multiple Input Multiple
Output). Cependant, les architectures de multiplexage spatial MIMO nécessitent des chaînes RF
multiples, et donc plusieurs amplificateurs de puissance, ce qui impacte fortement la complexité de
l’architecture globale du système, mais aussi la consommation de la batterie.
II.1.f Le Cubic Metric (CM)
Dans le cadre de l’évaluation des performances du LTE, il a été noté que le PAPR ne
fournissait pas une mesure suffisamment précise pour la détermination du recul de puissance de
sortie nécessaire OBO. En effet, selon la puissance moyenne de sortie désirée, l’OBO à considérer
n’est pas constant. Or, cette variation n’est pas prise en compte par le PAPR. Le CM est défini
comme le recul supplémentaire à prendre par rapport au recul nécessaire pris pour un signal de
référence [WAN11]. Le Cubic Metric (CM) a donc été développé dans ce sens comme prédicateur
plus efficace pour les signaux modulés à multi-porteuses.
Le CM d’un signal s(t) est défini avec l’équation (I-11) [YAN10] :

|
| (I-11)
avec :
| |
| [( ) ] (I-12)
Pour exemple, le CM du SC-FDMA est respectivement de 1,8dB/2dB avec une modulation

16-QAM et avec une modulation 64-QAM. Comparativement, le CM pour l’OFDM est de 3,4dB.
II.1.g EVM (Error Vector Magnitude)
L’EVM est utilisé pour caractériser la performance d’une chaîne de transmission lorsqu’une
modulation numérique est utilisée. Idéalement, les symboles d’une constellation émis sont tous
placés aux points idéaux de la constellation définie par la modulation. Les imperfections des
différents étages de la chaîne RF causent une déviation du signal réellement émis par rapport à sa
position idéale comme illustré en Figure I-14. L’EVM a donc pour but de déterminer la distorsion
21
puissance
entre le symbole réellement émis et le symbole idéal. Dans le cas du PA, la mesure de l’EVM se fait
à partir de la comparaison d’un signal amplifié idéalement et du signal en sortie de l’amplificateur
réel. Cette mesure est effectuée sur le signal en bande de base dans le plan complexe (I, Q). Le
calcul est effectué à partir, l’EVM est exprimée en pourcentage (%) et définie par l’équation (I-13).
∑ ( ) ( )
√ (I-13)
où l’itération j correspond au numéro du symbole reçu, sur N symboles

et PAVG la puissance moyenne.
Q Symbole réel
Qréel
LTE Modulation EVM
Vecteur
requis
d’erreur
(%)
Uplink QPSK 17,5
Qidéal
Symbole idéal
16-QAM 12,5
QPSK 17,5
Downlink 16-QAM 12,5
Iréel Iidéal I
64-QAM 8
(a)Vecteurs dans le plan complexe (b) Spécifications d’EVM pour le LTE
Figure I-14 : Définitions d’EVM
II.1.h ACLR et masques d’émission
L’ACLR (Adjacent Channel Leakage Ratio) permet de mesurer la quantité de signal qui a été
générée dans les bandes adjacentes par rapport à la bande passante allouée, à cause des non
linéarités de l’amplificateur dues en particulier aux produits d’intermodulation. Comme l’indique
l’équation (I-14) et l’illustre la Figure I-15, l’ACLR est défini comme étant la différence, en dB,
entre le niveau de puissance dans la bande utile B2 et le niveau de puissance dans la bande
adjacente B1. Ces deux bandes de fréquence sont séparées de Δf (défini par le standard).
22
puissance
∫
(I-14)
∫
où S(f) est la densité spectrale de puissance à la sortie de l’amplificateur, fc la fréquence centrale.
5 MHz
Pout (dBm)
10 MHz
0
B1 B2 B3 15 MHz
20 MHz
-5
Pout(dBm)
-10
-15
-20
-25
Fréq.
fc-Δf fc fc+Δf
8 16 24 32 40 Δf(MHz)
(a) Méthode de calcul de l’ACLR (b) Masque spectral de puissance
Figure I-15 : Mesures des remontées spectrales dans les bandes adjacentes
Il peut exister une dissymétrie entre le lobe droit et le lobe gauche, ce qui peut conduire à la
définition d’un ACLR droit (bande B1) et gauche (bande B3) différents. L’ACLR est un paramètre
important dans la caractérisation des amplificateurs de puissance. En effet il permet de renseigner
sur le taux de « pollution » spectrale dans les bandes adjacentes, provoqué par les non-linéarités.
Pour le LTE, dans les canaux adjacents de 20 MHz, l’ACLR ne doit pas être supérieur à 30dB. Si les
exigences en termes d’ACLR et si les masques imposés par le standard ne sont pas respectés, la
puissance de sortie du PA doit être réduite jusqu’à ce que ces spécifications soient respectées.
Le standard LTE a défini également un masque spectral de puissance d’émission ou gabarit.

Ce gabarit est exprimé en dBc (atténuation en dB par rapport au maximum de la puissance émise
dans la bande utile). Comme représenté en Figure I-15(b), le masque est défini autour de la
fréquence centrale et dépend de la bande passante choisie.
II.2 Compromis rendement linéarité
De la nature de l’enveloppe du signal à transmettre (constante ou non constante) dépend le

choix de la classe de fonctionnement de l’amplificateur à utiliser, puisqu’il faut éviter la
23
puissance
déformation du signal à transmettre, tout en essayant d’atteindre le maximum de rendement

possible.
Le rendement en puissance du PA est directement lié au mode de fonctionnement des

transistors utilisés. Suivant le point de polarisation choisi, il est possible d'effectuer un compromis
entre la linéarité et le rendement. Les classes de fonctionnement sont définies non seulement à partir
des formes temporelles des tensions d'entrée et de sortie, mais également en fonction du temps de
conduction du courant de sortie du transistor par rapport à la période du signal d'excitation. On
distingue les classes linéaires A, AB, B des classes non linéaires C, D, E et F [CRI09].
Comme nous l’avons vu précédemment, avec les modulations et les techniques d’accès
employées par le standard LTE, l’information est contenue à la fois dans la phase et dans
l’amplitude du signal à transmettre. Par conséquent, le choix d’une classe linéaire doit être
impérativement fait au détriment du rendement. Une solution classique pour le design d’un PA
linéaire est d’utiliser un amplificateur en classe A, avec laquelle le transistor est toujours en
conduction. En fonctionnement linéaire, le PA peut être assimilé à un amplificateur
transconductance. Or, dans les technologies CMOS avancées, l’impédance de sortie des transistors
de puissance Rout est relativement faible [CHO09]. Lorsque l’excursion de tension en sortie du PA
augmente, Rout diminue également, entraînant une P-1dB beaucoup plus faible qu’espéré. Un recul en
puissance supplémentaire est alors nécessaire pour satisfaire les contraintes de linéarité, et un
rendement très faible est obtenu. Ainsi l’hypothèse très répandue selon laquelle la classe A serait
préférable pour la linéarité, puisque le transistor n’est jamais éteint, n’est pas toujours vérifiée.
Afin d’obtenir une P-1dB plus proche de Psat, des concessions doivent être faites sur le
compromis rendement/linéarité, et donc sur le choix de la classe de fonctionnement. Les
amplificateurs fonctionnant en classe B augmentent le courant de drain lorsque la puissance
d’entrée augmente, entrainant une élévation de la transconductance gm, et causant une expansion du
gain. C’est avec la classe AB que peut être trouvé le compromis rendement-linéarité [CHO09].
II.3 Contraintes imposées par la décharge de la batterie sur la

conception de l’amplificateur de puissance
Un problème posé par les applications portables est la fluctuation de la tension

d’alimentation fournie par la batterie. La valeur de la tension d’alimentation diminue au cours de la
24
puissance
décharge de la batterie. Cette tension d’alimentation peut fluctuer, par exemple d’une valeur
maximale de 4,8V pendant la charge à une valeur nominale typique de 3,6V durant une grande
partie du fonctionnement, et enfin chuter à une valeur minimale de 2,3V. Cette fluctuation est
également une contrainte importante dans la conception de l’amplificateur de de puissance pour les
applications cellulaires [CHOI10]. En effet, les performances de ce dernier doivent être garanties
sur toute la plage de variation de la tension d’alimentation. Un synoptique illustre cette difficulté en
Figure I-16, avec deux approches de conception du PA :
- + SMPS
Convertisseur
Batterie LDO
4,8V max DC/DC
Régulateur
3,6V nom
2,3V min de tension
PA1 :
PA2 : 1ème approche
4.8V max
2ème approche
4.8V max
Figure I-16 : Approches de conception pour un amplificateur destiné aux applications cellulaires
La première approche consiste à faire fonctionner l’amplificateur de puissance PA1 avec une
faible tension d’alimentation en utilisant en série avec la batterie : un convertisseur DC/DC SMPS
(Switching Mode Power Supply) et un régulateur de tension LDO (Low Dropout Regulator) afin
d’abaisser la tension fournie par la batterie. Le problème de cette topologie est qu’elle impose
d’utiliser un fort courant afin d’obtenir un niveau de puissance important. Or, le courant fourni au
convertisseur DC/DC et au régulateur étant proportionnel au courant de polarisation du PA, le
courant délivré par la batterie devient encore plus important que celui fourni au PA, et conduit par
conséquent à une décharge très rapide de la batterie.
La deuxième approche consiste à connecter directement l’amplificateur de puissance PA2

aux batteries. Dans cette configuration, l’amplificateur de puissance est plus sensible aux variations
de la tension d’alimentation. Dans ces conditions, le PA doit pouvoir être capable de s’adapter aux
fluctuations de la tension d’alimentation.
25
puissance
III Choix de la technologie CMOS
III.1 Intérêt de la technologie CMOS
L’amélioration des performances des technologies CMOS [TSI10], fondées à la base pour la
conception numérique, a permis d’envisager la réalisation de circuits radiofréquences dans la
perspective d’une intégration totale sur une puce unique ‘System on Chip : SoC’. Cette
implémentation permet de réduire les coûts de façon significative, grâce à la réduction du nombre
de composants nécessaires sur le circuit imprimé des terminaux mobiles (réduction de la surface).
Au cours de la dernière décennie, la majorité des blocs : digitaux, mixtes, RF ont pu être
intégrés avec succès sur un même substrat en technologie CMOS. Cependant, pour les applications
cellulaires, l’amplificateur de puissance (PA) constitue la dernière pièce manquante du puzzle dans
l’objectif d’intégration totale sur un même substrat. Dans le cas le cas d’un standard tel que le WiFi,
les niveaux de puissance de sortie sont moindres que ceux qui sont nécessaires pour les applications
cellulaires, et le PA a pu être d’ores et déjà être intégré dans des produits commercialisés, pour
lesquels la pression sur les prix est plus forte.
Comme le montre la Figure I-17 correspondant au circuit imprimé de l’iPhone 3G de la

société Apple, les PAs utilisés actuellement pour les applications cellulaires (WCDMA, GSM…)
sont implémentés dans des modules externes avec un procédé de fabrication coûteux, tel que
l’AsGa (Arséniure de Gallium), utilisant cependant des usines de production amorties. La raison
principale de ce choix est la difficulté d’atteindre des niveaux de puissance élevés avec la
technologie CMOS.
Figure I-17 : Circuit imprimé de l’Iphone 3G
26
puissance
III.2 Contraintes technologiques imposées par la technologie CMOS
Bien que la miniaturisation en technologie CMOS avec la migration vers des nœuds
technologiques 130 nm-> 65 nm -> 45 nm -> 32 nm soit bénéfique aux parties numériques, avec
une réduction de la consommation et avec des fréquences de transition ft des transistors plus
élevées, elle s’accompagne de l’augmentation des contraintes sur la conception des blocs
analogiques, et plus particulièrement sur la conception du PA [YTT03].
III.2.a Tensions de claquage
La réduction de l’épaisseur d’oxyde de grille entraine une diminution des tensions de

claquage des transistors [SAS08]. En effet, lorsque le claquage de l’oxyde de grille est atteint, des
paires électrons/trous vont se créer dans l’oxyde, entrainant une augmentation graduelle du courant,
et donc un disfonctionnement du transistor MOS. La tension d’alimentation doit donc être réduite
avec un nœud technologique plus avancé, la génération de puissance est alors rendue plus difficile.
Le phénomène d’ionisation par impact intervient quant à lui au niveau du drain du

transistor. Dans la zone de déplétion près du drain, le champ électrique est très élevé et entraîne le
passage des électrons de la bande de valence à la bande de conduction. Si ces électrons gagnent
suffisamment d’énergie, ils peuvent créer des paires électrons/trous supplémentaires. Un
phénomène d’emballement peut apparaître, entrainant un courant supplémentaire à travers le
substrat, piégeant des électrons dans l’oxyde de grille et amenant une dégradation progressive
(vieillissement) du transistor.
III.2.b Niveaux de métallisation
Les technologies CMOS sont davantage orientées pour satisfaire la contrainte de faible
coût, et sont bénéfiques aux parties digitales, mais, comme le montre la Figure I-18, leurs niveaux
de métallisation ne sont pas adaptés pour réaliser les composants passifs, et les connexions entre les
composants, en comparaison de la technologie BiCMOS. En effet en technologie CMOS, les
niveaux de métallisation sont beaucoup plus fins qu’en technologie BiCMOS, ce qui induit une
réduction du facteur de qualité des composants passifs (inductances, capacités) ainsi qu’une
augmentation des risques d’électro-migration.
27
puissance
De plus, la conductivité du substrat entraîne aussi une limitation du facteur de qualité des
composants passifs [LEI09]. En effet, avec la miniaturisation, la distance des niveaux de
métallisation au substrat est également beaucoup plus petite, et un couplage capacitif plus important
s’opère avec le substrat.
130 nm MW
250 nm
130 nm
65 nm
BiCMOS backend CMOS backend

Figure I-18 : Vue en coupe des niveaux de métallisation avec la miniaturisation des technologies
III.2.c Pertes dans les transistors et modélisation
Les transistors de puissance sont particulièrement grands (largeur de grille de plusieurs

millimètres) et sont généralement réalisés avec plusieurs transistors en parallèle. Les paramètres
importants à dimensionner sont la largeur des doigts des transistors et le nombre de doigts par
transistor. D’une grande largeur de doigt résulte une grande résistance d’accès, aussi le gain en
puissance du transistor et sa fréquence de coupure sont réduits. A contrario, une faible largeur de
doigt induit davantage de capacités parasites dues aux interconnections.
Une partie significative des pertes provient de la connexion entre le métal de plus haut
niveau et le contact de drain/source/grille du transistor. Le fait de travailler avec de forts courants
provoque des pertes résistives très importantes. La prise en compte des parasites générés par le
routage est primordiale dans la conception d’un transistor de puissance.
Un problème majeur dans la conception du PA est le manque de modèle adapté pour les
puissances et les fréquences élevées. Les transistors sont généralement bien caractérisés en DC et en
28
puissance
hautes fréquences avec des simulations petits signaux. Les performances en grand signal sont
extrapolées à partir de mesures DC et petits signaux. Cependant, beaucoup de phénomènes non-
linéaires dans les transistors CMOS sont très peu dépendants de la fréquence, y compris de la
fréquence de transition ft du transistor elle-même [EMA04].
IV Amplificateurs de puissance pour application cellulaire de

quatrième génération
IV.1 Topologies adaptées pour la conception d’amplificateurs de

puissance en technologie CMOS
Au niveau circuit, plusieurs techniques de conception ont déjà été explorées et constituent
une boîte à outils pour la réalisation d’un amplificateur de puissance en technologie CMOS dédié
aux applications cellulaires. Il s’agit de l’implémentation de structures cascodées et différentielles,
ainsi que de l’utilisation de transformateurs, afin de de partitionner les exigences en terme de
puissance sur plusieurs cellules amplificatrices parallélisées, tout en réalisant les réseaux
d’adaptation [ASB09]. Ces différentes stratégies de conception sont présentées dans les paragraphes
suivants.
IV.1.a Structure cascode
La structure cascode permet de travailler avec des tensions dépassant la tension de

claquage des transistors [LI10]. En effet, une structure cascode consiste à empiler plusieurs
transistors en série, et dans cette configuration la tension d’alimentation peut être déterminée à
partir de la formule (I-15) [LUQ08] :
∑
(I-15)
Pour un même niveau de puissance de sortie, une structure cascode permet d’obtenir une
excursion de tension plus importante, tout en réduisant le courant nécessaire. En effet, comme le
montre la Figure I-19, quatre transistors sont empilés, et pour assurer la fiabilité du montage, la
tension Vgs de chaque transistor est limitée à 4,5V, sachant que dans la technologie CMOS SOI
0,28µm de STMicroelectronics utilisée dans la référence [POR09], la tension de claquage des
29
puissance
transistors choisis est de 5V, permettant une excursion maximale de 18V sur le drain du transistor
au sommet de l’empilement, avec une tension d’alimentation de 9V.
(a) Structure cascode à 4 transistors (b) Potentiel de la structure
Figure I-19 : Exemple de structure cascode [POR09]
Par rapport à une structure source commune (SC) classique, une structure cascode permet
d’obtenir également une impédance de sortie plus importante, et donc un comportement plus proche
d’une source de courant parfaite, comme le montre la Figure I-20.
1/Rsortie_SC
Tension de coude
1/Rsortie_cascode
Figure I-20 : Caractéristique IDC vs Valim pour un montage source commune et un montage cascode
30
puissance
De plus, une structure cascode permet également de présenter une impédance de charge
optimale plus grande. L’expression de l’impédance optimale de charge approchée Roptimale pouvant
être approximée, en négligeant la tension de coude (knee voltage) des transistors, avec l’équation
suivante :
(I-16)
avec Valim la tension d’alimentation et Pmax la puissance maximale de sortie visée.
Ainsi, pour délivrer une puissance de 1W sous une tension d’alimentation Valim de 2,25V
avec un unique transistor monté en source commune, l’impédance optimale à présenter est de 2,5Ω.
Dans le cas de la structure cascode à 4 transistors, pour fournir 1W, Valim peut être montée à 9V, et
l’impédance de charge optimale à présenter est de 40,5Ω. Or, avec une impédance de charge
optimale à présenter plus grande, un rapport de transformation moins important est nécessaire pour
convertir l’impédance de l’antenne (50Ω) vers l’impédance optimale de sortie. Plus le rapport de
transformation est important, plus les valeurs des inductances nécessaires pour réaliser le réseau
d’adaptation sont grandes. Or, pour un coefficient de qualité donné, les pertes résistives sont
proportionnelles à la valeur de l’inductance, d’où résulte une augmentation des pertes dans le réseau
d’adaptation lorsque le rapport de transformation augmente. Par conséquent le choix d’une structure
cascode présente également un intérêt afin de réduire les pertes du réseau d’adaptation de sortie.
Dans le cas d’une adaptation par l’intermédiaire d’un transformateur, un ratio moins important entre
le nombre de tours du primaire et du secondaire est également nécessaire avec une structure
cascode.
Cependant, une structure cascode conduit à l’augmentation de la tension de coude

(Figure I-20) et présente un intérêt limité si des transistors capables de supporter des tensions plus
importantes sont disponibles dans le Design Kit (DK). Toutefois les transistors supportant des
tensions plus importantes présentent également des épaisseurs d’oxyde plus importantes et ont donc
des fréquences de coupures ft plus faibles.
Avec une structure cascode, comme le montre la Figure I-19, il est également possible
d’ajuster de façon équitable l’excursion en tension de chacun des transistors en ajoutant une
capacité externe aux grilles cascodées. Le schéma aux petits signaux de chacun des transistors
31
puissance
empilés permettant de dimensionner la valeur de ces capacités (notées CI en Figure I-21) est donné
en Figure I-21.
g d
rds
Cgs gm.vgs RL
CI
s
iin ZSI
Vin
Figure I-21 : Impédance vue dans la source des transistors empilés
En considérant la résistance rds très grande, la valeur de l’impédance vue dans la source
s’exprime de la manière suivante :
( ) ( ) (I-17)
En considérant fo << ft où fo est la fréquence de travail et ft la fréquence de transition du

transistor, l’équation (I-17) s’exprime alors de la manière suivante :
( ) ( ) (I-18)
D’après (I-18), L’impédance de source ZSI se trouve alors influencée par la valeur de la
capacité CI placé sur la grille du transistor. Dans cette configuration, l’impédance a un
comportement purement résistif.
Ainsi comme le montre la Figure I-19, les quatre transistors empilés partagent la même
excursion de courant Im, et les valeurs des capacités externes (C2-C4) doivent être ajustées de telle
manière que ZS2=Ropt, ZS3=2Ropt, ZS4=3Ropt respectivement, en considérant que l’impédance
optimale de charge est égale à 4Ropt. Ces conditions permettent d’assurer que chaque transistor a la
même excursion drain-source, drain-grille et grille-source en tension.
32
puissance
IV.1.a Structure cascode auto-polarisée
Comme le montre la Figure I-22 issue de la référence [SOW03], la grille du transistor

montée en grille commune (GC) peut également être auto-polarisée (‘self-biased’). Ainsi
l’excursion en tension sur le transistor SC peut être réduite, et une tension d’alimentation plus
importante peut être utilisée.
(a) Montage cascode auto-polarisé (b) Formes d’onde correspondantes

Figure I-22 : Structure auto-polarisée [SOW03]
IV.1.b Structures différentielles
Les structures différentielles offrent de nombreux avantages au niveau de la conception du

PA, parmi lesquels celui de créer une connexion de masse virtuelle locale, réduisant ainsi l’effet
inductif parasite de la masse. Si les courants alternatifs (AC) des deux PAs sont en opposition de
phase, le courant d’alimentation résultant sera purement continu (DC).
Elles nécessitent néanmoins de partitionner la puissance sur deux voies en opposition de

phase, en utilisant un balun (BALanced to UNbalanced) en entrée, mais également en sortie, afin de
recombiner la puissance, comme le montre la figure Figure I-23(a). Les adaptations en entrée et en
sortie du PA peuvent être réalisées grâce aux baluns.
33
puissance
Cellule élémentaire Vdd

single-ended
25Ω
0° PA 0°
IN BALUN et BALUN et
Réseau Masse Réseau OUT
d’adaptation virtuelle d’adaptation Vin+ Vout+ Vout- Vin-
RLOAD=50Ω PA PA
25Ω
180° PA 180°
(a) Schéma d’un amplificateur différentiel idéal (b) Structure différentielle

avec un courant AC d’alimentation nul
Figure I-23 : Structure différentielle élémentaire
Dans le cas de la Figure I-23, si les baluns sont idéaux, et si les excursions en tension de
sortie des cellules élémentaires sont identiques, la puissance de sortie est doublée (+3dB). Il est
également à noter que le rapport de transformation est réduit et plus faible en comparaison d’une
structure single-ended. En effet, en mode différentiel, l’excursion de la tension de sortie est doublée
(en conservant la même alimentation et les mêmes caractéristiques pour les cellules
amplificatrices), ce qui permet de multiplier la charge présentée aux cellules amplificatrices par 4
pour délivrer la même puissance, et donc de réduire le rapport de transformation. La Figure I-24
présente un PA avec une architecture différentielle [PAL06] utilisant 2 étages cascodes.
Figure I-24 : Structure différentielle à 2 étages cascodes [PAL06]
34
puissance
IV.1.c Réseaux d’adaptation à base de transformateurs
Les réseaux d’adaptation à base de transformateurs constituent un axe de recherche

important associé à la conception de PA intégré [LEI09]. Différentes topologies ont été développées
afin de proposer une alternative aux réseaux d’adaptation classiques LC, qui introduisent des pertes
trop importantes dans l’objectif de l’intégration totale.
La référence [FRI08] présente un comparatif de performances de deux PAs conçus en

technologie CMOS 65 nm avec les mêmes transistors et deux étages différentiels cascodés, mais
employant des réseaux d’adaptation d’entrée et inter-étage différents. Comme le montre la
Figure I-25, le premier PA utilise des réseaux LC, alors que le second PA utilise des
transformateurs intégrés.
(a) Adaptation avec réseaux LC (b) Adaptation avec transformateurs
Figure I-25 : Comparaison entre deux topologies de réseaux d’adaptation de la référence [FRI08]
Les performances de ces deux structures sont regroupées dans le Tableau I-3. Ces résultats
mettent en évidence des meilleures performances pour l’adaptation avec les transformateurs, en
terme de gain, de puissance de compression à -1dB.
Tableau I-3 : Comparaison des performances des deux architectures de la référence [FRI08]
Figures de mérite P-1dB (dBm) Gain petits signaux (dB)
PA avec réseaux LC 17 12,5

@ 2,57GHz
PA transformateurs 19,6 18
@ 2,48GHz
35
puissance
IV.1.d Combineurs de puissance à base de transformateurs
L’obtention de puissance de sortie de l’ordre du watt en technologie CMOS constitue un

challenge très difficile à relever, comme nous l’avons exposé précédemment, avec de faibles
tensions de claquage des transistors, mais également avec de faibles coefficients de qualité des
passifs et une conductivité importante du substrat.
Une façon d’atteindre les niveaux de puissance de sortie recherchés est d’utiliser des
combineurs de puissance [LIU08]. Plusieurs techniques de combinaison de puissance peuvent être
envisagées, une des plus prometteuses, est d’utiliser une structure à base de transformateurs
nommée DAT (Distributive Active Transformer) [LIU08].
Vout
Rload
Vs_1 Vs_2 Vs_3 Vs_4

m m m m
: : : :
1 1 1 1
Vp_1 Vp_2 Vp_ 3 Vp_ 4
Rm_2 Rm_4
Rm_1 Rm_3
Rpa_1 Rpa_2 Rpa_3 Rpa_3
ip_1 Vpa_1 ip_2 Vpa_2 ip_3 Vpa_3 ip_3 Vpa_3
Figure I-26 : Principe de la structure DAT
Le principe d’une structure DAT décrite en Figure I-26 est le suivant : les enroulements des
primaires sont connectés à des cellules amplificatrices, représentées par leur circuit équivalent de
Thévenin, alors que leurs secondaires sont connectés en série. Les bénéfices d’une telle
implémentation sont les suivants :
• Les puissances générées aux primaires par les cellules amplificatrices sont
sommées au secondaire et donc les contraintes en puissance sont relâchées sur les cellules
amplificatrices puisqu’elles ont besoin de générer N fois moins de puissance dans une
configuration avec N primaires.
• Les tensions étant sommées au secondaire, l’impédance de charge « globale »
est plus grande et le ratio de transformation est plus faible.
36
puissance
La puissance délivrée à la charge constitue donc la somme des puissances des cellules
amplificatrices moins la perte du réseau d’adaptation. Le DAT, en plus de permettre la
recombinaison en puissance, permet de réaliser des transformations d’impédance. Sur la
Figure I-26, on considère N=4 transformateurs avec leurs secondaires connectés en série. Ainsi
chaque enroulement de secondaire supporte le même courant Vout/Rload. Les cellules amplificatrices
sont ainsi couplées entre elles, et par conséquent l’impédance vue par chacune d’elles dépend de la
tension de sortie et des impédances des autres cellules amplificatrices. Il a été montré dans la
référence [LIU08] que l’impédance Rm vue par chaque cellule amplificatrice est donnée par :
∑
(I-19)
∑
en considérant m tours pour chaque enroulement primaire,

et un tour pour chaque enroulement secondaire.
On observe que l’impédance Rm_j vue par chaque cellule amplificatrice dépend de
l’impédance de charge Rload et des tensions de sortie de chaque cellule amplificatrice. Ainsi quand
toutes cellules amplificatrices ont la même impédance de sortie et génèrent la même tension de
sortie, l’équation (I-19) devient :
(I-20)
L’impédance Rm_j vue par chaque cellule amplificatrice est déterminée uniquement par deux
paramètres : le ratio m entre le nombre d’enroulement entre le primaire et le secondaire et le nombre
d’étages en parallèles N.
Le rapport de transformation est donné par (I-21):
(I-21)
37
puissance
Les structures DATs peuvent être classées en deux grandes familles [KIM11] :
• La première nommée SCT (Series power-Combining Transformer) : dans

cette configuration, les secondaires des transformateurs sont connectés en série et les
tensions générées au secondaire sont sommées, augmentant ainsi la puissance à travers la
charge. On peut également la qualifier de combineur de tensions.
• La deuxième configuration est nommée PCT (Parallel power-Combining
Transformer) où les courants des primaires sont réfléchis au secondaire et y sont sommés.
La recombinaison en puissance se fait en sommant les courants. On peut également qualifier
cette structure de combineur de courants. La Figure I-27 illustre ces deux architectures avec
M le nombre de primaires, n1 le nombre de tours du primaire, n2 le nombre de tours du
secondaire, et où R1 et R2 correspondent aux résistances séries des enroulements primaires et
secondaires.
N1 : N2 N1 : N2
R1 R2 R1 R2
I2
PA PA
M Rload M Rload
R1 R1
PA PA
SCT PCT
Figure I-27 : Structure SCT et PCT
Pour la structure SCT, les enroulements secondaires des transformateurs sont connectés en
série et partagent le même courant I2. D’après la référence [KIM11], le rendement en puissance
pour les deux structures peut être exprimé à partir des équations (I-22) et (I-23) où P2 est la
puissance de sortie et P1 la puissance fournie par chaque cellule amplificatrice:
(I-22)
[ ( ) ]
(I-23)
[ ( ) ]
38
puissance
Les équations (I-22) et (I-23) illustrent qu’avec la structure SCT, les pertes d’insertion
augmentent avec le nombre d’étages, alors qu’avec la structure PCT, théoriquement les pertes
peuvent être minimisées en augmentant le nombre d’étages. Cependant avec une structure PCT,
pour un même rapport du nombre de tours entre le primaire et le secondaire, la transformation
d’impédance entre l’impédance de charge et l’impédance présentée aux cellules amplificatrices sera
plus faible. Et comme nous le verrons avec l’implémentation de la technique du PCS (Power Cell
Switching), cette structure sera moins intéressante.
La Figure I-28 montre une comparaison de layout entre une structure PCT et une structure
SCT permettant de ramener les mêmes impédances. On observe que la structure PCT permet d’être
plus compact.
(a) Structure SCT (b) Structure PCT

Figure I-28 : Exemples de structure SCT et PCT [KIM11]
IV.1.e Exemples de conception d’amplificateur de puissance en technologie

CMOS
Nous présentons maintenant des topologies d’amplificateur de puissance (PA) combinant les
techniques décrites précédemment, afin de répondre aux exigences en termes de linéarité et de
puissance de sortie imposées par les standards de quatrième génération (4G).
La référence [CHO09] illustrée sur la Figure I-29 constitue la première démonstration d’un
PA totalement intégré en technologie CMOS permettant de répondre aux exigences du standard
39
puissance
WiMax jusqu’à une puissance de sortie moyenne de 22,7dBm. Ce circuit a été implémenté en
technologie CMOS 90 nm. Il occupe une surface de 2,1×2,06mm² et fonctionne avec une tension
d’alimentation de 3,3V.
Il est constitué d’un étage pilote et d’un étage de puissance composé de deux cellules
amplificatrices. Une architecture différentielle et cascodée est utilisée pour chacun des étages. Des
DATs avec une structure SCT planaire sont utilisés pour réaliser le réseau d’adaptation inter-étage
et pour recombiner la puissance en sortie.
Les pertes d’insertion simulées sous Momentum du combineur de puissance sont de 1,25dB
à 2,4GHz. Son gain est de 28dB. A 2,3GHz, la Psat et la P-1dB sont respectivement de 30,1dBm et
28dBm. Sa PAEmax et sa PAEOCP1 sont respectivement 33,1% et 32%.
(a) Schéma du PA (b) Layout du combineur de puissance de sortie
(c) Mesures en puissance du PA @ 2.3GHz (d) Photographie de la puce

Figure I-29 : Architecture et performances du PA [CHO09]
40
puissance
Plus récemment, le PA de la référence [AFS10] présenté en Figure I-30 utilise des

topologies similaires au niveau circuit et une technique de pré-distorsion numérique en amont du
PA. Cela permet de réduire les non-linéarités et de respecter les spécifications d’EVM requises pour
un signal OFDM (54 Mbit/s) jusqu’à une puissance moyenne de sortie de 26,4dBm (contre
23,9dBm sans cette technique), tout en améliorant le rendement. Le circuit est implémenté en
technologie CMOS 65 nm et il est composé de trois étages différentiels. Un DAT de type PCT
(combineur de courant) permet de recombiner la puissance générée par trois cellules amplificatrices
de l’étage de puissance. Au niveau des cellules amplificatrices cascodées, un transistor auxiliaire
source commune (SC) est utilisé en complément du transistor SC. Ces deux transistors sont
polarisés avec un léger offset permettant de linéariser la transconductance sur une plus large gamme
de tensions d’entrée. En utilisant cette technique, la P-1dB de 30,5dBm est rapprochée de la Psat de
33,5dBm où la PAEmax atteint 37,6%.
(a) Schéma du PA (b) Schéma des cellules de puissance
(c) Mesures en puissance du PA @ 2.3GHz (d) Photographie de la puce

Figure I-30 : Architecture et performances du PA [AFS10]
41
puissance
IV.2 Techniques d’amélioration du rendement
Ainsi que nous l’avons présenté précédemment, les techniques de transmission et les
modulations utilisées par le standard LTE imposent au niveau de la conception du PA de prendre un
OBO (Output Back Off) beaucoup plus important que pour ses prédécesseurs de deuxième (2G) et
troisième génération (3G). Or, nous avons vu également dans les exemples précédents que le
rendement d’un PA utilisé seul est maximisé lorsqu’il émet une puissance de sortie proche de Psat.
Aussi, l’amplificateur se trouve ‘surdimensionné’ pour les faibles niveaux de puissance à

émettre, ce qui conduit à un faible rendement moyen, et donc à une décharge rapide de la batterie en
fonctionnement réel. Dans le but d’améliorer le rendement pour les faibles niveaux de puissance,
l’implémentation de techniques d’amélioration du rendement autour du PA apparaît indispensable
afin de le reconfigurer en puissance pour les transmetteurs utilisés dans les terminaux mobiles de
4ème génération (4G) [LAR08].
Comme illustré en Figure I-31, les améliorations sont généralement réalisées en concevant
des PAs reconfigurables en termes de courant de polarisation, tension d’alimentation, ou
d’impédance de charge. Nous allons présenter les techniques les plus attractives pour les
applications cellulaires.
(a) variation du courant de (b) variation de la tension (c) variation de l’impédance de

polarisation d’alimentation charge
Figure I-31 : Variation du point de polarisation en fonction de la technique employée
IV.2.a Polarisation dynamique en courant (DCB)
Comme illustré en Figure I-31(a), la polarisation dynamique (Dynamic Current Biasing :

DCB) consiste à faire varier dynamiquement le point de polarisation d’un étage de puissance dans
42
puissance
le but d’améliorer le rendement ou la linéarité de celui-ci. Pour cela, un signal de polarisation

dynamique est appliqué sur la grille du transistor de puissance par l’intermédiaire d’un circuit de
polarisation. Avec cette technique, la dynamique de tension à appliquer sur la grille est faible, et
elle ne nécessite pas d’utiliser un convertisseur DC/DC contribuant à une baisse du rendement
énergétique. L’inconvénient majeur de cette technique est qu’elle induit une réduction significative
du gain lorsque le courant de polarisation est réduit. Une compensation importante est nécessaire.
Dans la référence [WAN08] illustrée en Figure I-32, correspondant à un PA en technologie

CMOS 65 nm, la polarisation de l’étage de puissance est ajustée en fonction de l’amplitude de
l’enveloppe du signal d’entrée. Comme il est montré en Figure I-32(a), un détecteur d’enveloppe est
employé en sortie de l’étage pilote pour extraire un signal image de l’enveloppe, qui va ensuite être
mis en forme pour être appliqué sur la grille du transistor source commune de l’étage de puissance.
Nous observons en Figure I-32(d) que la PAE est significativement améliorée en utilisant la
technique DCB.
(a) Schéma du PA (b) Variation du gain avec la polarisation
(c) Mesures en puissance du PA @ 2.4GHz (d) Mesure de la PAE et de l’EVM

Figure I-32 : Architecture et performances du PA [WAN08]
43
puissance
IV.2.b Power Cell Switching (PCS)
Avec cette technique, la reconfiguration en puissance est assurée par l’activation de

cellules amplificatrices en parallèle, en fonction de l’enveloppe du signal d’entrée, et donc en
fonction de la puissance de sortie à fournir. Par rapport à la technique DCB, la technique PCS
permet de maintenir un gain relativement constant même lorsque le courant de polarisation est
réduit (c'est-à-dire lorsque les cellules amplificatrices sont éteintes). De plus, la technique du PCS
est très attractive car elle ne nécessite pas d’implémenter des circuits complémentaires complexes
diminuant le rendement global et ayant une bande passante réduite comme nous le verrons dans
l’analyse de l’envelope tracking.
Power Control
PA1
PA2 Power
Combiner
PAM
Figure I-33 : Schéma de principe présentant la technique du Power Cell Switching
Dans la référence [LEY10] présentée en Figure I-34, la reconfigurabilité en puissance est

assurée de la manière suivante : à chaque instant, au moins une cellule amplificatrice (Power Cell)
est active. De ce fait, lorsque le signal d’entrée RF arrive en entrée de cette cellule, une partie du
signal se propage dans le système de polarisation (High Speed Buffer). Celui-ci ayant un
comportement passe-bas sur la composante RF, celle-ci est filtrée, et la composante BF (enveloppe)
se propage sur le rail d’alimentation. Ce signal image de l’enveloppe est par la suite mesuré et
discrétisé en un mot binaire. Par la suite, l’enveloppe mesurée étant l’image du niveau de puissance
d’entrée, des interrupteurs seront commandés ou non pour activer plus ou moins de cellules
amplificatrices en parallèle, dans le but de fournir la puissance d’entrée désirée en sortie.
La Figure I-34(b) montre l’effet, sur la fonction de transfert en puissance, de la commutation

de cellules en parallèle. On observe d’après cette courbe que le fait d’activer des cellules
44
puissance
amplificatrices en parallèle permet d’avoir une reconfigurabilité en puissance, puisque les

coordonnées de la P-1dB peuvent être contrôlées.
L’intérêt est qu’en fonction de la puissance d’entrée le point de compression pourra être
déplacé de telle sorte que la puissance de sortie se situe au plus près du point de compression. Ceci
permettra alors de travailler dans la zone où le rendement est le meilleur.
(a) Schéma de principe de l’activation des cellules amplificatrices
(b) Pout vs Pin en fonction du nombre de cellules amplificatrices activées

Figure I-34 : Architecture et performances proposées dans la référence [LEY10]
Un intérêt supplémentaire de la technique du PCS est qu’elle peut être implémentée avec des
structures à base de combineurs de puissance de type DAT, comme dans la référence [KIM11]
représentée en Figure I-35. En effet, le PA de la référence [KIM11], développé en technologie
CMOS 180 nm, utilise un DAT de structure PCT pour recombiner la puissance générée par des
45
puissance
cellules amplificatrices parallélisées (étage driver et étage de puissance). Ce DAT est composé de
deux voies, et chacune des voies comprend 3 cellules amplificatrices. En fonction de la puissance
désirée, trois modes de fonctionnement sont possibles, avec 1, 2 ou 3 cellules activées sur chacune
des voies. Ainsi, à 2,5GHz, la Psat peut passer de 22,3dBm à 26dBm et à 31dBm, et la PAEmax
atteint 15%, 22,5% et 34,8% en fonction du mode de fonctionnement. Comme le montre la
Figure I-35(c), la consommation en courant est significativement réduite lorsque le PA est
reconfiguré dans les modes faibles puissances.
(a) Schéma de l’amplificateur
(b) Gain et PAE en fonction du nombre de (c) Consommation en courant DC en fonction du

cellules amplificatrices activées nombre de cellules amplificatrices activées
Figure I-35 : Schéma et résultats de mesure du PA [KIM11]
46
puissance
IV.2.c Envelope Tracking (ET)
L’objectif de cette technique est de faire varier la tension d’alimentation de l’amplificateur

de puissance au rythme du signal d’enveloppe, comme le montre la Figure I-36, de telle sorte que la
puissance de sortie du PA soit à chaque instant au plus proche de la puissance qu’il doit fournir. En
travaillant dans cette zone, le rendement obtenu est proche du rendement maximum [DAL10].
Puissance tension
tension dissipée d’alimentation
d’alimentation fixe Puissance
dissipée
Signal transmis Signal transmis
Sans envelope tracking Avec envelope tracking
Figure I-36 : Formes d’onde pour un PA sans et avec envelope tracking
Comme l’illustre la Figure I-37, dans les architectures modernes de transmetteur RF, le
signal d’enveloppe est directement généré par le DSP, et un amplificateur d’enveloppe doit être
également implémenté avec le PA.
Envelope Tracking
√(I2+Q2)
Amplificateur
Mise en d’enveloppe
forme de
l’enveloppe
I
DSP
Générateur
0
Signal
Bande de 90 VRFout
Base VRFin
Q
Amplificateur de
Puissance (classe A/AB/B)
Figure I-37 : Schéma de principe pour la technique de l’envelope tracking
Dans la référence [HAS12], le circuit proposé pour mettre en œuvre le principe de

l’enveloppe tracking est donné en Figure I-38.
47
puissance
(a) Schéma du PA +ET
(b) Mise en forme de l’enveloppe

Figure I-38 : Implémentation de l’envelope tracking de la référence [HAS12]
Le système opère de la façon suivante : le signal d’enveloppe d’entrée va être amplifié, puis
appliqué au niveau de l’alimentation de l’amplificateur de puissance, par l’intermédiaire d’un
système composé d’un étage linéaire (linear amplifier), d’un circuit détecteur d’erreurs utilisant un
comparateur à hystérésis, et d’un convertisseur DC/DC de type Buck. Lorsque l’enveloppe a une
fréquence basse (comprise dans la bande passante du convertisseur Buck + comparateur à
hystérésis), c’est le convertisseur DC/DC qui sera capable de fournir les composantes continue DC
et alternative AC de l’enveloppe à l’amplificateur de puissance. Dans le cas inverse, si l’enveloppe
a une fréquence non comprise dans la bande passante du convertisseur Buck (+ comparateur à
48
puissance
hystérésis), celui-ci ne pourra pas répondre et ne sera capable de fournir que la composante DC.
L’amplificateur linéaire se chargera dans ce cas de fournir la composante AC de l’enveloppe. Afin
de réduire les pertes par commutation, un signal d’enveloppe avec une bande passante plus faible
[JEO09] peut être appliqué au modulateur d’enveloppe comme le montre la Figure I-38(b). Un
inconvénient de l’ET est qu’elle nécessite une inductance L de l’ordre du µH qui ne peut pas être
intégrée [LIY10].
IV.2.d Envelope Elimination and Restoration (EER)
Le principe de cette technique est basé sur l’utilisation d’un amplificateur de puissance
fonctionnant en commutation (D, E, F), dans un but d’optimisation de rendement. Le schéma de
principe est donné en Figure I-39 :
Amplificateur
Détecteur
d’enveloppe
d’enveloppe
Enveloppe
VRFin VRFout
Limiteur PA
Phase
PA
(classe D/E/F)
Figure I-39 : Implémentation de la technique EER
Pour utiliser un PA à haut rendement, malgré un signal d’entrée à enveloppe non constante,
le but va être d’éliminer la composante enveloppe à l’aide d’un limiteur pour attaquer le PA avec un
signal carré. Seule l’information en phase est donc appliquée en entrée du PA. Par la suite la
restitution de la modulation d’amplitude se fait par variation de la tension d’alimentation du PA au
rythme de l’enveloppe du signal d’entrée.
L’inconvénient commun aux techniques ET et EER est que celles-ci nécessitent d’utiliser un
convertisseur DC/DC à haut rendement, avec une bande passante beaucoup plus large que la bande
passante de l’enveloppe. Le but de ces techniques étant d’améliorer le rendement global, ajouter des
blocs supplémentaires au système n’est envisageable que si ceux-ci ne dégradent pas ce rendement
global.
49
puissance
Le fait d’utiliser un amplificateur à haut rendement pour la technique EER laisse présager un
meilleur rendement global par rapport à la technique ET. Le problème est que l’alignement en
temps entre l’enveloppe (appliquée sur la tension d’alimentation du PA) et le signal RF est crucial
pour la technique EER. En effet, le signal amplifié par le PA ne contient pas toute l’information,
l’information en amplitude étant restituée par la modulation de la tension d’alimentation. Un
mauvais alignement en temps des deux signaux engendrera une perte de l’information. Ce problème
est moins critique avec la technique ET, puisque la totalité du signal est amplifié par le PA.
IV.2.e La technique Doherty
Les techniques permettant de faire varier la droite de charge ont été développées comme une
approche permettant de réduire la consommation énergétique du PA lorsque celui-ci fonctionne
avec des niveaux de puissance faibles. Une impédance plus grande est présentée au PA quand la
puissance est réduite, maintenant ainsi une excursion en tension constante.
La technique Doherty, qui est la plus connue, utilise deux amplificateurs en parallèle (un
amplificateur principal et un amplificateur auxiliaire). L’amplificateur auxiliaire se comporte
comme une charge active, il entraîne une variation de la charge présente en sortie de l’amplificateur
principal, de telle sorte que l’excursion de tension de celui-ci reste quasiment constante à pleine
puissance, même si son courant RF augmente. Quand la puissance de sortie est réduite,
l’amplificateur auxiliaire ne fonctionne pas, réduisant considérablement la consommation en
courant de la structure pour les très faibles niveaux de puissance. Des structures à plusieurs étages
Doherty peuvent être implémentées afin de réduire encore davantage la consommation pour les
faibles niveaux de puissance.
L’inconvénient de cette technique est qu’il est difficile de maitriser avec précision
l’impédance de charge, à cause des variations de procédés de fabrication, notamment en technologie
CMOS. Mais bien qu’elle ait été inventée en 1936, elle génère un regain d’intérêt, non seulement
pour les stations de base, mais aussi pour les applications cellulaires avec utilisation de
transformateurs intégrés. Dans la référence [KAY12] illustrée à la Figure I-40, la technique Doherty
est implémentée en utilisant des transformateurs et des DAT de type SCT en technologie CMOS
50
puissance
90 nm. A 2,4GHz, la PAEmax atteint 33% avec une Psat de 26,3dBm ; avec un recul en puissance de
6dB, la PAE reste élevée et égale à 25%.
Figure I-40 : Implémentation de la technique Doherty de la référence [KAY12]
IV.2.f Stage Bypass
La technique du stage-bypass est une technique qui consiste à changer le chemin de

propagation du signal en allumant et éteignant des cellules amplificatrices mises en cascades et
parallélisées, tout en faisant varier leurs impédances de charge. La Figure I-41 issue de la référence
[HAU10] montre un exemple d’une telle structure, avec deux voies parallélisées composées de deux
cellules amplificatrices chacune. Chaque voie est optimisée pour des niveaux de puissance
différents, et avec des impédances de charges optimales, qui sont également différentes pour chaque
cellule.
Comme le montre la Figure I-41(b), plusieurs modes de fonctionnement sont possibles en
fonction des différents chemins reconfigurés. L’inconvénient majeur de cette technique est qu’elle
nécessite la mise en œuvre de switches RF capables de supporter des puissances importantes, qui
introduisent beaucoup de pertes en technologie CMOS. De plus la variation du gain est très
importante en fonction du mode de fonctionnement ; dans la référence [HAU10] ce dernier est de
12dB, 24dB et 28,5dB respectivement, en fonction du mode de fonctionnement.
51
puissance
(a) Schéma de principe de la structure (b) Etat des différentes cellules amplificatrices
Figure I-41 : Architecture de PA utilisant la technique du stage-bypass [HAU10]
IV.2.g Bilan sur les techniques d’amélioration du rendement
Parmi les techniques d’amélioration du rendement les plus prometteuses pour les
applications cellulaires intégrées en technologie CMOS, la technique PCS est celle qui semble être
la plus intéressante pour reconfigurer le PA en courant de polarisation, tout en imposant une faible
variation du gain, ce qui n’est pas le cas avec les techniques DCB et du stage Bypass [REY09]. La
variation du gain ne doit en effet pas être trop importante, pour éviter de modifier la forme de
l’enveloppe à transmettre, comme nous l’avons vu pour les standards de quatrième génération tels
que le LTE. De plus cette technique peut être implémentée dans un procédé de fabrication CMOS,
en utilisant des combineurs de puissance DAT, et ne nécessite pas de circuits complémentaires
complexes réduisant le rendement énergétique global.
En complément de la technique du PCS, l’ET semble également très prometteuse afin de

reconfigurer le PA en tension si un signal avec une bande passante allégée pilote l’amplificateur
d’enveloppe [KIM10]. Avec l’ET, le PA est également moins sensible aux variations de la tension
d’alimentation, ce qui un critère très important pour les applications cellulaires [CHOI10].
Pour ces raisons, nous retiendrons les techniques du PCS et de l’ET pour la suite de l’étude.
L’objectif principal étant d’augmenter significativement le rendement pour les faibles niveaux de
puissance, et d’apporter de la flexibilité par rapport à un PA fonctionnant seul (approche
multistandard), l’implémentation d’une architecture innovante permettant non seulement de coupler
les techniques du PCS et de l’ET, mais également de résoudre le problème posé par la fluctuation de
la tension, sera envisagée dans les chapitres suivants.
52
puissance
IV.3 Etat de l’art des amplificateurs CMOS
Le Tableau I-4 présente un état de l’art des performances des PAs intégrés, avec et sans
technique d’amélioration du rendement (efficiency enhancement technique : EET), dédiés aux
standards de quatrième génération.
L’ensemble des PAs CMOS présentés dans le Tableau I-4 utilisent des structures cascodées et
différentielles, avec des transformateurs intégrés pour réaliser les réseaux d’adaptation.
Implémenter un combineur de puissance à base de transformateurs (DAT) est également une
dominante afin de pouvoir délivrer des puissances élevées avec une tension d’alimentation réduite.
Tableau I-4 : Etat de l’art
PAE (%)
Freq Valim taille P-1dB/Psat Gain
Ref Technologie Standard @ -12dB/ Structure EET
(GHz) (V) (mm2) (dBm) (dB)
-6dB/Psat
Cascode
CMOS
[AFS10] WiMAX 2,4 3,3 2,2 30,5/33,5 40 5/18,5/37,6 différentielle aucune
65 nm
+DAT PCT
CMOS 2,3-3,3- Cascode Discrète

[LI10] WLAN 2,4 1,2 26,5/28,4 25 9/12,5/19
65 nm 4,5-5,5 différentielle ET
Cascode
CMOS
[FRA11] LTE 0,930 2 2,7 -/29,4 25 6/13/25,8 différentielle aucune
90 nm
+ DAT SCT
Cascode
CMOS
[TAN11] NC 2,75 1,8 2 26,5/28 16 10/12,5/31,9 différentielle + aucune
32 nm
DAT SCT
Cascode
CMOS PCS
[CHO09] WiMax 2,4 3,3 4,32 27,7/30 28 10,4/16/33 différentielle
90 nm (2 modes)
+ DAT SCT
Cascode
CMOS PCS
[KIM11] WiMax 2,5 3,3 1,98 27,5/30,7 31,3 10,5/19,8/35,8 différentielle+
180 nm (3 modes)
DAT PCT
Cascode
CMOS PCS
[PYE11] WCDMA 1,9 1,5 4 29,5/30 27 14/23/31 différentielle+
130 nm (4 modes)
DAT SCT
BiCMOS Source
[WAN07] WLAN 2,4 [0,3-3,3] 4 27/28 11 8/15/35 ET
180 nm SiGe Commune
BiCMOS Cascode
[LI11] LTE/WiMAx 2,4 [1,4-4,2] 1,65 25/- 16 7/20/42 ET
350 nm SiGe différentielle
CMOS AsGa HBT

[HAS11] LTE 2,535 [0,5-5,5] 1,6 -/30 29 15/30/43 ET
150 nm PA *
* PA en dehors de la puce en technologie AsGa
53
puissance
Les références [AFS10] et [KIM11] utilisent des DATs avec des structures PCT, alors que
les références [FRA11], [TAN11], [CHO09] et [PYE11] privilégient une structure SCT pour leur
DAT. Le choix entre une structure SCT et PCT est très dépendant de l’application et de la
technologie. Dans les références [FRA11] et [TAN11] une topologie en anneau est également
implémentée, ce qui permet de réaliser un layout plus compact. Ces techniques de conception sont
donc indispensables pour la réalisation d’un amplificateur de puissance dédié au standard LTE.
La technique d’amélioration du rendement PCS est privilégiée pour des PAs implémentés
dans des technologies moins matures, et apporte de la flexibilité par rapport à un PA non
reconfiguré. Elle permet d’envisager la réalisation un PA multistandard. Dans la référence
[CHO09], deux modes de fonctionnement sont en effet possibles :
• dans le premier mode, le PA n’est pas reconfiguré (toutes les cellules de

l’étage de puissance sont allumées) et le PA est capable de répondre aux exigences du
standard WiMAX.
• dans le second mode, la moitié des cellules amplificatrices de l’étage de
puissance sont éteintes, et le PA peut répondre aux exigences du standard Wifi tout en
consommant moins d’énergie.
La technique de l’envelope tracking (ET) est quant à elle implémentée actuellement avec des
technologies plus matures. Ce choix vient du fait que, pour être efficace, la dynamique appliquée à
la tension d’alimentation du PA doit être importante, ce qui est difficile à réaliser avec des
technologies mettant en jeu des transistors présentant des tensions de claquage faibles.
Dans les références [WAN07] et [LI11], des PAs utilisant la technique de l’ET ont été
implémentés en technologie SiGe, ce qui permet de disposer pour la conception de transistors
bipolaires robustes.
Une autre solution utilisée dans la référence [HAS11] est d’implémenter l’amplificateur de
mise en forme en technologie CMOS, et le PA dans une technologie telle que l’AsGa.
Actuellement, aucun PA utilisant l’ET avec la technologie CMOS n’a été réalisé.
54
puissance
V Conclusion
Ce chapitre a permis dans un premier temps de mettre en évidence l’évolution rapide des
systèmes de communication sans fil dictée par la demande en débits de plus en plus élevés. Pour
pouvoir transmettre des débits jusqu’à 100 Mbit/s, le standard LTE visé pour notre application
utilise des modulations d’ordre élevé (16-QAM et 64-QAM), et des techniques d’accès telles que
l’OFDMA et le SC-FDMA, qui induisent une dynamique importante sur le signal à transmettre.
Ainsi présenter ces techniques d’accès et ces modulations permettent de mieux comprendre les
contraintes imposées pour la conception du PA.
L’objectif visé étant la réalisation d’un PA pour un marché de masse (application cellulaire),
la technologie CMOS a été choisie afin de réduire de façon significative les coûts. L’objectif dans
les années à venir est de regrouper, sur une même puce, l’amplificateur de puissance avec
l’ensemble des blocs constituant la chaîne d’émission/réception. Si le choix de la technologie
CMOS est bénéfique pour les parties numériques, elle impose des contraintes technologiques
importantes aux blocs analogiques, et plus particulièrement à l’amplificateur de puissance. Par
conséquent nous avons listé les architectures permettant non seulement de répondre à ces
contraintes technologiques, mais également d’atteindre des puissances de sortie élevées. De plus,
des paramètres tels que la consommation, la taille du circuit, et les spécifications du standard
doivent être pris en compte dans la conception du circuit.
Pour les standards de 4ème génération, l’implémentation de techniques d’amélioration du

rendement est indispensable, à cause de la dynamique importante du signal à amplifier. Une étude a
été menée afin de recenser les techniques d’amélioration du rendement parmi les plus attractives
pour les applications cellulaires. Au terme de cette étude nous avons retenu comme orientations les
techniques du Power Cell Switching (PCS) et de l’Envelope Tracking (ET) afin de proposer un
amplificateur de puissance reconfigurable avec une architecture innovante.
Le chapitre 2 sera donc consacré à la conception d’un amplificateur de puissance

reconfigurable entièrement intégré en technologie CMOS 65 nm utilisant la technique du PCS.
55
puissance
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58
puissance
59
60
Chapitre II
II Conception d’un amplificateur de puissance utilisant la
technique du Power Cell Switching
II CONCEPTION D’UN AMPLIFICATEUR DE PUISSANCE UTILISANT LA TECHNIQUE DU POWER

CELL SWITCHING ...................................................................................................................................................... 61
I RAPPEL DU CAHIER DES CHARGES ....................................................................................................................... 62
II IMPLEMENTATION DES COMBINEURS DE PUISSANCE............................................................................................ 63
II.1 Topologies des transformateurs ................................................................................................................ 63
II.2 Topologies des combineurs de puissance DAT ......................................................................................... 64
II.2.a Modulation de la charge pour les structures PCT ..................................................................................................66
II.2.b Modulation de la charge pour les structures SCT ..................................................................................................68
II.2.c Bilan sur les combineurs de puissance reconfigurables DAT ................................................................................70
II.2.d Conditions de simulation .......................................................................................................................................71
II.2.a Implémentations de structures DATs .....................................................................................................................71
III ARCHITECTURE GLOBALE ................................................................................................................................... 80
III.1 Choix de l’architecture globale ................................................................................................................ 80
III.2 Modulation dynamique de la charge......................................................................................................... 82
III.3 Détermination de l’architecture des cellules amplificatrices ................................................................... 85
III.3.a Choix de la topologie des cellules amplificatrices .................................................................................................85
III.3.b Choix de la structure ..............................................................................................................................................88
III.3.c Schéma complet de la cellule de puissance ............................................................................................................89
III.3.d Dimensionnement des cellules de puissance ..........................................................................................................91
III.3.e Impédances de charge optimales ............................................................................................................................94
III.3.f Fiabilité ..................................................................................................................................................................96
III.3.g Choix d’implémentation pour l’étage pilote ..........................................................................................................98
III.3.h Etude de la stabilité ................................................................................................................................................99
IV METHODOLOGIES DE CONCEPTION DES DATS .................................................................................................. 101
IV.1 Méthodologie de conception du DAT utilisé comme combineur de puissance ....................................... 101
IV.1.a Conception des cellules élémentaires ...................................................................................................................102
IV.1.a Assemblage des structures élémentaires ..............................................................................................................105
IV.1.a Performances de l’architecture .............................................................................................................................106
IV.2 Méthodologie de conception du répartiteur de puissance à base de transformateurs ............................ 108
IV.2.a Conception des transformateurs élémentaires ......................................................................................................109
IV.2.b Assemblage des transformateurs élémentaires .....................................................................................................110
V CONCEPTION DE L’AMPLIFICATEUR DE PUISSANCE............................................................................................ 113
V.1 Architecture globale................................................................................................................................ 113
V.2 Résultats de simulations .......................................................................................................................... 114
V.2.a Paramètres S ........................................................................................................................................................114
V.2.b Larges signaux .....................................................................................................................................................114
V.2.c Efficacité ..............................................................................................................................................................115
V.3 Layout et photographie du circuit ........................................................................................................... 117
V.4 Résultats de mesures ............................................................................................................................... 119
V.4.a Résultats de mesures en petit signal .....................................................................................................................120
V.4.b Résultats de mesures en large signal ....................................................................................................................122
VI CONCLUSION ..................................................................................................................................................... 124
61
Chapitre II : Conception d’un amplificateur de puissance utilisant la technique du
Power Cell Switching
Introduction : Dans ce deuxième chapitre, nous présentons une architecture entièrement

intégrée en technologie CMOS 65 nm de STMicroelectronics permettant d’implémenter la
technique du Power Cell Switching (PCS). Nous rappellerons, dans un premier temps, les
spécifications imposées par le standard LTE sur la conception de l’amplificateur de puissance. Afin
de justifier les choix d’implémentation, nous présenterons, dans un second temps, différentes
topologies de combineur de puissance permettant à la fois de recombiner efficacement la puissance
et d’implémenter une architecture reconfigurable au niveau de l’étage de puissance. Après cette
étude, nous présenterons l’architecture globale retenue, et nous expliquerons les choix
d’implémentation au niveau circuit, avec le dimensionnement des cellules amplificatrices. Les
difficultés dans la réalisation de combineurs de puissance à base de transformateurs seront ensuite
évoquées, et une méthodologie sera proposée pour concevoir des topologies de combineur de
puissance à base de transformateurs performants. Enfin, les performances simulées et mesurées de
l’amplificateur seront exposées et comparées avec l’état de l’art, avant de conclure.
I Rappel du cahier des charges

L’amplificateur de puissance que nous souhaitons implémenter doit répondre aux
spécifications de la voie montante (uplink) de la bande 7 du standard LTE, récapitulées dans le
Tableau II-1 utilisant la technique d’accès SC-FDMA :
Tableau II-1 : Cahier des charges du standard et de sa technique d’accès

Bande d’émission 2500 MHz à 2570 MHz
Largeurs de bande passante 1,4 MHz ; 3 MHz ; 5 MHz ; 10 MHz ; 15 MHz ; 20 MHz
Modulations QPSK, 16-QAM
Puissance de sortie maximale 26dBm
Plage de variation de la puissance de 10dBm à 26dBm
sortie
Variation du gain 10dB
PAPR 8dB
QPSK 17,5%
EVM
16-QAM 12,5%
ACLR dans les canaux adjacents <-30dB

Tension d’alimentation [2,3V – 4,5V]
62
D’après le Tableau II-1, l’amplificateur doit être capable de fournir une puissance maximale
linéaire de 26dBm [HOL09]. De plus l’amplificateur de puissance devra fonctionner en étant
connecté avec une valeur nominale typique de 3,8V pour la tension d’alimentation, comme s’il était
directement connecté à la batterie.
Un PAPR maximal de 8dB étant aussi imposé, une architecture reconfigurable avec
plusieurs modes de fonctionnement est une solution intéressante pour augmenter le rendement pour
les faibles niveaux de puissance, où un amplificateur de puissance utilisé seul se trouve
surdimensionné.
II Implémentation des combineurs de puissance

Contrairement aux réalisations de PA aux fréquences millimétriques, ou aux réalisations
discrètes de PA utilisant des réseaux d’adaptation externes, l’implémentation de lignes de
transmission ou de coupleurs, afin de partitionner ou de recombiner la puissance, n’est pas possible
à notre fréquence de travail (2,5GHz). La cause en est la taille des lignes de transmission, qui les
rend difficilement intégrables. Par conséquent, à notre fréquence de travail, les combineurs de
puissance à base de transformateurs constituent le meilleur choix d’implémentation
II.1 Topologies des transformateurs

Afin de pouvoir implémenter une architecture reconfigurable utilisant la technique du Power
Cell Switching (PCS), la conception des combineurs de puissance avec des topologies appropriées
devient primordiale, affectant le rendement du système global et le niveau de puissance disponible
en sortie. Pour exemple, avec des pertes d’insertion de l’ordre de 1dB pour un combineur de
puissance de sortie et pour un amplificateur opérant en classe AB, les pertes de rendement sont de
l’ordre de 10%. Par conséquent, afin de ne pas annihiler l’effet bénéfique d’une architecture
reconfigurable utilisant la technique d’amélioration du rendement PCS, les pertes d’insertion des
combineurs de puissance à base de transformateurs doivent être minimisées, et ne pas dépasser 2dB.
Pour concevoir ces combineurs de puissance à base de transformateurs, les niveaux de

métallisation utilisés pour les interconnections sont également employés. Dans la majorité des
technologies CMOS, ces niveaux de métallisation utilisent le cuivre plutôt que l’aluminium, ce qui
permet de diminuer les pertes résistives et de supporter des courants alternatifs (AC) plus
importants.
63
En technologie CMOS 65 nm bulk, 8 niveaux de métallisation sont disponibles. Les cinq

premiers niveaux sont extrêmement fins et donc très résistifs. En revanche, les trois niveaux
supérieurs (alucap, métal 7 et métal 6) sont suffisamment épais pour réaliser les composants passifs
tels que les transformateurs.
De plus avec l’alucap, le niveau de métallisation supérieur peut être déposé sur le métal 7
pour former une piste plus épaisse. Cependant, l’alucap étant en aluminium, la majorité du courant
alternatif (AC) va circuler dans le métal 7, réduisant ainsi le bénéfice de cet assemblage.
Dans la référence [ALO12], il a été montré en technologie CMOS 65 nm bulk qu’une

structure empilée (stacked) permet d’obtenir un meilleur couplage et des pertes d’insertion moins
importantes qu’une structure planaire. Par conséquent, le choix d’une structure empilée au
détriment d’une structure planaire sera retenu pour l’implémentation des transformateurs et des
DATs. Afin d’illustrer ces implémentations, un exemple de structure planaire [KAN06] est
représenté en Figure II-1(a) et un exemple de structure empilée est illustré en Figure II-1(b).
Toutefois, si un seul niveau de métallisation épais est disponible, la topologie empilée est plus
difficile à implémenter, et une structure planaire doit alors être privilégiée.
(a) topologie planaire [KAN06] (b) topologie empilée [CHE11]

Figure II-1 : Exemples de structure planaire et de structure empilée
II.2 Topologies des combineurs de puissance DAT

Comme nous l’avons vu au chapitre 1, deux structures de DATs peuvent être implémentées
afin de combiner la puissance. D’une part, la structure SCT qui permet de sommer au secondaire les
tensions générées par les cellules amplificatrices connectées aux primaires, et qui peut ainsi être
qualifiée de combineur de tensions. D’autre part, la structure PCT où les courants générés par les
64
cellules amplificatrices connectées aux primaires sont réfléchis au secondaire, et y sont sommés. La
recombinaison en puissance se fait en sommant les courants. On peut qualifier cette dernière
structure de combineur de courants.
Pour l’implémentation de notre architecture utilisant la technique du PCS, nous cherchons à

venir moduler la charge présentée aux cellules amplificatrices de l’étage de puissance, afin de
conserver un gain relativement constant même si des cellules sont désactivées. Cette contrainte va
nous guider pour le choix de la topologie des DAT. Pour notre étude, deux modèles équivalents
pour les cellules amplificatrices sont considérés, lorsque les cellules amplificatrices sont actives et
éteintes. Sur la Figure II-2(a), le modèle équivalent lorsque la cellule amplificatrice est active est
représenté. Dans cette configuration le gain en tension (Av_i) de la cellule amplificatrice s’exprime
de la manière suivante :
(II-1)
où RPi est l’impédance vue par la cellule amplificatrice et gmi la transconductance de la

cellule amplificatrice.
Dans le cas où la cellule amplificatrice est désactivée, le modèle équivalent de la cellule

amplificatrice est représenté en Figure II-2(b). Dans cette configuration, la transconductance gmi est
nulle, puisque qu’aucun courant ne circule dans la cellule, et la sortie amplificatrice est modélisée
par un circuit ouvert.
gm.Vin_i
Vin_i PAi Vp_i RPi Vin_i ZIN Vp_i RPi
gmi
(a) Modèle équivalent de la cellule amplificatrice active
Vin_i PAi Vp_i RPi Vin_i ZIN Vp_i RPi

gmi
(b) Modèle équivalent de la cellule amplificatrice éteinte

Figure II-2 : Modèles équivalents de la cellule amplificatrice
65
II.2.a Modulation de la charge pour les structures PCT

Pour un combineur de type PCT, deux topologies sont possibles, comme le montre la
Figure II-3. La topologie PCT1 consiste à sommer les courants générés au secondaire de M
transformateurs indépendants. Dans la référence [MAR10], une telle implémentation a été réalisée à
60GHz au moyen de lignes de transmission. La structure PCT2 consiste quant à elle à concevoir un
DAT constitué de M primaires et d’un seul secondaire. Dans la structure PCT2, les courants générés
aux primaires par les M cellules amplificatrices sont réfléchis au secondaire, et y sont sommés
[KIM10].
N1 : N2
Transformateur
Unitaire N1 : N2 DAT
M*RL
Vin PA1 RP1 Vin PA1 RP1
M M RL
VL
N1 : N2
M*RL RL VL
Vin PAM RPM Vin PAM RPM
PCT1 PCT2
Figure II-3 : Topologies possibles pour une structure PCT
Sachant que l’impédance de charge vue par une cellule amplificatrice correspond à
l’impédance vue dans le primaire où elle est connectée, c'est-à-dire au rapport entre la tension aux
bornes du primaire sur le courant le traversant, dans le cas des structures PCT 1 et PCT2,
l’impédance vue par chaque cellule amplificatrice est donnée par (II-2):
( ) (II-2)
Le gain en tension de chacune des cellules amplificatrices est déduit de (II-2), et s’exprime
( ) (II-3)
avec M le nombre d’étages du DAT actifs, N1 le nombre de tours de chaque primaire, N2 le

nombre de tours au secondaire, RL l’impédance de charge, et gmj la transconductance de la cellule
active.
66
Avec cette implémentation, on constate donc que plus le nombre d’étages M du DAT est
élevé, plus l’impédance ramenée sera importante, et, par conséquent, plus le gain en tension de
chaque cellule amplificatrice sera important.
Nous pouvons en déduire le gain en tension de l’étage de puissance complet Av_glob :
( ) (II-4)
Dans le choix de la structure DAT, les performances du DAT lorsque l’architecture globale
est reconfigurée avec la technique du PCS (lorsque des cellules sont désactivées) doivent être
également prises en compte. Sur la Figure II-4, deux possibilités d’implémentation de la topologie
PCT2 sont présentées (ces deux possibilités peuvent également être envisagées avec la topologie
PCT1). Dans la configuration 1, une seule cellule amplificatrice est connectée aux bornes de chaque
primaire, alors que dans la configuration 2 plusieurs cellules amplificatrices sont connectées en
parallèle aux bornes de chaque primaire.
N1 : N2 N1 : N2
PAK
PA1 RP1 RP1

PA1
M RL M RL
PAK
PAM RPM RPM

PA1
Configuration 1 Configuration 2
Figure II-4 : Topologies de connexion des cellules amplificatrices avec une architecture PCT
Dans la configuration 1, quand N des M branches sont désactivées, l’impédance de charge

des branches actives Rp_j est :
( ) (II-5)
De l’équation (II-5), les expressions du gain en tension des branches actives (II-6) et du gain
en tension global (II-7) peuvent être déduites :
67
( ) (II-6)
(II-7)
Dans la configuration 2 représentée en Figure II-4, K cellules amplificatrices sont

connectées en parallèle sur chacun des M primaires constituant le DAT ; ainsi l’impédance ramenée
sur chacun des primaires Rp_j reste constante et s’exprime comme suit :
( ) (II-8)
Cependant dans cette configuration, si I cellules sont éteintes dans chacune des M branches,
la transconductance équivalente de chacune des branches est réduite, et est égale à (K-I).gmj, et par
conséquent le gain équivalent de chaque branche active s’exprime de la manière suivante :
( ) (II-9)
Le gain global s’exprime donc de la manière suivante :
(II-10)
II.2.b Modulation de la charge pour les structures SCT
Pour une structure SCT, les deux configurations analogues à celles étudiées précédemment pour la
structure PCT sont illustrées en Figure II-5.
68
N1 : N2 N1 : N2
PAK
PA1 RP1 RP1

PA1
M RL M RL
PAK
PAM RPM
PA1
Configuration_ 1 Configuration_ 2
Figure II-5 : Topologies de connexion des cellules amplificatrices avec une architecture SCT
Pour la configuration 1, l’impédance Rp_j ramenée aux bornes de chaque cellule

amplificatrice encore active en fonction du nombre de branches N désactivées (N cellules
désactivées) et le gain en tension des branches actives sont donnés respectivement en (II-11) et
(II-12) :
( ) (II-11)
( ) (II-12)
Par conséquent, pour une SCT avec les cellules amplificatrices connectées dans la
configuration 1, l’impédance présentée aux cellules amplificatrices augmente lorsque des cellules
sont désactivées dans d’autres branches. Dans une telle configuration, la modulation de la charge
s’opère, et le gain peut théoriquement être maintenu constant.
Le gain global en tension peut être déduit des équations (II-11) et (II-12) et s’exprime de la
manière suivante :
(II-13)
Dans la configuration 2, l’impédance Rp_j présentée aux bornes des cellules amplificatrices
actives en fonction du nombre de cellules amplificatrices s’exprime de la manière suivante :
69
( ) (II-14)
Dans cette configuration, l’impédance Rp_j reste constante lorsque le nombre de cellules
éteintes I dans chaque branche augmente, par contre la transconductance équivalente dans chaque
branche va être réduite et vaudra (K-I).gmj, ce qui va induire une diminution du gain des cellules
encore actives (II-15) pour les faibles niveaux de puissance lorsque des cellules amplificatrices
seront désactivées.
( ) (II-15)
Le gain en tension global s’exprime de la façon suivante :
(II-16)
II.2.c Bilan sur les combineurs de puissance reconfigurables DAT
Nous avons présenté quatre topologies de combineur de puissance qui peuvent être
implémentées non seulement pour recombiner la puissance, mais également pour moduler la charge
présentée aux cellules amplificatrices actives de l’étage de puissance, afin de conserver un gain
relativement constant lorsque des cellules sont désactivées. Le Tableau II-2 regroupe l’ensemble
des expressions des impédances présentées aux cellules amplificatrices actives pour les quatre
configurations. Avec N le nombre de branches désactivées, K le nombre de cellules amplificatrices
connectées en parallèle sur chacun des M primaires, I le nombre de cellules éteintes dans chaque
branche, N1 le nombre de tours de chaque primaire, N2 le nombre de tours au secondaire et RL
l’impédance de charge.
Tableau II-2 : Impédances ramenées aux cellules amplificatrices actives en fonction de la configuration
PCT configuration 1 PCT configuration 2 SCT configuration 1 SCT configuration 2
( ) ( ) ( ) ( )
( )
70
Afin de pouvoir obtenir la modulation de la charge nécessaire avec la technique PCS, il

s’avère qu’une structure SCT dans la configuration 1 pour le DAT utilisé comme combineur de
puissance constitue la meilleure solution pour la problématique de modulation de la charge. En
effet, le gain en tension global Av_glob avec cette architecture peut s’exprimer de la façon suivante en
fonction du nombre de cellules actives :
(II-17)
Ainsi avec cette implémentation, Av_glob est indépendant du nombre de primaires et du

nombre de branches désactivées. Pour cette raison, nous privilégierons une telle implémentation
pour notre architecture.
II.2.d Conditions de simulation
Afin d’étudier les différentes possibilités pour implémenter des structures DATs, chacune
des cellules amplificatrices peut être modélisée par une source de courant commandée par la tension
d’entrée en parallèle avec une résistance de sortie Rs et une capacité parasite Cs, comme représenté
en Figure II-6(a). De même pour comprendre les difficultés dans la réalisation des combineurs de
puissance à base de transformateurs, il est utile de se référer au modèle illustré en Figure II-6(b), qui
prend en compte les capacités parasites entre les enroulements primaires et secondaires pour les
transformateurs élémentaires qui constituent la structure.
gm.Vin_i Cw11
Vin_i PAi Vp_i Vin_i ZIN Rs Cs Vp_i Vp(t) Lp Cw13 Cw14 Ls Vs(t)
gmi
Cw12
(a) Modèle équivalent des cellules amplificatrices (b) Modèle équivalent des
transformateurs élémentaire
Figure II-6 : Modèles équivalents
II.2.a Implémentations de structures DATs

Nous avons conclu que pour implémenter la technique du PCS, une structure SCT, avec une
cellule amplificatrice unique connectée à chaque primaire, constitue la meilleure topologie pour
71
moduler la charge présentée aux cellules amplificatrices. C’est cette structure que nous allons
maintenant concevoir en nous appuyant sur le simulateur électromagnétique Agilent Momentum.
Nous prenons, comme point de départ, un transformateur élémentaire illustré en Figure II-7
avec un enroulement au primaire et un enroulement au secondaire (1 :1).
+ =
Transformateur
Primaire Secondaire élémentaire
Figure II-7 : Transformateur élémentaire
La première idée simple pour implémenter une telle structure est de venir connecter en série
les secondaires de transformateurs élémentaires, comme représenté en Figure II-8.
Transformateur
élémentaire
vrfout+
+ I1(t) N1 : N2
V1(t) Vs_1(t)
Vin_1
PA1 RP1 V1(t) Vs_1
gm1
-
IL(t) vo1_2
I2(t) N1 : N2
+
V2(t) Vs_2(t) VL(t)
Vin_2
PA2 RP2 V2(t) Vs_2
gm2
-
vo2_3
Rload
VL(t)
I3(t) N1 : N2
+
V3(t) Vs_3(t)
Vin_3
PA3 RP3 V3(t) Vs_3
gm3
-
vo3_4
I4(t) N1 : N2
+
V4(t)
Vin_4 PA4 RP4 V4(t)

Vs_4(t)
Vs_4
gm4 vrfout-
-
(a) Configuration de l’étage de puissance (b) Vue du DAT associée
Figure II-8 : Etage de puissance utilisant une recombinaison de puissance au moyen de

transformateurs avec leurs secondaires connectés en série
72
Si les transformateurs élémentaires sont idéaux, les impédances présentées aux cellules
amplificatrices sont les mêmes. Cependant, en utilisant un modèle plus réaliste de transformateur
prenant en compte les capacités parasites entre les enroulements (Figure II-9), les simulations dans
le domaine temporel des tensions et des courants (Figure II-10) obtenus avec le fichier de
paramètres S (résultat de la simulation électromagnétique) montrent un déséquilibre de phase et
d’amplitude entre les signaux présents, traduisant des différences entre les différentes impédances
de charge.
Nous avons considéré une structure avec quatre cellules amplificatrices, chacune de ces
cellules étant connectée sur un primaire. Comme représenté en Figure II-10, les formes d’ondes des
courants et des tensions vus par PA1 et PA4 sont différentes de celles vues par PA2 et PA3.
Sur la Figure II-9, le potentiel vo2_3 se comporte comme une masse virtuelle ; si les tensions
de sortie sont respectivement égales à vrfout+=vL/2 et vrfout-=-vL/2, et si les quatre transformateurs
sont identiques, nous avons dans la structure vo1_2= vrfout+/2= vL/4 et vo3_4= vrfout-/2=-vL/4. Ainsi
différentes tensions sont vues au secondaire de chaque transformateur, et les capacités ramenées aux
primaires, en appliquant le théorème de Miller, changent les impédances vues par les cellules
amplificatrices, puisque les capacités parasites des différents transformateurs élémentaires ne sont
pas reliées aux même potentiels.
Transformateur DAT
élémentaire
vrfout+
I1(t) Cw11
PA1 V1(t) Lp Cw13 Cw14 Ls
Cw12
IL(t)
vo1_2
I2(t) Cw21

Masse
Cw22
virtuelle AC
RL VL(t)
I3(t) vo2_3
Cw31
Cw32 vo3_4
I4(t) Cw41
Cw42
vrfout-
Figure II-9 : Circuit équivalent prenant en compte les capacités parasites entre les enroulements
73
Figure II-10 : Formes d’onde associées d’une structure SCT avec des transformateurs classiques
La structure du circuit étant symétrique, en considérant une masse virtuelle au nœud vo2_3, il
est possible d’étudier la moitié du circuit pour comprendre les dissymétries dans les impédances
ramenées aux primaires, comme représenté en Figure II-11. A partir de la Figure II-11(a), les
capacités parasites peuvent être ramenées aux primaires et au secondaire, en utilisant le théorème de
Miller, comme illustré en Figure II-11(b).
Cw11 vp1_1 vo1=vrfout+

I1(t)
I1(t) vp1_1 vo1=vrfout+
Zp11 Zs11
PA1 V1(t) Cw13 Cw14 V1(t)

Lp Ls IL(t) PA1 Lp Ls IL(t)
Zp12 Zs12
vp1_2
vp1_2
Cw12
vo1_2=
vo1_2= RL/2 vrfout+/2
RL/2
vrfout+/2
Cw21 I2(t) vp2_1
I2(t) vp2_1
Zp21 Zs21
PA2 V2(t) Lp Cw23 Cw24 PA2

PA1 V2(t) Lp Ls
Ls
Zp22 Zs22
Masse
vp2_2 vo2_3=0 virtuelle AC Masse
vp2_2 vo2_3=0 virtuelle AC
Cw22
(a) Schéma simplifié en considérant une masse (b) Transfert des capacités parasites aux primaires et
virtuelle AC au nœud vo2_3 aux secondaires avec le théorème de Miller
Figure II-11 : Circuit équivalent de la moitié d’une structure DAT SCT avec 4 cellules amplificatrices
Les impédances ramenées aux primaires sont les suivantes :
( ) ( ) (II-18)
( ) ( ) (II-19)
74
( ) ( ) (II-20)
( ) ( ) (II-21)
et les impédances ramenées au secondaire :
( ) ( ) (II-22)
( ) ( ) (II-23)
( ) ( ) (II-24)
( ) ( ) (II-25)
avec Av1=vrfout+/vp1_1, Av2=vrfout+/(2.vp1_2), Av3=vrfout+/(2.vp1_1), Av4=vrfout+/(vp1_2),

Av5=vrfout+/(2.vp2_1), Av6=vo2_3/(vp2_2), Av7=vo2_3+/(vp2_1), Av8=vrfout+/(2.vp2_2)
Lorsque nous utilisons 4 transformateurs connectés en série, les cellules amplificatrices PA1
et PA4 ne partagent pas la masse virtuelle située au nœud vo2_3 avec les cellules amplificatrices
PA2 et PA3. A cause de cette masse virtuelle non partagée, les impédances différentielles ramenées
en sortie de PA1 et PA4 sont différentes de celles ramenées en sortie de PA2 et PA3.
En connectant en série seulement deux transformateurs identiques (avec les mêmes capacités
parasites), comme représenté en Figure II-12, pour élaborer un étage de puissance constitué de deux
cellules amplificatrices (PA1 et PA2), celles-ci partageant dans cette configuration la même masse
virtuelle au nœud vo1_2, les impédances différentielles RP1 et RP2 vues aux primaires sont ainsi
identiques. Cependant les impédances de mode commun ZPA11 et ZPA22 sont différentes des
impédances ZPA12 et ZPA21, ce qui peut créer également des déséquilibres entre les voies
différentielles de chaque cellule amplificatrice. Avec seulement deux cellules amplificatrices,
75
l’influence des capacités parasites entre les enroulements doit donc également être minimisée pour
réduire les déséquilibres.
Cw11
ZPA11
I1(t) vp1_1 vo1=vrfout
PA1 V1(t) Cw13 Cw14

RP1 Lp Ls IL(t)
vp1_2
ZPA12
Cw12
vo1_2=0 RL
Masse
Cw21
virtuelle AC
ZPA21
I2(t) vp2_1
Cw23 Cw24
PA2 RP2 V2(t) Lp Ls
vp2_2 vo2_3=-vrfout
ZPA22
Cw22
Figure II-12 : Circuit équivalent d’une structure DAT SCT avec 2 cellules amplificatrices dans l’étage
de puissance
Par conséquent, l’implémentation consistant à connecter en série les secondaires de N>2

transformateurs élémentaires induit des déséquilibres entre les impédances différentielles vues par
les cellules amplificatrices, qui n’adviennent pas lorsque N=2.
Avec une structure SCT, il est cependant possible de minimiser l’effet des capacités
parasites ramenées aux primaires et au secondaire en utilisant une topologie appropriée pour les
transformateurs élémentaires composant la structure; une telle topologie est présentée en
Figure II-13. Dans cette configuration, les ports du secondaire ont été tournés de 90° par rapport à la
configuration classique représentée en Figure II-7.
+ =
Primaire Secondaire Transformateur de base
Figure II-13 : Structure modifiée avec sortie à 90°
Le layout du DAT SCT modifié, formé de la nouvelle topologie de transformateur unitaire,

est illustré et comparé à la structure classique en Figure II-14. Avec la nouvelle topologie, comme le
76
montre la Figure II-14, la structure est symétrique suivant un axe vertical permettant de présenter
des valeurs d’impédances différentielles beaucoup plus proches qu’avec la structure classique.
vrfout+
V1(t) Vs_1(t) V1(t)
vo1_2
V2(t) Vs_2(t) V2(t)
vrfout+
vo2_3 VL(t)
VL(t)
vrfout-
V3(t) Vs_3(t) V3(t)
vo3_4
V4(t) Vs_4(t) V4(t)
vrfout-
DAT SCT Classique DAT SCT Modifié
Figure II-14 : Structure SCT classique et modifiée
Les formes d’ondes des tensions et des courants sont présentées en Figure II-15 avec la
nouvelle topologie, les tensions et les courants des primaires sont en phase permettant de
recombiner efficacement la puissance au secondaire. Grâce à la structure modifiée de DAT SCT
représentée en Figure II-14, les pertes du transformateur sont réduites, et l’implémentation d’une
telle topologie est envisageable pour recombiner la puissance générée par 4 cellules amplificatrices.
Figure II-15 : Formes d’onde associées d’une structure SCT modifiée
77
Pour réduire les déséquilibres et les déphasages, une autre solution proposée dans les
références [LAI10] et [ALO12] est de combiner deux structures SCTs (N=2) avec une structure
PCT. Une structure ainsi composée peut être nommée SPCT (Series Parallel power-Combining
Transformer). La recombinaison de puissance se fait dans un premier temps en sommant les
tensions (Vs_1(t) et Vs_2(t) d’une part, et Vs_3(t) et Vs_4(t) d’autre part, puis en sommant dans un
deuxième temps les courants (Is1(t) et Is2(t)) des deux branches parallèles, comme représenté en
Figure II-16(a).
Dans cette configuration, comme le montre la Figure II-16(b), les 4 cellules amplificatrices
voient une masse virtuelle : PA1 et PA2 partagent la masse virtuelle au nœud vo1_2, et PA3 et PA4
partagent la masse virtuelle au nœud vo3_4 ; les impédances différentielles Rpj ramenées aux
primaires sont égales, cependant, comme pour la structure SCT avec N=2 cellules amplificatrices,
les impédances de mode commun ZPA11, ZPA22, ZPA31 et ZPA42 sont différentes de ZPA12, ZPA21, ZPA32 et
ZPA41, à cause des capacités parasites entre les enroulements, et des déséquilibres peuvent apparaitre
entre les voies différentielles de chaque cellule amplificatrice.
Cw11
Transformateur
ZPA11
de base I1(t) vp1_1 vo1=vrfout
Cw13
+ I1(t) N1 : N2 PA1 RP1 V1(t) Lp Cw14 Ls
Vin_1
PA1 RP1 V1(t) ZPA12
vp1_2
Vs_1 Is1(t)
gm1 Cw12
-
vo1_2=0
Masse
Cw21 virtuelle AC
vrfout ZPA21
I2(t) vp2_1
I2(t) N1 : N2 Is2(t) Cw24
+ PA2 RP2 V2(t) Lp Cw23
Ls IL(t)
PA2 IL(t)
Vin_2 RP2 V2(t) Vs_2 ZPA22
vp2_2 vo2=-vrfout
gm2 Cw22
-
VL(t) RL
RL VL(t)
Cw31
ZPA31
I3(t) N1 : N2 I3(t) vp3_1
+
PA3 RP3 V3(t) Lp Cw33 Cw34
Ls vo3=vrfout
Vin_3
PA3 RP3 V3(t) Vs_3
gm3 vp3_2
- ZPA32
Cw32
vo3_4=0
Masse
-vrfout Cw41 virtuelle AC
I4(t) N1 : N2
ZPA41
+ I4(t) vp4_1
Cw43 Cw4
Vin_4 PA4 RP4 V4(t)
PA4 RP4 V4(t) Lp
4 Ls
Vs_4
gm4
- ZPA42
vp4_2 vo4=-vrfout
Cw42
(a) Structure SPCT avec 4 cellules amplificatrices (b) Prise en compte des capacités parasites
Figure II-16 : Structure SPCT
Un inconvénient de la structure SCPCT est qu’elle ne permet de désactiver simultanément

qu’une cellule dans chacune des branches pour que l’architecture globale puisse être reconfigurée
efficacement. En effet, si PA1 et PA2 sont éteintes, cela induit Vs_1(t)=Vs_2(t)=0 et donc la
78
différence de potentiel aux bornes de la charge VL(t) est nulle, et aucune puissance n’est délivrée à
la charge. L’architecture globale devient ainsi inopérante. De même si uniquement PA1 est éteinte,
Vs_2(t) va se retrouver aux bornes de la charge, et la structure SPCT sera déséquilibrée, provoquant
des pertes importantes dans l’architecture globale. Ainsi la solution est de désactiver PA1 ou PA2
dans la première branche et dans un même temps de désactiver PA3 ou PA4. Dans ce cas on passe
d’une structure SPCT à une structure PCT.
Plus récemment, dans la référence [KIM12] une architecture non reconfigurable est
proposée, la solution avancée est de combiner deux structures PCTs (N=2) avec une structure SCT.
Une telle structure peut être nommée PSCT (Parallel Series power-Combining Transformer). Avec
elle, la recombinaison se fait dans un premier temps en courant, puis en tension, comme le montre
la Figure II-17. Comme la structure SPCT, implémentée dans une architecture reconfigurable, la
structure devient dissymétrique lorsque des cellules sont désactivées, et elle perd de son intérêt.
Structure PCT
+ I1(t) N1 : N2 vrfout
Vin_1
PA1 RP1 V1(t)
gm1
-
Vs1(t)
I2(t)
+
IL(t)
Vin_2
PA2 RP2 V2(t)
gm2
-
Masse
vo=0
virtuelle AC RL VL(t)
I3(t) N1 : N2
+
Vin_3
PA3 RP3 V3(t)
gm3
-
Vs2(t)
I4(t)
+
Vin_4 PA4 RP4 V4(t)

gm4 -vrfout
-
Figure II-17 : Structure PSCT
Après avoir étudié toutes les topologies possibles de DATs permettant de recombiner la
puissance, de moduler la charge présentée aux cellules amplificatrices et également d’implémenter
une architecture reconfigurable avec 4 modes de fonctionnement, nous avons choisi comme
implémentation pour le combineur de puissance une structure SCT avec des transformateurs
élémentaires, dont l’orientation des ports de sortie est à 90°. Dans cette configuration, les
déphasages et les déséquilibres d’amplitude entre les tensions et les courants générés par les cellules
amplificatrices sont réduits, ce qui permet de recombiner efficacement la puissance.
79
III Architecture globale
III.1 Choix de l’architecture globale
L’architecture retenue est celle d’un amplificateur de puissance reconfigurable entièrement

intégré en technologie CMOS 65 nm de STMicroelectronics, utilisant la technique Power Cell
Switching (PCS) d’amélioration du rendement. L’objectif principal de l’architecture proposée est
d’augmenter le rendement pour les faibles et moyennes puissances, et d’apporter de la flexibilité
par rapport à un PA fonctionnant seul, afin de répondre aux exigences de différents standards.
Cette architecture, entièrement différentielle, est présentée en Figure II-18. Elle est
composée d’un étage pilote et d’un étage de puissance avec 4 cellules amplificatrices (PA1, PA2,
PA3, PA4).
Contrairement à une structure single-ended, une structure différentielle nécessite une

conversion du mode single-ended vers le mode différentiel à l’entrée et du mode différentiel vers
single-ended à la sortie, c’est cette dernière qui a été choisie. En effet, dans le contexte d’une
intégration totale du transmetteur, afin d’avoir une bonne immunité aux perturbations, une relative
insensibilité aux parasites de routage de la masse de l’alimentation, une production d’harmoniques
paires réduite et une pollution en bruit des autres constituants de la chaîne RF limitée, une
structure différentielle constitue le meilleur choix d’implémentation. Afin de ne pas intégrer des
baluns sur le silicium, où ils occuperaient une grande place, l’entrée et la sortie du PA sont
différentielles.
A l’entrée, un transformateur est utilisé pour réaliser la transformation d’impédance

permettant de convertir l’impédance d’entrée différentielle de 100Ω vers l’impédance optimale à
présenter à l’étage pilote. Deux combineurs de puissance de type DATs sont utilisés pour réaliser le
réseau d’adaptation inter-étage (DAT2) et le réseau d’adaptation de sortie (DAT1). Généralement,
les DATs sont utilisés uniquement pour recombiner la puissance en sortie de l’amplificateur.
L’innovation apportée par cette architecture est que le DAT2 est employé aussi pour partitionner la
puissance fournie par l’étage pilote à l’étage de puissance. Il a en effet le mérite d’être plus compact
par rapport un réseau d’adaptation inter-étage utilisant plusieurs transformateurs pour partitionner la
puissance. De plus le DAT2 alimente l’étage pilote, via le point milieu de son enroulement primaire,
et permet également de polariser les 4 cellules amplificatrices de l’étage de puissance, via les points
80
milieux de ses quatre enroulements secondaires. Le DAT1 permet quant à lui de recombiner la
puissance en sortie, d’alimenter les 4 cellules amplificatrices de l’étage de puissance et de moduler
la charge présentée à chacune des quatre cellules amplificatrices. Il est à noter que l’utilisation de
transformateurs pour partitionner et recombiner la puissance élimine le besoin de capacités de
liaison entre les étages et le besoin en inductances de Choke.
Image
numérique de Cellule
l’enveloppe Amplificatrice
Vpola2 Valim2 Vpola1 Valim1
+ Rfout+
+ +
PA1
- -
+ +
PA2
Rfin+ + - -
100Ω Pilote 100Ω

Rfin-
- + +
PA3
- -
+ +
PA4
Rfout-
- -
-
DAT2 DAT1
Figure II-18 : Architecture globale
Comme illustré en Figure II-18, le système opère de la manière suivante : les cellules
amplificatrices de l’étage de puissance sont allumées et éteintes grâce à un code binaire (fourni par
le DSP), image de l’enveloppe du signal à transmettre. Ainsi, pour les puissances de sortie
importantes, les quatre cellules amplificatrices de l’étage de puissance sont allumées alors que
lorsqu’une puissance de sortie plus faible est désirée, sont activées seulement un certain nombre de
cellules. Nous avons retenu le choix d’une topologie avec quatre cellules amplificatrices pour une
adaptation aux différentes valeurs du PAPR qui évoluent en fonction de la largeur de bande
passante du signal à émettre dans le cas du standard LTE.
81
III.2 Modulation dynamique de la charge

Le transformateur en sortie doit également avoir la faculté de moduler la charge présentée à
la cellule active pour conserver un gain constant. Dans notre implémentation, le combineur de
puissance DAT2 est connecté à M=4 cellules amplificatrices indépendantes, qui peuvent être
éteintes pour les faibles niveaux de puissance, comme représenté en Figure II-19.
DSP Baseband Signal

Vcontrol1
Vcontrol2
Vcontrol3
Vcontrol4
+ N1 : N2
Vin_1 PA1 Rm_1 Vp_1 Vs_1

gm1
-
+ N1 : N2
Vin_2 PA2 Rm_2 Vp_2 Vs_2

gm2
-
RL VL
+ N1 : N2
Vin_3 PA3 Rm_3 Vp_ 3 Vs_3

gm3
-
+ N1 : N2
Vin_4 PA4 Rm_4 Vp_ 4 Vs_4

gm4
-
Figure II-19 : Reconfiguration de l’étage de puissance
Pour notre implémentation, nous considérons une topologie composée de M cellules

amplificatrices combinées entre elles par M transformateurs idéaux, avec N1 tours pour chaque
enroulement primaire, et N2 tours pour l’enroulement secondaire. Lorsque les M cellules
amplificatrices sont activées, et si les transformateurs sont idéaux, l’impédance différentielle Rm_j
qui est ramenée aux bornes des primaires, et qui est vue par chaque cellule amplificatrice, est
donnée en équation (II-26)
( ) (II-26)
Le gain en tension de chaque cellule amplificatrice Av_j peut ainsi s’exprimer de la manière
suivante en fonction de gmj, transconductance de la cellule amplificatrice PAj :
82
( ) (II-27)
L’excursion en tension Vp_j en sortie de la cellule amplificatrice PAj en fonction d’une

tension d’entrée Vin peut être déduite à partir de (II-27), et est donnée par l’équation (II-28)
( ) (II-28)
Nous pouvons en déduire l’expression de la tension VL aux bornes de la charge en fonction

de la tension d’entrée de chaque cellule amplificatrice lorsque les quatre cellules amplificatrices
sont actives. En considérant gm1=gm2=gm3=gm4=gm et Vin_1=Vin_2=Vin_3=Vin_4=Vin nous avons
Vs_1=Vs_2=Vs_3=Vs_4=Vs.
(II-29)
Si nous considérons maintenant que lorsque la tension à l’entrée des cellules

amplificatrices est réduite de Vin à Vin/2, avec la moitié des cellules amplificatrices désactivées, les
cellules amplificatrices encore actives voient maintenant une impédance Rm_ON_j donnée par
(II-30).
( ) (II-30)
Dans cette configuration, l’excursion en tension Vp_ON_j de chaque cellule amplificatrice

encore active, et la tension VL aux bornes de la charge sont données respectivement en (II-31) et
(II-32).
( ) ( ) (II-31)
(II-32)
83
Ainsi, lorsque la tension à l’entrée des cellules amplificatrices est réduite de Vin à Vin/2 et
quand la moitié des cellules sont désactivées, grâce à la modulation dynamique de la charge,
l’excursion de tension de sortie Vp_ON_j des cellules amplificatrices encore actives reste identique
au cas étudié précédemment. Les cellules actives peuvent donc continuer à fonctionner proches de
leur rendement maximum, même lorsqu’une puissance de sortie de 6dB de moins est exigée. De
même lorsqu’une puissance de sortie de 2,5dB de moins est exigée, une cellule amplificatrice peut
ainsi être éteinte, et quand une puissance de sortie de 12dB de moins est exigée, trois cellules
peuvent être éteintes.
En prenant le cas de cellules amplificatrices fonctionnant en classe B, le rendement d’une

cellule amplificatrice peut s’exprimer de la manière suivante :
(II-33)
où est la tension d’alimentation.
Or, comme nous l’avons vu précédemment, grâce à la modulation dynamique de la charge,

l’excursion en tension des cellules amplificatrices encore actives (Vp_ON_j) revient à leur valeur
maximale à 2,5dB, 6dB et 12dB de moins que la puissance maximale lorsque des cellules sont
désactivées. Donc, même pour des puissances réduites, chacune des cellules amplificatrices
opérant en classe B, et donc le système complet, fonctionnent avec un rendement maximum. Ainsi
dans le cas d’une modulation de charge parfaite, la courbe de rendement obtenue est celle illustrée
en Figure II-20.
rendement [%]
Puissance de sortie [dBm]
Figure II-20 : Courbes de rendement théoriques en fonction du nombre de cellules actives pour un
étage de puissance opérant en classe B
84
Pour les cellules amplificatrices opérant en classe A, le rendement théorique est le suivant :
(II-34)
où Idc est le courant de polarisation de chaque cellule amplificatrice.
A 2,5dB, 6dB et 12dB de moins que la puissance maximale, l’excursion en tension

maximale des cellules amplificatrices revient à sa valeur maximale lorsque des cellules sont
désactivées ; mais comme Rm_ON_j augmente, le rendement maximum obtenu lorsque toutes les
cellules amplificatrices sont actives n’est pas atteint, comme cela se produit dans le
fonctionnement en classe B. Toutefois, en ajustant le courant de polarisation des cellules encore
actives, le rendement en classe A peut être amélioré, et le rendement maximal possible peut être
approché.
Cependant, nous avons négligé l’effet des cellules amplificatrices désactivées. En réalité un
DAT n’est jamais idéal, et la modulation dynamique de la charge présentée aux cellules
amplificatrices n’est pas parfaite, à cause des inductances mutuelles entre les primaires des
transformateurs élémentaires, ce qui engendre des pertes et une diminution de la puissance de
sortie espérée lorsque des cellules amplificatrices sont désactivées. Ces effets seront donc pris en
considération dans la méthodologie de conception des DATs.
III.3 Détermination de l’architecture des cellules amplificatrices
III.3.a Choix de la topologie des cellules amplificatrices
Nous allons présenter tout d’abord une étude théorique aux petits signaux, en négligeant
l’effet Miller (Figure II-21), d’une structure cascode à 2 transistors. Nous pourrons ainsi déterminer
l’expression de la transconductance en court-circuit (Gcc) et de l’impédance de sortie en court-
circuit (Rscc).
85
Valim
is
L D2
gm2.vgs2
Vpola2
vs
rds2
vds2
M2
G1 vgs2
D1 S2
Vpola1 gm1.vgs1
C
rds1
vds1=-vgs2
vin M1 vin=vgs1
S1 G2
Figure II-21 : Montage cascode à deux transistors avec son schéma équivalent aux petits signaux
La Figure II-22 présente les circuits aux petits signaux permettant de déterminer Gcc et Rscc
gm2.vgs2 gm2.vgs2
is
rds2 rds2
gm1.vgs1
vgs2
is vs
rds1
vgs2
rds1
(a) Circuit petits signaux pour le calcul de Gcc (b) Circuit petits signaux pour le calcul de Rcc
Figure II-22 : Circuits équivalents petits signaux permettant de déterminer Gcc et Rcc
A partir de la Figure II-22(a), l’expression de Gcc peut être déterminée :
[ ] (II-35)
D’après la Figure II-22(a), nous avons de plus:
(II-36)
86
A partir de l’équation (II-36), le gain en court-circuit peut être déduit, et est donné en
équation (II-37) :
[ ] ( ) (II-37)
( )
De même à partir de la Figure II-22(b), nous allons également déterminer l’expression de la

résistance de court-circuit Rscc :
( )
[ ] (II-38)
Or d’après la Figure II-22(b), nous avons :
(II-39)
On en déduit l’expression de Rscc suivante :
(II-40)
L’expression (II-37) montre que la valeur de la transconductance en court-circuit (Gcc) est en

grande partie due à la transconductance gm1 du transistor monté en source commune (SC) M1. Ainsi,
un transistor avec une épaisseur d’oxyde plus importante peut être choisi pour M2 afin de protéger
le transistor M1 sans détériorer le gain de la structure, tout en permettant d’augmenter la tension
d’alimentation au-delà d’une valeur fixée par la technologie, puisque M2 agit comme un buffer de
courant.
Dans cette configuration, nous pouvons non seulement tirer l’avantage du gain important
d’un transistor avec une épaisseur d’oxyde fine pour M1, mais également conserver de la robustesse
en tension pour un transistor avec une épaisseur d’oxyde plus importante pour M2. De plus, si une
tension d’alimentation suffisamment importante est choisie, l’effet de la tension de coude plus
élevée causée par M2 avec la structure cascode sur l’excursion en tension de sortie peut être
compensé. De même, par rapport à une structure amplificatrice avec seulement un transistor monté
87
en source commune où l’impédance de sortie Rscc est égale à rds, l’équation (II-39) montre que
l’impédance de sortie obtenue avec une structure cascode est plus importante.
Ainsi en comparaison d’une structure source commune, le choix d’une structure cascode à
deux transistors va nous permettre de fonctionner avec une tension d’alimentation et avec une
impédance de sortie Rscc plus élevées, tout en ayant la même transconductance Gcc.
III.3.b Choix de la structure
Dans le design kit CMOS 65 nm bulk de STMicroelectronics, nous avons choisi le transistor
nhpalp_rf qui a une transconductance gm élevée et des tensions de claquage de 1,2V pour le
transistor M1, et le transistor next25_hv avec une épaisseur d’oxyde plus importante pour le
transistor M2.
Le transistor next25_hv est dérivé des transistors classiques du Design Kit (nsvt25), mais il
utilise en plus une structure avec accès au drain étendu. Ainsi, la zone du contact du drain se trouve
éloignée de la grille créant une résistance parasite d’accès Rdsx, comme représenté sur la
Figure II-23. Avec cette structure, une tension drain source de 5V peut être appliquée avec le
transistor next25_hv, contre 2,5V pour le transistor classique nsvt25. Cependant, un inconvénient
avec ce choix de transistor est que l’épaisseur d’oxyde plus importante induit une fréquence de
transition ft de 20GHz, beaucoup plus faible celle du transistor nhpalp_rf, ce qui limite l’effet
bénéfique de cette topologie.
Figure II-23 : Structure LDD employée
Considérant le montage petits-signaux simplifié présenté en Figure II-24, en prenant en

compte la résistance d’accès de grille et la capacité Cgs, l’impédance d’entrée peut être approximée
de façon simplifiée par l’équation suivante :
88
( ) (II-41)
Le gain en tension peut être également approximé aux basses fréquences par l’équation
(II-42) :
(II-42)
L’équation (II-41) montre que l’ajout d’une inductance dans la source du transistor monté en
source commune permet d’élever la valeur de l’impédance d’entrée et d’améliorer la stabilité. Cet
ajout a néanmoins un effet néfaste sur le gain en tension, comme le montre l’équation (II-42), si une
valeur trop importante est choisie pour l’inductance de dégénérescence inductive Ls. Il est donc
nécessaire de faire un compromis entre l’impédance d’entrée et la chute du gain.
id
vin
M1 G1 Rg in
in id
D1
gm1.vgs1
Cgs vgs
Cgs S1
Ls Vin
Ls
Figure II-24 : Dégénérescence inductive
III.3.c Schéma complet de la cellule de puissance
Pour l’architecture des cellules amplificatrices, nous avons par conséquent retenu
l’architecture différentielle représentée en Figure II-25.
89
Cellule single-ended
Vpola2 Vs Vpola2
Id Id R1
R1
M2 D2 Vsupply M2
G2
C1 D =S C1
1 2
M1 M1
G1
S1
L1 Vpola L1
Vin_p Vin_n
Figure II-25 : Topologie des cellules amplificatrices
L’activation et la désactivation de chacune des cellules amplificatrices s’opèrent de façon

indépendante en changeant la polarisation des transistors M2 de l’architecture différentielle (tension
Vpola2).
Comme l’activation et la désactivation de la cellule de puissance sont assurées en changeant
la polarisation des transistors M2, les transistors M1 sont polarisés constamment avec la même
tension de grille, même lorsque la cellule est éteinte. Comme le montrent les équations (II-43) et
(II-44), la différence entre la capacité d’entrée lorsque la cellule est allumée Cin_ON et la capacité
d’entrée lorsque la cellule est éteinte Cin_OFF est relativement faible. Ainsi, l’impédance d’entrée des
cellules amplificatrices n’est que très faiblement modifiée, et aucun réseau d’adaptation
supplémentaire n’est nécessaire en entrée
| | (II-43)
(II-44)
où Cov est la capacité de chevauchement (‘overlap’) qui doit être ajoutée aux valeurs de C gs
et de Cgd dues aux diffusions source et drain qui s’étendent légèrement sous la grille, Cox la capacité
la capacité de couche d’oxyde, W1 la largeur choisie pour M1, et Av_sc le gain en tension du transistor
monté en source commune.
90
III.3.d Dimensionnement des cellules de puissance
Le LTE requiert une puissance maximale linéaire de 26dBm. Par conséquent, nous nous
sommes fixé une puissance maximale de sortie de 30dBm à délivrer pour l’amplificateur de
puissance, afin de garantir les exigences de linéarité du standard LTE. Avec l’architecture retenue,
constituée de 4 cellules amplificatrices pour l’étage de puissance, et en considérant le combineur de
puissance idéal, les cellules amplificatrices doivent être chacune capable de délivrer 30dBm-
6dB=24dBm.
Cependant le combineur de puissance n’est pas idéal, et une marge minimale de 2dB doit
être prise pour tenir compte les pertes d’insertion. Par conséquent, nous nous donnons comme
exigence une puissance maximale de 26dBm pour chacune des cellules amplificatrices.
Sachant que pour les cellules amplificatrices nous avons retenu une architecture
différentielle, chacune des cellules single-ended représentées en Figure II-25 composant la structure
différentielle doit être capable de délivrer une puissance maximale Pmax_PA_single de 26dBm-
3dB=23dBm (200mW). La puissance Pmax_PA_single est définie par l’équation (II-45), où Vk
correspond à la tension de coude de la cellule single-ended
(II-45)
Pmax_PA_single peut également s’exprimer en fonction de l’impédance ZPAout_single présentée à

ses bornes, selon l’équation (II-46):
(II-46)
Dans le montage cascode, c’est le transistor source commune M1 qui va fixer le courant dans
la structure, et l’expression du courant de drain de M1 est donnée en équation (II-47):
(II-47)
Avec ID=Imax=2. IDC_PA_single, et en fixant la longueur de grille L1, la largeur de grille W1 peut
être déterminée.
91
De même pour le transistor grille commune M2, l’expression du courant du courant ID est
donnée en équation (II-48).
(II-48)
Sachant que VS2=VD1, ID=Imax=2. IDC_PA_single, et en fixant la longueur de grille L2, la largeur
de grille W2 peut être déduite de (II-48).
Il est à noter que la tension de coude Vk ne varie pas uniquement avec la valeur Imax, mais
également avec la largeur de grille des transistors M1 et M2, et il faut en tenir compte lors du
dimensionnement.
La procédure suivante peut être suivie afin de dimensionner la cellule amplificatrice :
 1ère étape : Calculer IDC_PA_single à partir de l’équation (II-45) en partant d’une

hypothèse pour la valeur de la tension de coude Vk
 2ème étape : Calculer W1 et W2 à partir des équations (II-47) et (II-48) en
choisissant ID1=ID2=Imax=2.IDC_PA_single et en choisissant le potentiel Vs2 souhaité.
 3ème étape : Simuler la caractéristique ID en fonction de VD2 pour vérifier la
tension de coude Vk.
 4ème étape : Avec la valeur de Vk trouvée, retourner à l’étape 1. Si l’hypothèse
faite sur la valeur de Vk est bonne, alors le calcul de ZPAout_single peut être réalisé en utilisant
l’équation (II-46). Si Vk est trop grande, d’autres combinaisons de W1 et W2 doivent être
simulées pour trouver les tailles optimales des transistors M1 et M2 qui permettent d’obtenir
le maximum pour Pmax_PA_single avec le minimum pour Imax.
Avec la structure cascode proposée, et compte-tenu des tensions de claquage des transistors
employés, la tension d’alimentation Valim a été choisie à 3.8V. A partir de l’équation (II-45), pour
fournir une Pmax_PA_single de 23dBm, nous pouvons déduire le courant maximal DC IDC_PA_single égal à
110mA et ZPAout_single=32Ω. Afin d’équilibrer les excursions en tension des transistors M1 et M2, une
capacité C1 est placée dans la grille du transistor M2. L’ensemble des dimensions des différents
composants choisis pour les cellules amplificatrices sont regroupées dans le Tableau II-3.
92
Tableau II-3 : Valeurs des différents composants
Dimensions des composants
M1 W1=750µm L1=0,310µm ND1=100
M2 W2=1000µm L2=0,25µm ND2=100
C1 3,5pF
L1 40pH
R1 10kΩ
Les transistors M1 et M2 présentent des largeurs de grille W1 et W2 importantes. Une largeur

importante peut être obtenue en augmentant le nombre de doigts (Figure II-26(a)), en augmentant la
largeur des doigts (Figure II-26(b)) ou en combinant ces deux approches.
(a) Transistor avec un nombre de doigts important et une largeur de doigt petite
(b) Transistor avec un nombre de doigts réduit avec une largeur de doigt importante
Figure II-26 : Différentes configurations pour la même largeur de grille
Cependant, le choix de la largeur des doigts (WD) et du nombre de doigts (ND) impose un
compromis entre le gain et la puissance de sortie. D’une large dimension de doigt résulte une
grande résistance de doigt (Rg). La grille de chaque doigt pris individuellement se comporte comme
un réseau RC distribué dans lequel la résistance totale peut être approximée par:
(II-49)
où Rpoly est la résistance par carré du polysilicium de grille, WD est la largeur des doigts, L la
longueur de grille canal et n nombre de contacts de grille. Ainsi avec WD importante, une grande
résistance grille est obtenue, induisant une augmentation des pertes dans le transistor, et réduisant le
93
gain disponible. La fréquence de gain unitaire (fmax) peut être approximée à partir de l’équation
(II-50) :
(II-50)
√ ( ) ( )
où la fréquence de transition (lorsque le gain en courant est égal à 1) peut être approximée
par fT≈gm/Cgg, avec gm la transconductance du transistor, Cgg=Cgs+Cgd la capacité totale de grille,
gds=1/rds la conductance de sortie du transistor, et Rg, rch et Rs les résistances de grille, du canal et de
source.
Aussi afin de ne pas dégrader fmax, la largeur de doigt choisie doit être limitée.
A notre fréquence de travail (2,5GHz), et contrairement aux fréquences millimétriques où

les capacités parasites dues aux interconnections induisent une diminution importante de fmax, le
nombre de doigts peut être augmenté de façon conséquente afin d’obtenir une largeur de grille
suffisante pouvoir délivrer un courant important. Aussi la largeur des doigts a été choisie égale à
7,5µm pour le transistor M1, et à 10µm pour le transistor M2.
Le nombre de doigts pour les transistors M1 et M2 est choisi égal à 100, afin d’obtenir pour
le transistor M1 une largeur de grille W1 égale à 7,5×100=750µm et pour le transistor M2 une
largeur de grille W2 égale à 10µm×100=1000µm.
III.3.e Impédances de charge optimales
Après avoir dimensionné les cellules amplificatrices avec la méthode décrite précédemment
pour répondre aux spécifications du cahier des charges, il est nécessaire de trouver les impédances
optimales à présenter en entrée et en sortie des cellules amplificatrices. L’impédance de charge
optimale ZPAout_single a pu être approximée à partir de l’équation (II-46), mais en pratique ZPAout_single
et ZPAin_single sont déterminées à partir d’analyses load-pull et source-pull.
A notre fréquence de travail (2,5GHz), les impédances optimales de charge et d’entrée sont
choisies pour optimiser essentiellement la puissance de sortie, puisque les transistors ont
suffisamment de gain à cette fréquence.
94
L’analyse load-pull permet de faire varier l’impédance de sortie (variation du module du

coefficient de réflexion de 0 à 0,9 et de l’argument de 0 à 359°) pour une fréquence donnée avec
une puissance d’entrée et une impédance de source fixées comme représenté en Figure II-27(a).
Vpola2
ZPAout_single
Structure Id
R1
single-ended M2 Cd=1µF
D2
G2
Charge
Γ
Ld=1µH
C1 D1=S2
M1 Valim
ZPAin_single
G1
Cd=1µF
L1
ZG
Eg
Ld=1µH
Vpola1
(a) Schéma du circuit de la méthode load-pull (b) Réseau de cercles dans l’abaque de Smith
Figure II-27 : Méthode load-pull
La relation entre le coefficient de réflexion en sortie et l’impédance normalisée est donnée

en équation (II-51) :
| | (II-51)
De façon analogue, l’analyse source pull permet de faire varier l’impédance de source pour
une fréquence donnée avec une impédance de charge et une puissance d’entrée fixée.
Après simulation, pour les analyses load-pull/source-pull, nous obtenons un réseau de

cercles (Figure II-27(b)) dans l’abaque de Smith. Chaque cercle correspond aux impédances de
sortie/d’entrée donnant la même puissance en sortie. Le cercle de plus petite dimension correspond
au maximum de puissance.
Une méthode itérative est utilisée afin de trouver les impédances optimales de charge et de
source. Dans un premier temps, une analyse load-pull est menée afin de trouver une première
impédance de charge ‘optimale’. On effectue ensuite une analyse source-pull puis à nouveau une
analyse load-pull. On réitère ce processus jusqu’à ce que les impédances optimales de source et de
95
charge ne changent plus. Le choix du niveau de puissance d’entrée est déterminant ; avec un niveau
trop faible, nous retrouverons les résultats obtenus avec les paramètres S, alors qu’avec un niveau
trop important, la cellule de puissance opérera en saturation et l’optimisation sera faussée.
Après avoir réalisé ce processus itératif nous avons obtenu :

ZPAout_opt_single=(22+j*15)Ω
ZPAin_opt_single=(27+j*28)Ω
III.3.f Fiabilité
Il est également nécessaire de vérifier la fiabilité du montage lors de cette phase de

conception. Par conséquent, les formes d’onde Vds vs Vgs pour les transistors M1 et M2 sont
représentées en Figure II-28. A Psat, on observe bien que les tensions Vds et Vgs des deux transistors
ne dépassent pas les tensions de claquage permettant de garantir la fiabilité.
Vds (V) (M1) @ Psat
Vds (V) (M1) @ P1dB
Vgs (V) Vgs (V)
(a) Caractéristique Vds vs Vgs pour le transistor M1 en fonction de la puissance de sortie

Vds (V) (M2) @ P1dB
Vds (V) (M2) @ Psat
Vgs (V) Vgs (V)
(b) Caractéristique Vds vs Vgs pour le transistor M2 en fonction de la puissance de sortie

Figure II-28 : Vds vs Vgs en fonction de la puissance de sortie
La Figure II-29 illustre la simulation en puissance de chaque cellule single-ended avec un

simple ton à 2,5GHz. La puissance maximale Psat que peut fournir chaque cellule est de 23dBm et
96
la P-1dB est obtenue à 19,6dBm. Le courant DC au repos Idco_single est de 60mA, et le courant DC à
Psat (Idc_Psat) atteint 110mA.
Figure II-29 : Caractéristiques grands signaux de la cellule single-ended
A partir de ces simulations, les caractéristiques des cellules amplificatrices single-ended ont
pu être déterminées, et sont regroupées dans le Tableau II-4(a). Les caractéristiques des cellules
amplificatrices différentielles (PA1, PA2, PA3 et PA4) peuvent en être déduites, et sont regroupées
dans le Tableau II-4(b). Notons, puisque l’architecture des cellules amplificatrices est différentielle,
que les impédances optimales à présenter à l’entrée et à la sortie sont le double de celles des cellules
single-ended.
Tableau II-4 : Caractéristiques des cellules amplificatrices

Cellule single-ended Cellule différentielle
Gain (dB) 17,3 Gain (dB) 17,3
Valim (V) 3,8 Valim (V) 3,8
Idco_single (mA) 60 Idco_PAi (mA) 120
Psat_single (dBm) 23 Psat_PAi (dBm) 26
Idc_Psat_single (mA) 110 Idc_Psat_PAi (mA) 220
P-1dB_single (dBm) 20 P-1dB (dBm) 23
ZPAout_opt_single (Ω) 22+j*15 ZPAout_opt_PAi (Ω) 44+j*30
ZPAin_opt_single (Ω) 27+j*28 ZPAin_opt_PAi (Ω) 54+j*56
(a) (b)
97
III.3.g Choix d’implémentation pour l’étage pilote
Les puissances d’entrée et de sortie à -1dB de l’étage pilote et des cellules amplificatrices de
l’étage de puissance (Pin_-1dB_Pilote, Pout_-1dB_Pilote, Pin_-1dB_PAi, Pout_-1dB_PAi) sont définies en équation
(II-52) avec leurs gains de compression respectifs (Gc_Pilote, Gc_PAi).
(II-52)
Avec le choix d’implémentation retenu, afin de garantir la linéarité, il est nécessaire de

prendre en compte les pertes d’insertion du DAT1 utilisé pour partitionner la puissance de sortie de
l’étage pilote. Si le DAT1 est idéal, et compte tenu de notre implémentation (4 voies), afin de
garantir la linéarité, l’équation (II-53) doit être respectée:
(II-53)
Pour les cellules amplificatrices de l’étage, Pin_-1dB_PAi peut être calculée de la façon suivante
en utilisant l’équation(II-52) :
(II-54)
Le DAT1 n’étant pas idéal, il est nécessaire de prendre une marge de 4dB prenant en compte
ses pertes d’insertion pour trouver la Pout_-1dB_Pilote minimale : Pout_-1dB_Pilote=17,7dBm.
Ainsi si Pout_-1dB_Pilote>17,7dBm, l’étage pilote sera linéaire lorsque les cellules

amplificatrices de l’étage de puissance atteindront la compression. Par conséquent, nous fixons une
puissance maximale pour l’étage pilote de 21dBm.
Pour l’implémentation de l’étage pilote, la même topologie que pour les cellules
amplificatrices de l’étage de puissance a été reprise mais en choisissant une valeur de 2,7V pour la
tension d’alimentation. Afin de trouver les impédances optimales d’entrée et de sortie de l’étage
pilote, la même procédure itérative basée sur des analyses load-pull que pour les cellules
amplificatrices de l’étage de puissance a été menée, et les impédances optimales ZPAout_opt_Pilote et
ZPAin_opt_PAi de sortie et d’entrée sont respectivement de (20+j*14)Ω et de (52+j*50)Ω.
98
III.3.h Etude de la stabilité
L’analyse de la stabilité est une étape cruciale dans la conception de l’amplificateur de

puissance.
Cette étude doit être menée à la fois pour des analyses linéaires (paramètres S) mais aussi en
effectuant une analyse dans le domaine temporel de l’amplificateur de puissance.
En analyse petits-signaux, le facteur de Rollet (facteur K) peut être utilisé pour vérifier si
l’amplificateur est stable, et pour mettre en évidence les instabilités potentielles. Le PA est connecté
à deux ports (à l’entrée et à la sortie). Les conditions de stabilité inconditionnelle sont données par
les équations (II-55) et (II-56).
| | | | | |
| | (II-55)
Avec
| | | | | | (II-56)
Avec le logiciel ADS, les conditions (II-55) et (II-56) peuvent être vérifiées avec les
fonctions appelées respectivement stab_fact() et stab_meas(). Pour avoir une stabilité
inconditionnelle, les parties réelles vues dans les ports 1 et 2 doivent être positives pour n’importent
quelles valeurs d’impédance de charge et de source. Mathématiquement, cela revient à avoir |ΓIN|<1
et |ΓOUT|<1 (avec ΓIN et ΓOUT les coefficients de réflexion à l’entrée et à la sortie) pour tout |ΓL|<1 et
tout |ΓS|<1 dans l’intervalle de fréquence d’étude. Si |ΓIN|>1, la puissance réfléchie dans le port 1 est
plus grande que la puissance incidente, conduisant à ce que la partie réelle de l’impédance au port 1
soit négative. Le même principe est vrai au port 2.
Ainsi un calcul des facteurs K et B a été réalisé pour l’étage de puissance et pour l’étage
pilote. Ce calcul est également effectué avec l’architecture globale à la fin de la conception. Sur la
Figure II-30, sont représentés les facteurs K et B obtenus avec les cellules amplificatrices, nous
avons bien K>1 et B>0 pour toutes les fréquences.
99
Figure II-30 : Facteurs de stabilité K et B des cellules amplificatrices
Venons maintenant à l’analyse de la stabilité dans le domaine temporel. Comme le montre la

Figure II-31, elle consiste à appliquer une impulsion carrée sur différents nœuds du circuit (drain du
transistor M2, circuit de polarisation …). Dans le cas de notre implémentation, nous avons pu
vérifier que lorsqu’une perturbation est appliquée, celle-ci est bien amortie ; si ce n’était pas le cas,
des oscillations auraient été observées.
Vpola2
R1
Id
M2 Cd
D2
G2
Charge
Ld
C1 D1=S2
M1 Valim
G1
Cd
L1
ZG
Eg
Ld
Vpola1
Figure II-31 : Analyse de la stabilité dans le domaine temporel
100
IV Méthodologies de conception des DATs
IV.1 Méthodologie de conception du DAT utilisé comme combineur

de puissance
Après avoir déterminé les impédances optimales ZPAout_opt à présenter en sortie des cellules
amplificatrices, la conception du combineur de puissance peut être réalisée. Le combineur de
puissance va permettre de transformer l’impédance de charge différentielle de 100Ω en impédances
optimales ZPAout_opt à présenter aux cellules amplificatrices, de moduler l’impédance présentée aux
cellules amplificatrices en fonction du nombre de cellules amplificatrices actives, et également de
recombiner la puissance en sortie. Nous avons fait le choix d’une structure avec N=4 cellules
amplificatrices pour l’étage de puissance, et d’optimiser les performances dans la configuration où
toutes les cellules sont actives.
Valim DAT1
N1 : N2
ZPAout_opt 25Ω
N1 : N2
ZPAout_opt 25Ω N1 : N2
ZPAout_opt 25Ω
100Ω
N1 : N2
ZPAout_opt 25Ω Transformateur

élémentaire
N1 : N2
ZPAout_opt 25Ω
Valim
Figure II-32 : Transformation d’impédance dans le DAT1
101
IV.1.a Conception des cellules élémentaires
Comme le montre la Figure II-32, le DAT peut être décomposé en N transformateurs

élémentaires.
En considérant ces transformateurs élémentaires identiques, l’impédance de charge
différentielle (100Ω) se répartit équitablement sur chacun de leurs secondaires (100Ω/N).
Dans notre implémentation N=4, par conséquent nous pouvons dans un premier temps
concevoir un transformateur élémentaire qui convertit une impédance différentielle de 100/4=25Ω
vers l’impédance optimale de sortie de chaque cellule amplificatrice.
Pour les cellules amplificatrices, nous avons choisi une structure différentielle. A partir des
analyses load-pull, nous avons pu déterminer l’impédance de sortie optimale à présenter à chaque
cellule single-ended ZPAout_single composant la structure différentielle. De ce fait, l’impédance
optimale ZPAout_opt est égale à 2* ZPAout_single.
Nous avons obtenu : ZPAout_single=(22+j*15)Ω soit ZPAout_opt=(44+j*30)Ω
Ainsi chaque transformateur élémentaire doit nous permettre de transformer 25Ω vers
(44+j*30)Ω.
Un modèle présenté en Figure II-33(a) tenant compte des enroulements primaires et

secondaires LP et LS et du coefficient de couplage k entre les deux enroulements est pris en
considération pour la conception.
P k P P
Iin Ip Is Rs
Iin
Zp_opt Vin Lp Ls Vs RL
Zp_opt Vin Xs Zp_opt
Rp Xp=Leq.ω
(a) Modèle simple du transformateur (b) Impédance d’entrée ramenée au primaire

Figure II-33 : Schémas pour déterminer les impédances ramenées aux primaires du transformateur
102
Le couplage magnétique est défini par la mutuelle inductance (M), et s’exprime en fonction
des valeurs des inductances LP et LS et du coefficient de couplage par :
√ (II-57)
Le coefficient de couplage k prend des valeurs comprises entre 0 et 1, k=0 correspond à une
absence de couplage magnétique et k=1 correspond à un couplage total (c'est-à-dire que toute
l’énergie est transmise au secondaire). Le dimensionnement du transformateur consiste alors à
déterminer les inductances LP et LS et le coefficient de couplage k permettant d’assurer la
transformation d’impédance adéquate à la fréquence de travail.
On peut ainsi exprimer l’impédance série (Rs+j*Xs) ramenée au primaire dans le plan P de la
Figure II-33(b), à partir des équations (II-58) et (II-59) :
(II-58)
(II-59)
On en déduit Zp_opt :
( ) (II-60)
En séparant la partie réelle et la partie imaginaire, et en y injectant l’expression de la

mutuelle inductance (II-57), on déduit :
(II-61)
(II-62)
L’impédance Zp_opt peut se mettre sous la forme d’une résistance Rp et d’une réactance Xp
parallèles, comme représenté en Figure II-33(b) :
103
[ ] (II-63)
[ ]
(II-64)
[ ][ ]
Dans le cas d’un transformateur parfait (k=1), on retrouve bien RP=(Lp/Ls).RL et XP=Lp.ω.
D’après l’expression (II-63), l’impédance RP ramenée au primaire est proportionnelle au
rapport de la valeur de l’inductance du primaire sur la valeur de l’inductance du secondaire, et
inversement proportionnelle au carré du coefficient de couplage k.
Le rapport de transformation n est défini comme le rapport entre la résistance de charge et la

résistance ramenée au primaire RL, et s’exprime sous la forme :
(II-65)
L’équation (II-65) montre que pour une impédance de charge RL fixée, il est possible
d’ajuster les valeurs de RP et XP en fonction de LS, LP et k. Cependant, si l’on change l’inductance
du primaire en maintenant constante celle du secondaire, le coefficient de couplage se trouve
modifié. De plus, le coefficient de couplage est dépendant de la valeur des inductances des
enroulements et de leur distance géométrique moyenne.
Pour ces raisons, et afin de réaliser la transformation d’impédance, nous avons joué d’une
part sur le diamètre du transformateur, et d’autre part sur le ratio entre le nombre de tours du
primaire et le nombre de tours du secondaire, avec deux tours pour le primaire et un tour pour le
secondaire. L’enroulement primaire devant supporter davantage de courant, il est empilé sur le
secondaire en assemblant le metal 7 avec l’alucap, le secondaire étant implémenté en métal 6. La
largeur maximale autorisée par les règles de DRC de 12µm a été choisie pour la largeur des pistes,
afin de minimiser les pertes résistives, et le diamètre intérieur de chaque transformateur est de
460µm.
Pour ce faire, nous avons choisi d’utiliser une topologie empilée (stacked) avec des
enroulements orthogonaux pour l’implémentation du layout comme représenté en Figure II-34.
104
(a) Primaire (b) Secondaire
(c) Transformateur élémentaire

Figure II-34 : Topologie du transformateur élémentaire
Le transformateur doit présenter ZPAout_opt, et en outre avoir de faibles pertes d’insertion.

Généralement, les pertes d’insertion minimales sont déterminées en présentant l’impédance
conjuguée optimale pour le primaire du transformateur. Cependant, la façon la plus appropriée de
quantifier le rendement du transformateur est d’utiliser le gain en puissance opérant GP, qui prend
en compte le fait que l’impédance de charge est fixée, mais pas les pertes dues aux réflexions à
l’entrée. Ce choix n’induit pas une erreur dans le bilan de puissance, puisque la désadaptation
d’entrée a déjà été prise en compte lorsque nous avons choisi ZPAout_opt pour fournir la puissance de
sortie désirée. En effet, si on prend en compte les pertes de réflexion au primaire du transformateur
dans le calcul des pertes d’insertion, elles seront comptabilisées deux fois. L’objectif dans la
conception du transformateur est de maximiser GP en s’assurant que l’impédance ramenée au
primaire du transformateur soit la plus proche possible de ZPAout_opt.
IV.1.a Assemblage des structures élémentaires
Avec la topologie proposée illustrée en Figure II-35, les enroulements primaires adjacents
ont des courants circulants dans des directions opposées, et de ce fait leurs portions de primaires
situées côte à côte contribuent très peu au couplage magnétique avec l’enroulement secondaire.
105
Afin de réduire ces pertes de flux magnétique, un espacement de 25µm a donc été laissé entre les
enroulements primaires.
(a) Vue de dessus
(b) Vue isométrique

Figure II-35 : Layout du DAT1 utilisé comme combineur de puissance
Afin que les enroulements primaires situés au centre de la structure aient des surfaces de
recouvrement avec le secondaire aussi identiques que possible à ceux qui sont situés sur les
extérieurs, le layout des secondaires situés à l’intérieur de la structure a été légèrement modifié,
comme illustré en Figure II-36. Ce choix d’implémentation permet également d’améliorer le
couplage magnétique, tout en ne déséquilibrant pas les impédances ramenées aux primaires.
Figure II-36 : Vue de dessus du layout du secondaire
IV.1.a Performances de l’architecture

La structure a été simulée en utilisant le simulateur électromagnétique Agilent Momentum
afin d’évaluer ses performances. Le résultat de la simulation est un fichier de paramètres S (s14p)
qu’il sera possible d’exploiter lorsque nous simulerons les performances du DAT1 avec les cellules
amplificatrices. Les pertes d’insertion obtenues sont présentées en Figure II-37.
106
Les pertes d’insertion sont de 1.5dB, et varient de moins de 0.13dB sur toute la bande
d’intérêt de 2,5GHz à 2,57GHz. Les impédances différentielles ramenées sur les primaires des voies
extérieures sont Zp_1=Zp_4=(48+j34)Ω et Zp_2=Zp_3=(43+j37)Ω. Ainsi aucune capacité d’adaptation
entre les ports d’entrée des primaires et les ports d’entrée au secondaire n’est nécessaire. En
connectant les transformateurs élémentaires, les impédances ramenées au primaire sont quasiment
les mêmes que celles ramenées par le transformateur élémentaire chargé avec une résistance de
25Ω.
Figure II-37 : Pertes d’insertion (Pout/Pin) en fonction de la fréquence
Pour évaluer les performances du DAT1 lorsque des cellules amplificatrices seront
désactivées, les pertes d’insertion en fonction du nombre de voies actives sont évaluées dans deux
configurations en Figure II-38. Dans la première, les ports d’entrée des primaires désactivées ont été
laissés en circuit-ouvert Figure II-38(a). Dans la seconde, les ports d’entrée des primaires
désactivées sont court-circuités Figure II-38(b).
A 2,5GHz, dans la première configuration, les pertes d’insertion passent de 1,5dB à 1,7dB
quand il n’y a plus que 3 voies actives, puis à 2,3dB avec deux voies actives, et chutent à 4dB
lorsqu’une seule voie est activée. Dans la deuxième configuration, les pertes d’insertion sont de
1,7dB lorsque 3 voies sont actives, puis de 2,4dB avec deux voies actives, et de 4,2dB avec une
seule voie active.
Les pertes d’insertion dans les deux configurations sont donc raisonnables lorsque 4, 3 et 2
voies sont actives.
107
(a) Primaires désactivés en circuit-ouverts (b) Primaires désactivés court-circuités

Figure II-38 : Pertes d’insertion en fonction du nombre de cellules actives
IV.2 Méthodologie de conception du répartiteur de puissance à base

de transformateurs
Un DAT (DAT2) est également employé afin d’implémenter le réseau d’adaptation inter-
étage et de partitionner la puissance fournie par l’étage pilote à l’étage de puissance. La synoptique
du DAT2 est représentée en Figure II-39.
Valim DAT2 Vpola
N1 : N2
ZPilote_out_opt/4 ZPAin_opt
N1 : N2
N1 : N2
ZPilote_out_opt ZPilote_out_opt/4 ZPAin_opt

N1 : N2
Transformateur
élémentaire
N1 : N2
Figure II-39 : Transformation d’impédance dans le DAT2
108
Le DAT2 va permettre de transformer les impédances d’entrée ZPAin des cellules

amplificatrices vers l’impédance optimale à présenter en sortie de l’étage pilote ZPilote_out_opt, tout en
présentant aux secondaires l’impédance optimale d’entrée ZPAin_opt des cellules amplificatrices.
Nous avons fait de plus le choix d’optimiser les performances de la structure lorsque les 4 cellules
amplificatrices de l’étage de puissance sont actives, sachant que comme nous l’avons vu
précédemment, l’impédance d’entrée des cellules amplificatrices ne varie que très faiblement
lorsque celles-ci sont éteintes.
IV.2.a Conception des transformateurs élémentaires
De façon analogue à la topologie du DAT1 utilisé comme combineur de puissance, le DAT2

peut être décomposé en N=4 transformateurs élémentaires. En considérant ces transformateurs
identiques, l’impédance optimale à présenter en sortie de l’étage pilote ZPilote_out_opt se répartit
équitablement sur chacun des primaires (ZPilote_out_opt/4).
Nous pouvons par conséquent dans un premier temps concevoir un transformateur

élémentaire qui convertit ZPAin vers ZPilote_out_opt/4.
A partir des analyses source-pull, nous avons déterminé l’impédance d’entrée optimale
ZPAin_single à présenter à chaque cellule single-ended composant la structure différentielle. Cette
impédance est très proche du conjugué de l’impédance d’entrée, et nous avons
ZPAin_opt=2*ZPAin_single.
Nous avons obtenu : ZPAin_single=(27+j*28)Ω soit ZPAin_opt=(54+j*56)Ω et

ZPilote_out_opt=(20+j*14)Ω
Ainsi chaque transformateur élémentaire doit nous permettre de présenter une impédance
aussi proche que possible de ZPilote_opt/4=(5+j*3,5)Ω à son primaire, et aussi proche que possible de
ZPAin_opt=(54+j*56) à son secondaire. Comme pour le DAT1, nous avons choisi d’utiliser une
topologie empilée (stacked) avec des enroulements orthogonaux pour l’implémentation du layout
avec les ports secondaires tournées de 90° par rapport aux ports du primaire, comme représenté en
Figure II-40.
109
(a) Primaire (b) Secondaire
(c) Transformateur élémentaire

Figure II-40 : Topologie du transformateur élémentaire composant le DAT2
Afin de ramener les impédances optimales au primaire et au secondaire, nous avons

implémenté une structure avec un tour au primaire et quatre tours au secondaire. L’enroulement
primaire devant alimenter l’étage pilote, il doit supporter un courant plus important que les
enroulements secondaires. Par conséquent, le métal 7 et l’alucap ont été utilisés pour implémenter
l’enroulement primaire alors que le métal 6 et le métal 5 (pour les croisements) ont quant à eux été
utilisés pour réaliser les enroulements secondaires. Comme dans le cas du DAT 1 la largeur
maximale autorisée par les règles de DRC de 12µm a été choisie pour la largeur des pistes, afin de
minimiser les pertes résistives.
IV.2.b Assemblage des transformateurs élémentaires
Le DAT2 composé des transformateurs élémentaires est représenté en Figure II-41.
110
Vs1_1
Vs1_2
Vs2_1
Vs2_2
Vs3_1
Vp1_1 Vs3_2
Vp1_2
Vs4_1
Vs4_2
Figure II-41 : Layout du DAT2 utilisé pour partitionner la puissance
L’inconvénient majeur d’une implémentation avec quatre tours pour les secondaires est que
les capacités parasites entre les enroulements sont plus importantes que pour une topologie avec
seulement deux tours comme dans le cas du DAT1. Les impédances vues dans chacun des ports de
sortie (ZPA11, ZPA12, ZPA21, ZPA22, ZPA31, ZPA32, ZPA41, ZPA42) sont légèrement différentes dans cette
configuration, et il devient nécessaire d’utiliser des capacités pour équilibrer les impédances vues
sur les ports des secondaires, comme représenté sur la Figure II-42(a), pour équilibrer les
impédances vues dans chacun des ports. La Figure II-42(b) montre les excursions de tension avant
compensation VS11, VS12, VS21, VS22 au niveau des ports de sortie, alors que la Figure II-42(c) les
montre après compensation. L’ajout des capacités de 3,5pF permet ainsi de rééquilibrer les
potentiels en sortie de la structure [ESS11]. Cet équilibre d’amplitude est déterminant afin que les
cellules amplificatrices de l’étage de puissance soient pilotées par la même puissance d’entrée, et
qu’une cellule amplificatrice ne sature pas avant les autres, détériorant ainsi la recombinaison en
puissance en sortie.
111
ZPA1 ZPA2 ZPA3 ZPA4
ZPA11 ZPA12 Comp1 ZPA21 ZPA22 Comp2 Comp3 ZPA31 ZPA32 Comp4 ZPA41 ZPA42
(a) Compensation du mode commun avec des capacités de matching

Vs1_1(t) Vs1_2(t) Vs2_1(t) Vs2_2(t)
Vs1_1(t) Vs1_2(t) Vs2_1(t) Vs2_2(t)

tensions (mV)
tensions (mV)
temps (ps) temps (ps)
(b) Excursion en tension dans les ports de sortie (c) Excursion en tension dans les ports de sortie
avant compensation après compensation
Figure II-42 : Compensation du mode commun pour le DAT2
Comme dans le cas du DAT1, la structure a été simulée en utilisant le simulateur

électromagnétique Agilent Momentum. Le résultat de la simulation est un fichier de paramètres S
(s15p).
Les pertes d’insertion sont de 3dB (Figure II-43). Il est à noter que l’ajout des capacités de
matching permettant d’équilibrer les voies augmente de 1dB les pertes d’insertion, qui sont plus
importantes que dans le cas du DAT1. Les impédances différentielles ramenées sur les primaires des
voies extérieures sont ZPA_1=ZPA_4=(50+j38)Ω et ZPA_2=ZPA_3=(42+j40)Ω.
Figure II-43 : Pertes d’insertion (Pout/Pin) en fonction de la fréquence pour le DAT2
112
V Conception de l’amplificateur de puissance
V.1 Architecture globale
Après avoir dimensionné les DAT1 et DAT2, nous arrivons à l’architecture globale
représentée en Figure II-44. L’étage de puissance peut être piloté par un mot numérique de 3-bit
(image de l’enveloppe). Ainsi 4 modes de fonctionnement sont possibles :
 Le mode pleine puissance HPM (High Power Mode) où PA1, PA2, PA3 et PA4 sont
actives
 Le mode intermédiaire 1 MPM1 (Median Power Mode 1) où PA1, PA2, PA3 sont
actives.
 Le mode intermédiaire 2 MPM2 (Median Power Mode 2) où PA1, PA2 sont actives.
 Le mode faible puissance LPM (Low Power Mode) où uniquement PA1 est activée.
Vpola2 Valim2 Vpola1 Image numérique Cellule Valim1

de l’enveloppe Amplificatrice
PA1
PA2
Rfin+
+ -
Rfout+
100Ω Pilote 100Ω
Rfout-
- +
Rfin-
PA3
PA4
DAT2 DAT1
113
Figure II-44 : Architecture globale retenue
V.2 Résultats de simulations
V.2.a Paramètres S
Les paramètres S obtenus avec une tension d’alimentation de 3,8V sont présentés en
Figure II-45. A 2,5GHz, le gain du circuit (S21) est de 28,2dB, et la bande passante à -3dB est égale
à 1,6GHz, de 1,2GHz à 2,8GHz. Les paramètres S11 et S22 caractérisant les adaptations d’entrée et
de sortie sont respectivement de -23,6dB et -6,2dB. Le paramètre S11 reste inférieur à -10dB de
1,98GHz à 3,2GHz.
@ 2,5GHz
S11 -23,6dB
S12 -72dB
S22 -6,2dB
S21 28,1dB
Figure II-45 : Simulation des paramètres S de l’amplificateur de puissance
V.2.b Larges signaux
Les performances grand-signaux ont été réalisées en utilisant un ton CW à 2,5GHz. La

puissance de sortie en fonction de la puissance d’entrée, pour différents nombres de cellules
amplificatrices actives de l’étage de puissance, est représentée en Figure II-46. Lorsque les 4
cellules amplificatrices sont actives (HPM), la puissance maximale Psat obtenue est de 30dBm et la
puissance de sortie à -1dB (P-1dB) est de 28dBm. En fonction du nombre de cellules actives, Psat
passe de 30dBm dans le HPM à 28,2dBm dans le MPM1 puis à 25,2dBm dans le MPM2. Dans le
114
LPM, Psat chute à 19,5dBm, les performances sont très fortement dégradées dans cette
configuration, la structure du DAT2 devenant très fortement dissymétrique. P-1dB passe quant à elle
de 28,1dBm dans le HPM à 26,8dBm dans le MPM1 puis à 23,6dBm dans le MPM2.
@ 2,5GHz P-1dB Psat

(dBm) (dBm)
HPM 28,1 30
MPM1 26,8 28,2
MPM2 23,6 25,2
LPM 18,2 19,5
Figure II-46 : Simulation de la Pout en fonction de Pin pour différentes cellules amplificatrices actives de
l’étage de puissance à 2,5GHz
La Figure II-47, présente les courbes de gain pour différentes cellules amplificatrices
actives ; le gain passe de 28dB dans le HPM à 27,3dB dans le MPM1, puis à 25,8dB MPM2. Ainsi
avec l’implémentation choisie, la variation du gain est réduite pour ces trois modes de
fonctionnement. Comme pour la puissance de sortie, les performances sont fortement dégradées
dans le LPM.
@ 2,5GHz Gain (dB)

HPM 28
MPM1 27,3
MPM2 25,8
LPM 20,5
Figure II-47 : Simulation du Gain en fonction de Pin pour différentes cellules amplificatrices actives de
l’étage de puissance à 2,5GHz
V.2.c Efficacité
La PAE en fonction de la puissance de sortie pour différentes cellules amplificatrices actives

de l’étage de puissance est illustrée en Figure II-48. Les améliorations les plus significatives lorsque
115
la puissance de sortie reste linéaire sont obtenues à Pout égal à 25dBm, où la PAE augmente de
12,8% dans le HPM à 16% en passant dans le MPM1, et à Pout égal à 21dBm où la PAE augmente
de 5,2% dans le HPM à 8,8% en passant dans le MPM2.
Le HPM a les mêmes performances qu’un amplificateur de puissance de l’état de l’art non
reconfiguré [KAN06], [LUQ08], mais en plus dans le MPM1 et le MPM2 le rendement est
significativement amélioré tout en conservant un gain constant.
@ 2,5GHz PAE (%) PAE (%)

(PA seul) (avec PCS
Pout=30dBm 32,2 32,2
Pout=25dBm 12,8 16
Pout=21dBm 5,2 8,8
Figure II-48 : Simulation de la PAE en fonction de Pout pour différentes cellules amplificatrices actives
de l’étage de puissance à 2,5GHz
Les améliorations peuvent être également quantifiées en termes de courant DC consommé,

comme représenté en Figure II-49. A Pout égal à 25dBm, le courant DC consommé est de 613mA
dans le HPM et est réduit à 493mA lorsque l’amplificateur de puissance est reconfiguré dans le
MPM1. De même, à Pout égal à 21dBm le courant consommé est réduit de 240mA entre le HPM où
le courant DC est de 600mA et le MPM2 où il est de 360mA.
116
@ 2,5GHz Idc (mA) Idc (mA)

(PA seul) (avec PCS)
Pout=30dBm 850 850
Pout=25dBm 613 493
Pout=21dBm 600 360
Figure II-49 : Simulation du courant DC en fonction de Pout pour différentes cellules amplificatrices
actives de l’étage de puissance à 2,5GHz
V.3 Layout et photographie du circuit
Le layout et la photographie du circuit complet sont représentés respectivement en

Figure II-50(a) et en Figure II-50(b). La surface totale occupée est de 4.9mm2, incluant les PADs.
Pour éviter d’introduire des déphasages entre les cellules amplificatrices de l’étage de
puissance, les lignes d’accès RF ont été dimensionnées avec la même longueur. La puce entière est
couverte par un plan de masse afin de réduire la résistance parasite de la connexion à la masse. Le
plan de masse est constitué de tous les niveaux de métallisation. Afin de venir alimenter les cellules
amplificatrices par le point milieu du DAT1 et des points milieux des primaires du DAT2, de larges
rails d’alimentation (60µm) ont été implémentés, composés de tous les niveaux de métallisation
comme le plan de masse, afin de réduire au maximum la résistance d’accès aux alimentations.
117
(a) layout (b) photographie

Figure II-50 : Layout et photographie de l’amplificateur de puissance utilisant la technique du PCS
L’étage de puissance représenté en Figure II-51 a également été envoyé à la fonderie

séparément [TUF12] afin de mieux caractériser le circuit pour les mesures.
118
(a) layout (b) photographie

Figure II-51 : Layout et photographie du circuit de test
V.4 Résultats de mesures
Il a été procédé à l’envoi du circuit en tape-out le 16 octobre 2011, avec une épaisseur
d’oxyde non standard OD18 choisie pour ses performances en matière de gain des transistors
utilisés dans les cellules amplificatrices. Cependant la fabrication a été reportée par deux fois : pour
le tape-out d’octobre 2011, puis pour le tape-out de mars 2012. La raison de ces reports est que le
nombre de circuits avec de l’OD18 n’était pas suffisant pour fabriquer un wafer complet. La même
situation s’est reproduite sur le tape-out de juillet 2012. Pour permettre la fabrication d’un circuit
dans les délais impartis, une version du circuit avec de l’OD25 a donc été réalisée et envoyée sur le
tape-out de juillet 2012.
119
V.4.a Résultats de mesures en petit signal
Les mesures petits-signaux ont été réalisées avec un analyseur de réseaux 4 ports (Agilent
E8361A 100 MHz à 67GHz). Ces mesures sur puce utilisent des pointes RF différentielles en
configuration Ground-Signal-Ground-Signal-Ground (GSGSG), avec un espacement de 100µm. La
Figure II-52 présente la comparaison des valeurs des paramètres S mesurées et simulées, obtenues
avec une tension d’alimentation de 3,8V.
Le gain du circuit (S21) mesuré est de 25,6dB contre 28 dB en simulation. Cette différence
dans le gain peut être causée par des pertes supplémentaires introduites par les transformateurs
intégrés. La bande passante mesurée à -3dB du gain est égale à 1,6GHz, de 1,1GHz à 2,7GHz. Les
paramètres S11 et S22 mesurés sont respectivement de -16dB et -10dB, alors qu’en simulation nous
avons obtenu -23,6dB et -6,2dB. Nous observons un léger décalage en fréquence pour l’adaptation
d’entrée qui est centrée à 2,25GHz. Nous obtenons cependant des allures similaires pour l’ensemble
des paramètres. Les résultats de simulations les plus significatifs sont regroupés dans le Tableau
II-5.
Figure II-52 : Comparaison des paramètres S simulés et mesurés dans le HPM
Tableau II-5 : Performance du PA paramètres S dans le HPM
Paramètre Mesure Simulation

Bande passante d’entrée (S11<-10dB) 1,8-2,8GHz 2-3,2GHz
Gain Maximum (dB) 26,2 29
120
Bande passante (à 3dB) du gain 1,1-2,7GHz 1,2-2,8GHz
Isolation de la sortie vers l’entrée (S12) <-69B <-70dB

2348mW 2280mW
Puissance consommée
(618mA*3,8V) (600mA*3.8V)
Avec la mesure des paramètres S, nous avons pu évaluer les performances de l’architecture
lorsqu’elle est reconfigurée. La Figure II-53 présente les courbes de paramètres S21 pour différentes
cellules amplificatrices actives. Le gain du circuit passe de 25,6dB dans le HPM à 22,5dB dans le
MPM1, puis à 21dB dans le MPM2. Comme pour la simulation des gains grands-signaux en fonction
du nombre de cellules amplificatrices, les performances sont fortement dégradées dans le LPM.
@ 2,5GHz S21
HPM 25,6dB
MPM1 22,5dB
MPM2 21dB
LPM 15,8dB
Figure II-53 : Paramètres S21 mesurés pour différents cellules amplificatrices actives de l’étage de
puissance
La Figure II-54 présente la mesure des paramètres S11 et S22 pour différentes cellules actives.
La Figure II-54(a) montre que l’adaptation d’entrée n’est que très légèrement modifiée lorsque des
cellules amplificatrices sont désactivées. Pour le paramètre S22, nous obtenons cependant un léger
décalage en fréquence, qui reste toutefois acceptable lorsque les cellules amplificatrices sont
désactivées.
121
@ 2,25GHz S11
HPM -37,7dB
MPM1 -36dB
MPM2 -34,5dB
LPM -32,5dB
(a) Mesures du paramètre S11
@ 2,5GHz S22
HPM -10dB
MPM1 -9,7dB
MPM2 -8,7dB
LPM -8dB
(b) Mesures du paramètre S22

Figure II-54 : Paramètres S11 et S22 mesurés pour différentes cellules amplificatrices actives de
l’étage de puissance
Ces résultats de mesures petits-signaux ont donc permis de mettre en évidence le bon
fonctionnement de l’amplificateur lorsqu’il est reconfiguré, et de vérifier la cohérence des mesures
avec les simulations.
V.4.b Résultats de mesures en large signal
Les mesures larges-signaux ont été réalisées sur le circuit représenté en Figure II-55 en
utilisant un ton CW à 2,5GHz. Lorsque les 4 cellules amplificatrices de l’étage de puissance sont
actives, la puissance maximale Psat obtenue est de 28dBm et la puissance de sortie à -1dB (P-1dB) est
de 26,8dBm. Si les deux cellules (PA2 et PA3) situées sur les voies internes connectées au DAT1
122
sont désactivée, Psat passe à 23,8dBm et P-1dB à 22dBm. Ces résultats de mesures valident le concept
proposé permettant de faire fonctionner le PA au plus proche de la compression, même lorsque des
niveaux de puissance moindre sont requis.
@ 2,5GHz P-1dB Psat Gain

(dBm) (dBm) (dB)
PA1 & PA2 26,8 28 11,6
& PA3 &
PA4 ONs
PA1 & PA4 22 23,8 7
ONs
Figure II-55 : Pout vs Pin pour différentes cellules amplificatrices actives de l’étage de puissance à
2,5GHz
Les améliorations sur le rendement ont également pu être quantifiées sur les courbes de rendement
de drain en fonction de la puissance de sortie, comme illustré en Figure II-56. Les améliorations les
plus significatives lorsque la puissance de sortie reste linéaire sont obtenues à Pout égal à 21dBm, où
le rendement de drain augmente de 6,2%, lorsque 4 cellules amplificatrices sont actives, à 9,5%
lorsque deux cellules sont désactivées, soit une amélioration de 53%. Les mesures larges-signaux
sur l’étage de puissance ont ainsi permis de valider la fonctionnalité du concept proposé en matière
d’adaptation du rendement au niveau de puissance.
Figure II-56 : rendement de drain pour différentes cellules amplificatrices actives de l’étage de
puissance à 2,5GHz
123
VI Conclusion
Ce chapitre a présenté la conception d’un amplificateur de puissance totalement intégré en

technologie CMOS 65 nm utilisant la technique du Power Cell Switching (PCS) pour la bande 7 du
standard LTE (uplink). L’objectif principal de l’architecture est d’augmenter le rendement et
d’apporter de la flexibilité par rapport à un PA fonctionnant seul. Différentes topologies d’étage de
puissance ont été préalablement présentées pour justifier les choix d’implémentation retenus.
Basée sur ces choix d’implémentation, une architecture différentielle innovante a été
développée en utilisant des DATs pour recombiner la puissance générée, et également pour
partitionner la puissance délivrée par l’étage pilote aux cellules amplificatrices de l’étage de
puissance. Une méthodologie de conception a été proposée afin de séquencer les différentes phases
de la conception.
Une comparaison avec l’état de l’art des PAs en technologie CMOS utilisant la technique du
PCS est faite dans le Tableau II-6 . Notre implémentation constitue la première réalisation en
technologie CMOS 65 nm d’un amplificateur de puissance utilisant la technique du PCS. Grâce à la
topologie SCT choisie, notre architecture permet d’obtenir une variation de gain réduite lorsque des
cellules sont éteintes. Les puissances de sortie maximum obtenues en simulation Psat de 30dBm et
P-1dB de 28dBm se situent aux niveaux de l’état de l’art, niveaux nécessaires pour respecter les
exigences en termes de puissance de sortie et de linéarité imposés par le standard LTE.
En ce qui concerne les améliorations sur la PAE lorsque des cellules sont éteintes avec la
technique PCS, l’architecture développée n’est pas au meilleur niveau de l’état de l’art. Cependant,
nous devions choisir un nombre de cellules actives qui permette d’assurer la linéarité à des
puissances égales à Psat-6dB et à Psat-9dB.
124
Tableau II-6 : Etat des PAs utilisant la technique du PCS

Gain en fonction
Structure de
Technologie Fréquence Valim taille P-1dB/Psat du nombre de PAE (%) @
Ref Standard l’étage de
(GHz) (V) (mm2) (dBm) cellules actives -9dB/-6dB/Psat
puissance
(dB)
CMOS Recombinaison
[OH06] - 2,4 3,3 1,53 20,2/23 14/19 10/16/35
180 nm en courant
CMOS DAT SCT avec 2

[CHO09] WiMax 2,4 3,3 4,32 27,7/30 -/28 10,4/16/33
90 nm modes
CMOS DAT PCT avec 3

[KIM11] WiMax 2,5 3,3 1,98 27,5/30,7 21,5/26/31,3 10,5/19,8/35
180 nm modes
CMOS DAT SCT avec 4

[PYE11] WCDMA 1,9 1.5 4 29,5/30 18,1/23/25,9/26,9 14/23/31
130 nm modes
Notre CMOS DAT SCT avec 4

LTE 2,5 3,8 4,9 28/30 20,5/25,8/27,3/28 8,8/12,5/32,2
travail 65 nm modes
Aussi, dans le chapitre suivant, une implémentation de l’amplificateur de puissance en

combinant les techniques du PCS et de l’ET sera présentée et développée afin de quantifier les
améliorations par rapport à l’architecture reconfigurable utilisant uniquement la technique du PCS.
125
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DCIS 2012, 28-30 novembre 2012.
127
128
129
Chapitre III
III Intégration complète d’un PA CMOS combinant les
techniques du power cell switching et de l’envelope
tracking
III INTEGRATION COMPLETE D’UN PA CMOS COMBINANT LES TECHNIQUES DU POWER CELL
SWITCHING ET DE L’ENVELOPE TRACKING .................................................................................................. 130
I IMPLEMENTATION DES TECHNIQUES DU POWER CELL SWITCHING DE L’ENVELOPPE TRACKING......................... 131
I.1Architecture globale retenue ....................................................................................................................... 131
I.2Difficultés d’implémentation ....................................................................................................................... 133
I.3Performances de l’amplificateur d’enveloppe en fonction de la tension d’alimentation ............................ 134
II MISE EN ŒUVRE DE LA TECHNIQUE DE L’ET ..................................................................................................... 135
II.1 Régulateur de tension linéaire ................................................................................................................ 135
II.2 Alimentation à découpage....................................................................................................................... 136
II.2.a Implémentation ....................................................................................................................................................136
II.2.b Contraintes de la conception d’une alimentation à découpage .............................................................................137
II.3 Choix de la topologie de l’amplificateur d’enveloppe ............................................................................ 138
III IMPLEMENTATION DE L’AMPLIFICATEUR D’ENVELOPPE .................................................................................... 140
III.1 Architecture retenue pour l’amplificateur d’enveloppe .......................................................................... 140
III.2 Principes de fonctionnement ................................................................................................................... 142
III.3 Modes de fonctionnement ....................................................................................................................... 145
III.4 Implémentation de l’amplificateur linéaire ............................................................................................ 147
III.5 Implémentation de l’alimentation à découpage ...................................................................................... 149
III.5.a Implémentation d’un Convertisseur Buck ............................................................................................................150
III.5.b Dimensionnement des transistors utilisés comme commutateurs.........................................................................150
III.5.c Etage pilote du convertisseur Buck ......................................................................................................................155
III.5.d Comparateur à hystérésis .....................................................................................................................................156
IV PERFORMANCES DE L’AMPLIFICATEUR DE PUISSANCE COMBINANT LES TECHNIQUES DU PCS ET DE L’ET ....... 158
IV.1 Rendement de l’amplificateur d’enveloppe ............................................................................................. 158
IV.2 Rendement de l’amplificateur de puissance combinant les techniques du Power Cell Switching et de
l’Envelope Tracking .............................................................................................................................................. 160
IV.3 Etude de la linéarité ................................................................................................................................ 162
IV.3.a Simulation des ACLRs ........................................................................................................................................162
IV.3.b Simulation de l’EVM ...........................................................................................................................................163
IV.3.c Compromis rendement linéarité ...........................................................................................................................164
V CONCLUSION ET PERSPECTIVES ......................................................................................................................... 165
130
Chapitre III : Intégration complète d’un amplificateur de puissance CMOS combinant
les techniques du power cell switching et de l’envelope tracking
Introduction : Ce troisième chapitre est consacré à une architecture entièrement intégrée

en technologie CMOS 65 nm combinant les techniques d’amélioration du rendement suivantes :
l’Enveloppe Tracking (ET) et le Power Cell Switching (PCS). L’objectif principal est d’évaluer les
améliorations qu’apporte la combinaison de ces deux techniques par rapport à un PA fonctionnant
seul et au PA utilisant la technique du PCS décrite dans le chapitre 2. Dans un premier temps nous
présenterons l’architecture globale, puis, afin de justifier les choix d’implémentation retenus pour
la technique de l’ET, différentes topologies d’amplificateur d’enveloppe permettant d’obtenir un
rendement énergétique élevé sans détériorer la linéarité de l’amplificateur de puissance seront
exposées. Après cette étude, nous en viendrons à l’architecture de l’amplificateur d’enveloppe
retenue, en décrivant le rôle et les performances de ses différents constituants, et nous justifierons
les choix d’implémentation au niveau circuit. Enfin, les performances simulées de l’architecture
globale seront présentées et comparées à l’architecture développée dans le chapitre 2, avant de
conclure.
I Implémentation des techniques du power cell switching

de l’enveloppe tracking
I.1 Architecture globale retenue
Afin de combiner l’architecture présentée au chapitre 2 utilisant la technique du power cell

switching (PCS) avec la technique de l’enveloppe tracking (ET), et sachant que lorsqu’il n’y a plus
qu’une seule cellule de puissance active les performances sont fortement dégradées à cause des
pertes dans le DAT utilisé comme combineur de puissance en sortie, nous nous fixons trois modes
de fonctionnement : le mode pleine puissance HPM (PA1, PA2, PA3 et PA4 activées), le mode
intermédiaire MPM (PA1, PA2, PA3 activées) et un mode faible puissance LPM (PA1 et PA2
activées). L’architecture globale ainsi proposée est présentée en Figure III-1.
Dans les architectures modernes de transmetteur RF, l’amplitude et la phase du signal à

transmettre sont directement générées en bande de base avant que le signal soit transposé à la
fréquence RF [WAN06]. Avec une telle implémentation, le signal en bande de base sBB(t) peut être
représenté dans le plan complexe en fonction des composantes I(t) et Q(t), ou en coordonnées
polaires avec les composantes A(t) et Φ(t) comme suit :
(III-1)
131
où l’amplitude de l’enveloppe complexe a pour expression :
√ (III-2)
et la phase de l’enveloppe complexe :
(III-3)
A cause des opérations non linéaires introduites dans les équations (III-2) et (III-3), les
bandes passantes du signal d’enveloppe A(t) et du signal de phase Φ(t) sont beaucoup plus
importantes que celle du signal bande de base sBB(t) [WAN07]. Aussi, la technique de l’envelope
tracking (ET), qui nécessite une bande passante de l’amplificateur d’enveloppe moins importante et
un alignement moins précis que la technique EER (Envelope Elimination and Restoration)
[REY05], est la plus appropriée pour les applications nécessitant une large bande passante du signal
à transmettre, comme dans le cas du standard LTE [MCC12].
Mise en forme de √(I2+Q2)

Amplificateur
l’enveloppe Venv d’enveloppe
DSP
Batterie
Générateur
(2.8V~4.2V)
Signal
Bande de Base Image numérique de l’enveloppe : 3bits
Q 0
I Vpola2 Valim2 Vpola1 Valim1
90
PA
Rfout+
+ + +
PA1
- -
+ +
PA2
+ - -
Pilote 100Ω
- + +
PA3
- -
+ +
PA4
- -
- Rfout-
Figure III-1 : Architecture globale du système combinant les techniques du PCS et de l’ET
132
Avec l’implémentation d’un amplificateur d’enveloppe, l’efficacité totale du système est

égale au produit du rendement de l’amplificateur d’enveloppe par le rendement du PA. Le
rendement global ηglobal de l’ensemble (PA et amplificateur d’enveloppe) peut donc être approximé
de la façon suivante [ASB12] :
(III-4)
où ηPA et ηampli_env sont respectivement le rendement de l’amplificateur de puissance et de

l’amplificateur d’enveloppe. Ainsi comme le montre l’équation (III-4), il est important d’optimiser
le rendement de l’amplificateur de puissance, mais également le rendement de l’amplificateur
d’enveloppe.
I.2 Difficultés d’implémentation
Avec l’implémentation d’un amplificateur d’enveloppe, l’amplificateur de puissance est

soumis aux effets de la variation de la tension d’alimentation sur sa linéarité [BUM10]. La
Figure III-2(a) montre que le gain change avec la tension d’alimentation. L’augmentation du gain
en fonction de Valim peut être causée par une augmentation de la résistance de sortie et de la
transconductance du PA. La Figure III-2(b) montre l’effet de la tension d’alimentation sur la phase
du signal de sortie. Les capacités parasites (Cds, Cgd) des transistors de puissance ont également une
dépendance vis-à-vis de la tension d’alimentation. Celle-ci peut changer les conditions de
polarisation de ces capacités parasites, entrainant une modification de l’impédance de sortie, et
causant ainsi un décalage de phase.
Phase(rad)
Av
Valim(V) Valim(V)
(a) Gain en tension du PA vs Valim (b) Phase du signal RF de sortie vs Valim
Figure III-2 : Distorsions d’amplitude et de phase en fonction de la tension d’alimentation
133
I.3 Performances de l’amplificateur d’enveloppe en fonction de la

tension d’alimentation
Les caractéristiques de la PAE vs Pout et du gain vs Pout en fonction de Valim, en ne prenant pas en
compte le rendement énergétique de l’amplificateur d’enveloppe, sont représentées en Figure III-3
pour les trois modes de fonctionnement. Ces caractéristiques mettent en évidence les améliorations
sur la PAE obtenues en ajustant la tension d’alimentation du PA, et la variation du gain en fonction
de la tension d’alimentation. Aussi, vont-elles également permettre de déterminer la dynamique de
tension de l’amplificateur d’enveloppe afin d’optimiser les performances du PA.
(a) LPM
(b) MPM
(c) HPM
Figure III-3 : Caractéristiques PAE vs Pout et Gain vs Pout en fonction de Valim et du mode de
fonctionnement en appliquant un signal CW
134
Un autre paramètre important dans la conception de l’amplificateur d’enveloppe est

l’impédance vue par l’amplificateur d’enveloppe RPA [LI10]. Aussi afin d’évaluer la variation de
résistance équivalente du PA que va devoir piloter l’amplificateur d’enveloppe, la caractéristique
RPA en fonction de P-1dB obtenue pour différentes Valim pour les trois modes de fonctionnement est
illustrée en Figure III-4. Lorsque Valim décroît, la résistance RPA vue par l’amplificateur d’enveloppe
augmente, affectant son rendement. L’amplificateur d’enveloppe devra être capable de piloter des
charges variables RPA comprises entre 7Ω et 18Ω en fonction du mode de fonctionnement et de
Valim.
VPA=2,8V
VPA=2,6V VPA=3,2V
VPA=3V VPA=3,6V
VPA=3,8V
VPA=2,6V VPA=3V
VPA=2,6V
VPA=2,8V VPA=2,8V
VPA=3,2V VPA=3V
VPA=3,6V
VPA=3,8V VPA=3,6V VPA=3,8V
VPA=3,2V
Figure III-4 : Caractéristiques RPA vs P-1dB en fonction de Valim
II Mise en œuvre de la technique de l’ET
Comme nous l’avons présenté au chapitre 1, la technique de l’ET consiste à faire varier la
tension d’alimentation de l’amplificateur de puissance au rythme du signal d’enveloppe, de telle
sorte que la puissance de sortie du PA soit à chaque instant au plus proche de la puissance qu’il peut
fournir. Afin de pouvoir implémenter la technique de l’enveloppe tracking, nous allons présenter
différentes topologies possibles.
II.1 Régulateur de tension linéaire
La Figure III-5 montre l’implémentation d’un régulateur linéaire LDO (Linear Output
Regulator). Le principe d’un tel régulateur [HAZ05] est de contrôler une chute de tension résistive
135
pour réguler la tension de sortie. Les pertes sont alors proportionnelles à la chute de tension à
travers l’élément résistif, et le rendement d’un tel régulateur peut s’exprimer de la manière suivante:
(III-5)
où VPA est la tension d’alimentation de sortie délivrée au PA et Valim la tension

d’alimentation. L’implémentation d’un régulateur linéaire n’est pas la meilleure solution en ce qui
concerne le rendement de l’architecture globale. Cependant, dans les technologies avancées telles
que la CMOS 65 nm, des régulateurs linéaires peuvent être plus facilement implémentés. Aussi, si
le but est de réguler la tension d’alimentation du PA sans se préoccuper du rendement, un régulateur
linéaire peut permettre de réaliser une solution simple et faible coût.
VALIM VALIM
Venv Venv
+ +
AV AV
- -
VPA VPA
IPA IPA
PA PA
Régulateur linéaire générique Régulateur linéaire CMOS
Figure III-5 : Régulateur linéaire
II.2 Alimentation à découpage
II.2.a Implémentation
Afin d’obtenir un meilleur rendement énergétique qu’avec un régulateur linéaire,

l’amplificateur d’enveloppe peut être implémenté avec une alimentation à découpage. Dans cette
configuration, des transistors sont utilisés comme commutateurs [KRE98]. Le schéma de principe
d’une telle structure est décrit en Figure III-6. Le signal de référence DC (Valim) est d’abord
136
transposé à la fréquence de découpage, puis, dans un second temps, élevé ou abaissé, pour enfin être
filtré.
Transposition à la fréquence
Montage élévateur/abaisseur Filtrage des ondulations
de découpage
VPA
Venv
VDEC
Figure III-6 : Schéma de principe d’une alimentation à découpage
Une alimentation à découpage est composée d’un convertisseur de tension DC/DC combiné
à un système de contrôle. Le système de contrôle permet de réguler la tension de sortie et de
commander les transistors utilisés comme commutateurs. La Figure III-7 présente deux des
principales topologies de convertisseur DC/DC : le convertisseur Buck, permettant de convertir la
tension de référence en une tension de plus faible valeur, et le convertisseur Boost, qui convertit la
tension de référence en une tension de plus forte valeur. Un système de contrôle doit également être
implémenté afin d’effectuer la régulation de tension de sortie et de contrôler la commande des
commutateurs.
VControl
VPA
VControl PMOS
PMOS
Batterie IPA
VPA Batterie
(2,8V~4,2V) IPA PA
(2,8V~4,2V)
VControl VControl
NMOS NMOS
PA
Convertisseur Buck Convertisseur Boost
Figure III-7 : Convertisseurs DC/DC classiques
II.2.b Contraintes de la conception d’une alimentation à découpage
137
La conception d’une alimentation à découpage nécessite de réaliser un compromis entre

trois paramètres importants : la bande passante, l’ondulation de la tension délivrée à l’amplificateur
de puissance, et le rendement. Pour réduire l’ondulation sur l’alimentation du PA et permettre un
suivi d’enveloppe avec une bande passante importante, la fréquence de découpage doit être élevée,
ce qui induit des pertes par commutation importantes, et entraîne une dégradation du rendement de
l’amplificateur d’enveloppe.
Avec un PAPR important, la dynamique de la tension de sortie est également importante.

Pour s’accommoder de cela, l’alimentation à découpage doit être capable de fonctionner sur une
grande plage de tension. La topologie retenue pour le convertisseur DC/DC doit être choisie en se
basant sur la valeur de la tension de la batterie et la dynamique de la tension de sortie. Si la tension
d’alimentation du PA est toujours en dessous la tension de la batterie, un convertisseur Buck doit
être employé. Cependant, si la tension de la batterie chute en dessous de la tension d’alimentation
du PA, un convertisseur Boost est alors nécessaire en complément [TUF11a]. Cette situation peut se
produire si la batterie se décharge progressivement, et si le PA nécessite une tension d’alimentation
maximale constante. Dans ce cas, un convertisseur élévateur de tension peut être utilisé pour
étendre la durée d’utilisation de la batterie lorsque la tension d’alimentation de la batterie
commence à décroître.
II.3 Choix de la topologie de l’amplificateur d’enveloppe
La contribution énergétique de l’amplificateur d’enveloppe est déterminante dans les

performances de l’architecture globale. Un rendement élevé est généralement obtenu en
implémentant une alimentation à découpage avec un convertisseur DC/DC, avec une fréquence de
découpage fcom qui doit être plusieurs fois supérieure à celle du signal d’enveloppe. Pour les
applications nécessitant une bande passante réduite, les convertisseurs DC/DC haut rendement
peuvent être réalisés avec des convertisseurs sigma delta ou PWM (pulse width modulation)
[SAH04]. Cependant avec ce type de convertisseur, une fréquence de découpage élevée va
introduire des pertes en commutation importantes pour des signaux d’enveloppe avec de larges
bandes passantes. Pour un signal d’enveloppe avec une bande passante maximum de 20 MHz,
comme dans le cas du LTE, la fréquence de découpage doit être au moins égale à 100 MHz, ce qui
entraine des pertes trop importantes pour rendre cette implémentation attractive. Il est néanmoins
138
possible de combiner un régulateur linéaire et une alimentation à découpage afin d’optimiser les
performances, et de réaliser ainsi un compromis entre la bande passante et le rendement.
De plus, comme représenté en Figure III-8, une alimentation à découpage a généralement un

rendement dégradé pour les tensions de sortie proches de Valim afin d’améliorer le rendement pour
les tensions de sortie intermédiaires. Aussi, bien qu’une alimentation à découpage ait un rendement
moyen meilleur qu’un régulateur linéaire, pour les tensions de sortie proches de Valim, le régulateur
linéaire peut permettre d’obtenir des rendements meilleurs qu’une simple alimentation à découpage.
Par conséquent, comme l’illustre la Figure III-8, lorsque le PA fonctionne à pleine puissance, il peut
être nécessaire de passer d’une alimentation à découpage à un régulateur linéaire. Ainsi une solution
hybride combinant les avantages des deux types d’alimentation peut être une alternative.
Figure III-8 : Comparaison des performances entre un régulateur linéaire et une alimentation à
découpage, et mise en perspective d’une alimentation optimisée
Comme représenté en Figure III-9, un transistor utilisé comme commutateur (Mshunt) avec
une faible résistance série peut être placé à la sortie du convertisseur DC/DC comme première
solution. Ce commutateur permet ainsi de court-circuiter le potentiel de sortie du régulateur à la
tension d’alimentation de la batterie lorsque l’amplificateur d’enveloppe ne permet plus d’améliorer
le rendement.
Une deuxième approche consiste à combiner en parallèle un amplificateur linéaire et le

convertisseur DC/DC, comme représenté en Figure III-9 [WAN06]. Cette topologie a plusieurs
avantages. Le régulateur linéaire peut être utilisé pour absorber les ondulations sur la tension de
sortie causées par le convertisseur DC/DC, et également pour fournir les composantes hautes
139
fréquences contenues dans l’enveloppe du signal, sans besoin d’implémenter un condensateur de

valeur importante ou un filtre à la sortie du convertisseur DC/DC. Dans cette configuration,
l’amplificateur linéaire peut supporter toute la bande passante. Ainsi, la fréquence de découpage
peut être réduite, ce qui permet d’obtenir un meilleur rendement qu’une simple alimentation à
découpage. C’est donc cette seconde topologie qui a été retenue pour implémenter l’amplificateur
d’enveloppe.
Amplificateur linéaire
Venv
VControl Vshunt
PMOS Mshunt
Batterie
VPA
(2,8V~4,2V) IPA
VControl
NMOS
PA
Figure III-9 : Topologie de régulateur de tension hybride combinant un régulateur linéaire et une
alimentation à découpage
III Implémentation de l’amplificateur d’enveloppe
III.1 Architecture retenue pour l’amplificateur d’enveloppe
L’objectif est d’intégrer l’amplificateur d’enveloppe avec l’amplificateur de puissance

utilisant la technique du PCS présentée au chapitre 2. L’amplificateur d’enveloppe doit avoir un
rendement énergétique qui ne dégrade pas les performances de l’architecture globale et être
également capable de supporter une bande passante de 20 MHz requise par le standard LTE pour
pouvoir obtenir une bonne fidélité du signal d’enveloppe fournie à l’amplificateur de puissance ; il
doit aussi être capable de piloter des charges variables. En effet, l’un des paramètres importants
dans la conception de l’amplificateur d’enveloppe est l’impédance vue par le l’amplificateur
d’enveloppe RPA.
140
L’architecture de l’amplificateur d’enveloppe retenue est représentée en Figure III-10, elle

est composée d’un amplificateur linéaire et d’une alimentation à découpage composée d’un système
de commande et d’un convertisseur Buck.
Convertisseur
Alimentation à découpage Buck
Valim
Mc1
Commande
du convertisseur Pilote
Buck Convertisseur
Buck
Amplificateur linéaire Mc2
Amplificateur opérationnel
Valim Valim
Ilin/N Rshunt
Mpmos1 N : 1 Mpmos2
Venv ipmos
+ Vshunt
- VDEC
Gm Mnmos2 AOP
Mnmos1 +
L
-
inmos
Ilin
RPA IBuck
VPA
R2 IPA
R1
PA
Figure III-10 : Architecture de l’amplificateur d’enveloppe retenue
L’obtention d’un rendement important pour l’amplificateur d’enveloppe, tout en maintenant

une linéarité acceptable, est déterminante dans la conception de l’architecture globale. Ainsi, le
rendement de l’amplificateur d’enveloppe ηampli_env est la combinaison du rendement de
l’alimentation à découpage ηdec et du rendement de l’amplificateur linéaire ηlin, et s’exprime avec
l’équation suivante [KWA12] :
(III-6)
141
où α est le ratio en la puissance fournie par l’alimentation à découpage sur la puissance

totale fournie par l’amplificateur d’enveloppe.
III.2 Principes de fonctionnement
Comme illustré en Figure III-11, de façon schématique, l’amplificateur linéaire peut être
assimilé à une source de tension indépendante permettant d’amplifier le signal d’enveloppe alors
que l’alimentation à découpage se comporte comme une source de courant contrôlée fournissant la
majorité du courant nécessaire à la charge ; le courant fourni à l’amplificateur de puissance IPA étant
la combinaison du courant fourni par l’étage linéaire Ilin et du courant fourni par le convertisseur
Buck de l’alimentation à découpage IBuck.
Ilin VPA
Ilin/N
IBuck IPA
Courant de
Venv contrôle RPA
Signal Amplificateur
d’enveloppe de puissance
Figure III-11 : Schéma équivalent de l’amplificateur d’enveloppe
Pour réaliser le système de commande de l’alimentation à découpage, une contre-réaction en

courant est nécessaire. Pour limiter les pertes résistives, cette contre-réaction est réalisée au moyen
d’un amplificateur trans-impédance qui permet de détecter une fraction du courant (Ilin/N) fourni par
l’amplificateur d’enveloppe, et de réduire la valeur de l’inductance L nécessaire pour atteindre la
fréquence de découpage fcom visée. En fonction de l’amplitude et du sens de ce courant, la chute de
tension résultante aux bornes de la résistance Rshunt va permettre de commander le comparateur à
hystérésis contrôlant l’activation et la désactivation des transistors Mc1 et Mc2 utilisés comme
commutateurs dans le convertisseur Buck.
142
La valeur du ratio du miroir de courant N est choisie égale à 100, puisque les transistors
Mnmos1 et Mpmos1 doivent avoir un rapport W/L suffisant pour fournir à la charge RPA (PA) le courant
que ne peut pas fournir le convertisseur Buck. Les formes d’ondes en chaque nœud de
l’amplificateur d’enveloppe sont représentées en Figure III-12.
t1 t2 t3
VPA
ΔT1 ΔT2
Venv
Ilin
Vshunt
Vhys
-Vhys
IBuck
Valim
t
(Valim-VPA)/L -VPA/L
VDEC
Figure III-12 : Formes d’onde de l’amplificateur d’enveloppe
Comme le montre la Figure III-12, lorsque le signal d’entrée Venv augmente, le courant dans
l’amplificateur linéaire Ilin augmente également. Le courant détecté (Ilin/N) est ensuite converti en
une tension de contrôle Vshunt au moyen de la résistance Rshunt, qui est appliquée directement à
l’entrée du comparateur à hystérésis. A t1, Vshunt devient plus grande que le seuil positif du
comparateur à hystérésis, et passe à l’état bas à la sortie de ce dernier. Le transistor PMOS Mc1
devient passant, entrainant une augmentation du courant dans le convertisseur Buck IBuck avec une
pente de (Valim-VPA)/L durant ΔT1. Comme IBuck augmente, Ilin diminue et donc Vshunt diminue
également. A t2, Vshunt devient plus petite que le seuil négatif du comparateur à hystéresis, la sortie
143
du comparateur à hystérésis passe alors à l’état haut et le transistor NMOS Mc2 devient passant,
alors que le transistor Mc1 se bloque ; le courant IBuck décroît alors avec une pente de -VPA/L durant
ΔT2. En suivant ce processus périodique, le convertisseur Buck fournit une grande partie du courant
nécessaire à l’amplificateur de puissance, alors que l’amplificateur linéaire sert à compenser
l’ondulation du courant du convertisseur Buck.
La fréquence de découpage fcom est déduite de l’inverse de la période ΔT1+ΔT2 et s’exprime

(III-7)
où Valim, Vhyst, Rshunt, L et N sont respectivement la tension d’alimentation, la valeur du seuil

du comparateur à hystéresis, la résistance de shunt, l’inductance du convertisseur Buck et la fraction
du courant de l’amplificateur linéaire détecté par l’amplificateur trans-impédance.
La fréquence maximale de découpage est obtenue quand VPA est égale à Valim/2. Elle peut
s’exprimer comme suit :
(III-8)
A partir de l’équation (III-8), le maximum de l’ondulation du convertisseur Buck

[Vhyst/(Rshunt/N)] est inversement proportionnel à fcom. Puisque l’amplificateur linéaire fournit un
courant en opposition de phase pour compenser l’ondulation du courant du convertisseur Buck, les
pertes dans l’amplificateur linéaire sont inversement proportionnelles à fcom , alors que les pertes par
commutation sont proportionnelles à fcom. Les pertes dans l’alimentation à découpage Pdec et dans
l’amplificateur linéaire Plin sont données en (III-9) et en (III-10) où K1 et K2 sont des constantes.
(III-9)
(III-10)
144
(III-11)
Pour que le convertisseur Buck fournisse la quasi-totalité du courant à l’amplificateur de

puissance, l’inductance externe doit être capable de fournir le courant à n’importe quelle fréquence
afin de respecter le slew-rate du courant de charge IPA. Cette condition s’exprime de la manière
suivante :
(III-12)
L’expression de la valeur maximale de l’inductance peut être déduite de (III-12) et

s’exprime comme suit :
(III-13)
avec VPA(t)=Vo.sin(2π.fs.t). La valeur maximale de l’inductance peut en être déduite :
√
(III-14)
En substituant (III-14) dans (III-8), la fréquence de découpage requise fcom peut être déduite :
(III-15)
√
III.3 Modes de fonctionnement
Pour une application nécessitant des bandes passantes jusqu’à 20 MHz comme dans le cas
du LTE, la fréquence de découpage fcom doit être très importante pour respecter l’équation (III-15),
il en résulte une dégradation importante du rendement de l’amplificateur d’enveloppe. Comme
illustré en Figure III-13(a), lorsqu’un signal de 5 MHz est appliqué à l’entrée, la fréquence de
145
commutation fcom est de l’ordre de 250 MHz. De plus, pour compenser l’ondulation du courant de ce
convertisseur, la bande passante de l’amplificateur linéaire doit être supérieure à fcom.
(a) (b)
Figure III-13 : Formes d’onde en fonction de la fréquence de découpage
Considérons un autre mode de fonctionnement où l’alimentation à découpage ne peut pas

couvrir le slew-rate requis pour le courant de charge. Dans ce cas, l’inductance déterminée en
(III-14) est augmentée, et l’alimentation à découpage n’est pas capable de fournir la totalité du
courant nécessaire à la charge ; l’amplificateur linéaire fournit alors le courant manquant à la charge
ainsi que le courant nécessaire à la compensation de l’ondulation du courant dans le convertisseur
Buck. Dans cette configuration, comme représenté en Figure III-13(b), le courant IBuck varie entre
250mA et 350mA et la fréquence de découpage est proportionnelle au courant d’entrée. De plus, la
fréquence de découpage est considérablement réduite, et, ainsi, la bande passante requise pour
l’amplificateur linéaire est également significativement réduite. De sorte que dans la conception, en
augmentant la valeur de l’inductance obtenue avec l’équation (III-14), la fréquence de découpage
optimale décrite en (III-11) peut être déduite.
146
Dans ce deuxième mode de fonctionnement, les formes d’ondes du courant pour

différentes valeurs d’inductance L sont représentées en Figure III-14 . Pour un signal LTE avec une
bande passante de 5 MHz, la valeur optimale de l’inductance choisie est de 48nH. Dans le cas
extrême d’une valeur d’inductance très importante, le convertisseur Buck se comporte comme une
source de courant constante. Cependant, si la bande passante du signal d’enveloppe est réduite,
l’amplificateur d’enveloppe pourra fonctionner dans la configuration représentée en
Figure III-13(a). Dans notre implémentation, nous avons retenu le deuxième mode de
fonctionnement, illustré en Figure III-13(b), afin de s’accommoder de signaux avec une large bande
passante, comme dans le cas du LTE.
Figure III-14 : Formes d’onde du courant pour différentes valeurs d’inductance
III.4 Implémentation de l’amplificateur linéaire
Un amplificateur linéaire a été implémenté grâce à un amplificateur opérationnel avec

topologie «folded-cascode» et avec un buffer de sortie polarisé en classe AB, afin de fournir un
faible courant de repos (≈10mA) ; son schéma simplifié est représenté en Figure III-15.
L’amplificateur opérationnel a été conçu avec une bande passante permettant de couvrir la
dynamique de l’enveloppe et de minimiser la consommation DC. La tension d’alimentation a été
choisie égale à 4,5V, ainsi, l’amplificateur linéaire est capable de délivrer une tension de sortie
comprise entre 0,5V et 4,2V. Le courant de repos est de 10mA avec un gain de 3dB en boucle
fermée pour une bande passante de 100 MHz. Les transistors nsvt25, psvt25 et les transistors
147
next25_hv, pext25_hv (pour le buffer de sortie) du design kit ont été utilisés pour réaliser
l’amplificateur opérationnel. Le buffer de sortie polarisé en classe AB est dimensionné pour être
capable de fournir un courant maximal de 400mA. Ainsi, les dimensions des largeurs de grille des
transistors Mpmos1 et Mnmos1 sont choisies respectivement égales à 8mm et 3,5mm, et leur longueur
de grille est fixée à 0,25µm.
Valim
M3 M4
Vb1
Vb2
M7
M3C M4C
Mpmos1 Mpmos2
Vin- Vin+
M1 M2
Vb6 VPA Vout2
M8 M9
Vb5
Mnmos1 Mnmos2
Vb3
M1C M2C
Vb4
M5 M6
Figure III-15 : Schéma de l’amplificateur opérationnel utilisé pour implémenter l’étage linéaire.
Le rendement du buffer de sortie polarisé en classe AB de l’amplificateur linéaire est

déterminant pour ne pas dégrader le rendement global de l’amplificateur d’enveloppe. Puisque la
majorité du courant DC est fournie par le convertisseur Buck, lorsqu’une tension continue est
appliquée en entrée de l’amplificateur d’enveloppe, les pertes sont minimales dans l’amplificateur
linéaire. Lorsque les transistors (Mpmos1 et Mnmos1) constituant le buffer de sortie fournissent ou
tirent du courant, leurs chutes de tension respectives Vds induisent des pertes de conduction, qui
s’expriment de la façon suivante :
(III-16)
148
(III-17)
Lorsqu’ un signal modulé LTE est appliqué comme représenté en Figure III-16, avec la
faible fréquence de découpage fcom, pour l’alimentation à découpage, le courant IBuck a une faible
variation d’amplitude, et le convertisseur Buck se comporte alors comme une source de courant
quasiment constante. De plus, l’amplificateur linéaire fournit plus souvent du courant AC qu’il n’en
tire, puisque la plupart du temps IPA>IBuck. La largeur de grille du transistor Mnmos1 peut être réduite,
limitant ainsi ces pertes par conduction.
IPA(t) IBuck(t)
courants (mA)
Ilin(t)
temps(µs)
Figure III-16 : Formes d’onde des courants dans l’amplificateur d’enveloppe avec un signal LTE
III.5 Implémentation de l’alimentation à découpage
L’alimentation à découpage comprend un convertisseur Buck et un système de commande

composé d’un étage pilote, du comparateur à hystérésis et de l’amplificateur trans-impédance. Dans
le cas d’une alimentation à découpage utilisée seule (sans l’amplificateur linéaire en parallèle), et en
l’absence de filtrage à la sortie du convertisseur Buck, les ondulations du courant générées par le
convertisseur Buck sont mélangées au signal RF dans le PA, causant une déformation du signal RF.
Cette situation est particulièrement critique pour les amplificateurs d’enveloppe implémentés
uniquement avec une alimentation à découpage commandée par un signal PWM avec une fréquence
de commutation fixe. Afin de minimiser le bruit parasite généré par le convertisseur DC/DC utilisé
149
seul, plusieurs techniques ont été étudiées [SAH04]. Avec l’implémentation retenue, les ondulations
générées par le convertisseur Buck peuvent être absorbées grâce à l’amplificateur linéaire et de
plus, la fréquence de commutation fcom variant dans le temps en fonction de l’enveloppe, le bruit
généré par le convertisseur Buck est étalé sur une large gamme de fréquences, et l’amplitude des
raies parasites est réduite. Ainsi avec notre implémentation, il n’est pas nécessaire de placer un filtre
en sortie du convertisseur Buck.
III.5.a Implémentation d’un Convertisseur Buck
Le schéma simplifié du convertisseur Buck est représenté en Figure III-17, il est composé
d’un transistor PMOS Mc1 et d’un transistor NMOS Mc2 utilisés comme commutateurs, et
également d’un étage driver, permettant d’inverser le signal de commande fourni en amont par le
comparateur à hystérésis, et de réduire la durée des commutations lorsque Mc1 et Mc2 sont passants
en même temps. Comme nous l’avons décrit précédemment, lorsque Mc1 est passant et Mc2 est
bloqué, le potentiel VDEC se trouve connecté au potentiel Valim, en négligeant la chute de tension Vds
aux bornes du transistor Mc1, et le courant croît alors dans l’inductance L. De même, lorsque Mc1 est
bloqué et Mc2 passant, le potentiel VDEC se trouve connecté à la masse en négligeant la chute de
tension Vds aux bornes du transistor Mc2.
Valim
│Idc1│
Mc1
Pilote
Convertisseur
VDEC VPA
Buck
Signal Amplificateur linéaire

de commande
Mc2 IPA
│Idc2│ PA
Figure III-17 : Implémentation du convertisseur Buck
III.5.b Dimensionnement des transistors utilisés comme commutateurs
150
Les transistors Mc1 et Mc2 utilisés comme commutateurs doivent être dimensionnés pour
minimiser les pertes en conduction et les pertes en commutation. En théorie, le rendement d’un
convertisseur DC/DC est de 100%. Cependant, les transistors Mc1 et Mc2 ne sont pas idéaux, ce qui
limite le rendement maximum de l’alimentation à découpage, et ils doivent être dimensionnés afin
de minimiser les pertes. Les pertes dans les convertisseurs DC/DC peuvent être classées en deux
catégories. D’une part, les pertes par conduction, et d’autre part les pertes par commutation
[KWA12], comme illustré en Figure III-18.
Pcond
│Idc1│
Mc1 off Mc1 on
Valim-VDEC
VDEC
Mc2 on Mc2 off

│Idc2│
toff ton
Pcom
Figure III-18 : Courants et tensions dans le convertisseur Buck
Les pertes par conduction sont proportionnelles au courant délivré par le transistor PMOS
Mc1 et par le transistor NMOS Mc2. Les pertes dominantes dans les pertes par conduction sont dues
à la résistance série des transistors Mc1 et Mc2 ; en négligeant la résistance série de l’inductance
externe L (de l’ordre de 5mΩ), les pertes par conduction peuvent s’exprimer de la façon suivante :
(III-18)
où D est le rapport cyclique moyen, ION le courant de drain lorsque Mc1 ou Mc2 sont
passants, RON_Mc1 et RON_Mc2 sont respectivement les résistances séries à l’état passant des transistors
Mc1 et Mc2. Comme le montre la Figure III-19(a), les pertes par conduction ne sont pas dépendantes
151
de la fréquence de commutation, et sont inversement proportionnelles à la largeur du transistor,

sachant que la résistance série du transistor à l’état passant s’exprime de la façon suivante :
(III-19)
où L est la longueur de grille du transistor, W sa largeur de grille, VT sa tension de seuil, µ

la mobilité des porteurs, et Cox la capacité surfacique de l’oxyde de grille.
(a) perte par conduction dans le transistor Mc1 (b) perte de croisement dans le transistor Mc1
(c) perte au nœud VDEC dans le transistor Mc1 (d) perte au nœud Vgc1 dans le transistor Mc1
(e) Perte totale dans le transistor Mc1

Figure III-19 : Simulations des pertes dans le transistor PMOS Mc1 en fonction de sa largueur de grille
avec Valim=4,2V et RPA=8Ω
Les pertes par commutation correspondent non seulement à la somme des pertes causées par
la présence simultanée de courant et de tension lorsque les transistors Mc1 ou Mc2 deviennent
152
passants ou se bloquent, mais également aux pertes dues à la charge et la décharge des capacités de
grille et de drain des transistors Mc1 ou Mc2 durant les commutations. Ainsi, les pertes par
commutation peuvent être exprimées comme la somme de trois composantes :
(III-20)
où Pcroisement correspond aux pertes de croisement lorsque les transistors Mc1 et Mc2 sont
passants simultanément, Pcom_DEC aux pertes dues à la charge et la décharge de la capacité de drain
des transistors de commutation, et Pcom_grille aux pertes dues à la charge et la décharge de la capacité
de grille des transistors de commutation. Comme illustré en Figure III-18, les pertes de croisement
sont générées lorsque les transistors Mc1 et Mc2 deviennent passants ou se bloquent, et elles sont
proportionnelles à la fréquence de commutation fcom. Les pertes de croisement peuvent ainsi
s’exprimer de la manière suivante :
(III-21)
où tcroisement correspond à la somme des périodes ton et toff, α le paramètre de commutation (α

peut être choisi à 2 en première approximation [KRE98]), fcom la fréquence de découpage. Les
pertes par croisement ne sont pas dépendantes de la largeur de grille des transistors Mc1 et Mc2 et
sont proportionnelles à la fréquence de découpage, comme le montre la Figure III-19(b).
La dissipation de puissance due à la charge et la décharge de la capacité Cd est donnée par

l’expression suivante :
(III-22)
où Cd est la capacité totale de drain au potentiel VDEC.
Cette perte est proportionnelle à la fréquence de découpage et à la largeur W des transistors

Mc1 et Mc2, comme représenté en Figure III-19(c). Les pertes dues à la capacité de grille Cg des
transistors utilisés comme commutateurs s’expriment de la manière suivante :
153
(III-23)
où Cg est la capacité de grille totale et Vgs la tension à appliquer aux transistors pour qu’ils
deviennent passants. Avec des tensions de commande Vgs appliquées faibles, les pertes au niveau de
la grille des transistors Mc1 et Mc2 sont moindres en comparaison des contributions Pcom_DEC et
Pcroisement (10% et 15%). Comme pour Pcom_DEC, Pcom_grille dépend de la largeur des transistors et la
fréquence de commutation affecte les pertes Pcom_grille, ainsi que l’illustre la Figure III-19(d). Aussi
une faible largeur de grille est nécessaire pour réduire les pertes liées à la charge et la décharge de la
capacité de grille.
Pour minimiser les pertes globales par commutation, les transistors Mc1 et Mc2 doivent donc
avoir des capacités Cg et Cd les plus faibles possibles, mais cela entraine une augmentation des
pertes par conduction. En effet, si les pertes par commutation peuvent être réduites avec une plus
faible largeur de grille retenue pour les transistors Mc1 et Mc2, une plus faible largeur de grille
entrainera des pertes par conduction plus importantes, comme le montre la Figure III-19(a). Avec
une faible fréquence de découpage de l’ordre de 2 MHz, les pertes par conduction seront
dominantes, puisque les pertes par commutation sont inversement proportionnelles à la fréquence
de découpage. Dans ce cas, il est préférable d’augmenter la largeur des transistors Mc1 et Mc2 afin
de minimiser les pertes par conduction, comme le montre la Figure III-19(e).
Le choix de l’inductance L a une influence majeure sur le rendement du convertisseur Buck,

puisque la fréquence de commutation est inversement proportionnelle à la valeur de l’inductance L.
Dans les références [WAN06] et [ASB12], la fréquence de commutation est optimisée pour
obtenir le meilleur rendement de telle manière que le convertisseur Buck ne fournisse pas seulement
le courant DC mais aussi une partie du courant AC. L’inconvénient de choisir une fréquence de
commutation trop importante est que l’amplificateur linéaire nécessite une bande passante plus
grande pour compenser les ondulations générées par le convertisseur Buck. Le bruit généré au-delà
de la bande passante de l’amplificateur linéaire va dégrader la tension de sortie fournie par
l’amplificateur d’enveloppe au PA, et ainsi dégrader la caractéristique de sortie du PA, et donc la
linéarité de l’architecture globale.
Pour notre implémentation, nous avons retenu une faible fréquence de commutation fcom, par
conséquent les pertes par conduction ne sont pas dominantes. Ainsi pour l’implémentation du
154
convertisseur Buck, les largeurs de grilles des transistors Mc1 et Mc2 ont été respectivement choisies
égales à 20mm et 8mm, avec une longueur de grille fixé à 0,25µm. La largeur optimale de grille des
transistors NMOS (Mc1) et PMOS (Mc2) utilisés comme commutateurs est différente pour deux
raisons. La première est que la différence de mobilité μ des porteurs induit sur les transistors une
résistance passante Ron différente. La seconde est que les commutateurs Mc1 et Mc2 ne conduisent
pas pour les mêmes durées durant une période de découpage, et que ces durées dépendent du
rapport cyclique. Dans ce choix d’implémentation, pour une valeur d’inductance égale à 48nH, nous
obtenons, avec un signal LTE et une bande passante de 5 MHz, les formes d’onde représentées en
Figure III-20.
VDEC(t) Valim(t)
temps(µs)
Figure III-20 : Formes d’onde VDEC(t) et Valim(t) avec un signal d’enveloppe LTE de 5 MHz et avec le
choix d’une inductance L=48nH
III.5.c Etage pilote du convertisseur Buck
Afin d’inverser le signal de commande fourni par le comparateur à hystérésis et de

minimiser les pertes lorsque les transistors Mc1 et Mc2 sont passants en même temps, un étage pilote
représenté en Figure III-21 a été implémenté. En effet, le transistor Mc2, qui a une largeur de grille
plus faible que Mc1, devient passant plus vite que Mc1, qui se bloque. L’étage introduit un retard
avec l’inverseur composé des transistors M5 et M6, et la porte NAND constituée des transistors M7
et M9. En fonctionnement les pertes dans l’étage pilote sont ≈15mW.
155
Pilote Convertisseur Buck

Valim Valim Valim
M1 M3
Vhysteresis
Mc1
M2 M4
VDEC
Valim Valim
M5 M7
M8
Mc2
M6 M9
Figure III-21 : Circuit driver implémenté pour commander les transistors Mc1 et Mc2
III.5.d Comparateur à hystérésis
Le schéma du comparateur à hystérésis représenté Figure III-22 est basé sur une topologie
développée dans la référence [GRE99]. La plage de fonctionnement du comparateur à hystérésis
que nous nous sommes fixée est de 75mV. Ainsi, les valeurs de seuils Vhys+ et Vhys- sont
respectivement de 37,5mV et -37,5mV, avec un courant de repos de l’ordre de 2mA et un délai
inférieur à 5ns.
Valim
M3 M5 M6 M4
M13 M14
M15
M8 M7
Vin- Vout
M12 M11 Vin+ M1 M2
M1 RB M16 M9 M10
M0
Figure III-22 : Schéma du comparateur à hystérésis
156
Les valeurs des seuils Vhys+ et Vhys- sont déterminées à partir de l’équation (III-24) :
√
√ (III-24)
√
où (W/L)i représente le ratio entre la largeur et la longueur de grille des transistors M1 et M2

et avec α=(W/L)5/(W/L)3=(W/L)6/(W/L)4. En utilisant le paramètre technologique KN du transistor
nsvt25 (KN=5,10-5 A/V2), nous avons :
√
√ (III-25)
√
En simplifiant l’équation (III-25), on obtient l’équation (III-26) :
√ (III-26)
En résolvant l’équation (III-26), une solution conduit à choisir α≈2,7. En prenant cette
valeur pour α, les dimensions des transistors M3, M4, M5 et M6 peuvent être déduites avec
l’équation (III-27) :
(III-27)
En choisissant la même longueur de grille pour les transistors M3, M4, M5 et M6 et en

prenant pour les largeurs de grille W3 et W4 des transistors M3, M4 une valeur de 6µm, nous
obtenons des largeurs de grille W5 et W6 des transistors M5, M6 égales à 16,2µm.
Le circuit de la Figure III-22, a été simulé en fixant l’entrée Vin- à 2,2V et la caractéristique
de transfert correspondante est représentée en Figure III-23. On peut observer sur cette
caractéristique que le premier changement d’état s’opère bien pour Vin+=Vin-+Vhyst-
=2,2+0,375=2,1625V. Lorsque la tension d’entrée retourne dans la direction opposée du cycle
157
d’hystérésis, on observe que la tension de sortie rebascule bien à l’état bas pour Vin+=Vin-
+Vhyst+=2,2+0,375=2,2375V
Vout(t)
Vin(t)
Figure III-23 : Simulation de la caractéristique du comparateur à hystérésis
IV Performances de l’amplificateur de puissance combinant

les techniques du PCS et de l’ET
IV.1 Rendement de l’amplificateur d’enveloppe
Les rendements de l’amplificateur linéaire ηlineaire, de l’alimentation à découpage ηalim_dec, et

de l’amplificateur d’enveloppe complet ηampli_enveloppe peuvent s’exprimer par les équations suivantes
[LI12] :
(III-28)
(III-29)
(III-30)
158
En appliquant un signal LTE de bande passante 20 MHz et en faisant varier le courant

IBuck(t) du convertisseur Buck de 200mA à 700mA, comme le montre la Figure III-25, un rendement
maximal ηampli_enveloppe_max égal à 67% est obtenu pour un courant IBuck(t) égal à 500mA. Cependant
cette optimum n’est pas figé et dépendra de la nature de l’enveloppe. Avec un signal LTE de bande
passante 10 MHz, ηampli_enveloppe_max est égal à 72% pour un courant IBuck(t) de 440mA.
Figure III-24 : Détermination du courant optimum IBuck(t) afin d’obtenir un optimum de rendement
avec un signal d’enveloppe LTE de 20 MHz
Le rendement global de l’amplificateur d’enveloppe peut également être évalué en fonction

de la tension de sortie VPA, comme le montre la Figure III-25. Plus la tension de sortie est faible,
plus le rendement est dégradé. Aussi, afin d’optimiser le rendement pour les faibles tensions de
sortie, une solution proposée est d’implémenter en amont de l’amplificateur d’enveloppe un bloc de
mise en forme de l’enveloppe [HAS12].
Figure III-25 : Simulations des pertes dans le transistor PMOS Mc1 en fonction de sa largueur de grille
avec Valim=4,2V et RPA=8Ω
159
IV.2 Rendement de l’amplificateur de puissance combinant les

techniques du Power Cell Switching et de l’Envelope Tracking
Afin d’évaluer les améliorations apportées par la technique de l’ET avec un signal LTE de
bande passante 20 MHz à 2,5GHz, la PAE en fonction de la puissance de sortie moyenne Pout_moyen
est représentée pour les trois modes de fonctionnement en Figure III-26(a). Pour une puissance de
sortie moyenne égale à 25dBm, la PAE augmente de 14,2% dans le HPM à 16,6% en passant dans
le MPM. De même à Pout_moyen égale à 21dBm, où la PAE passe de 6,3% dans le HPM à 10% dans le
LPM. A partir des caractéristiques représentées en Figure III-26(a), il est également possible
d’extrapoler la caractéristique en fonction réelle, comme illustré en Figure III-26(b).
(a)PAE vs Pout en fonction du mode de fonctionnement
(b) PAE vs Pout extrapolée en fonctionnement réel

Figure III-26 : Simulations de la caractéristique PAE vs Pout en fonction du mode de fonctionnement
avec la mise en œuvre de la technique de l’envelope tracking,
et un signal LTE de 20 MHz à 2,5GHz
160
Afin de mieux quantifier les améliorations apportées par la combinaison des techniques du
PCS et de l’ET sur le rendement, sont représentées en Figure III-27 les caractéristiques de PAE vs
Pout pour le PA non reconfiguré, pour le PA utilisant la technique du PCS, et pour le PA employant
la combinaison des techniques du PCS et de l’ET. Les améliorations les plus significatives lorsque
la puissance de sortie moyenne reste linéaire sont obtenues
 à Pout_moyen égal à 25dBm, où la PAE augmente de 11,9% pour le PA non reconfiguré,
à 14,4% en utilisant la technique du PCS, pour atteindre 16,6% en combinant les
techniques de l’ET et du PCS
 et à Pout_moyen égal à 21dBm, où la PAE augmente de 4,7% pour le PA non
reconfiguré, à 7,6% avec la technique du PCS, pour atteindre 10% avec la
combinaison des techniques de l’ET et du PCS.
Cependant, il est à noter que les performances sont dégradées à pleine puissance en utilisant
la technique de l’ET, à cause des pertes engendrées par l’amplificateur d’enveloppe. Aussi pour une
puissance de sortie de l’ordre de 29dBm, il devient intéressant de connecter directement le PA à la
batterie, et de désactiver l’amplificateur d’enveloppe afin de ne pas dégrader les performances du
système global.
Figure III-27 : Simulations de la caractéristique PAE vs Pout avec et sans techniques d’amélioration
du rendement, avec un signal LTE de 20MHz à 2,5GHz
Tableau III-1 : Performances significatives

@ 2,5GHz PAE (%) PAE (%) PAE (%)
(PA seul) (avec PCS) (avec PCS et ET)
Pout_moyen=30dBm 30,3 30,3 28,2
Pout_moyen=25dBm 11,9 14,4 16,6
Pout_moyen=21dBm 4,7 7,6 10
161
IV.3 Etude de la linéarité
IV.3.a Simulation des ACLRs
La mesure de l’ACLR en fonction de la puissance moyenne de sortie dans les canaux

adjacents à 20 MHz est représentée en Figure III-28. Le standard LTE spécifie que la valeur de
l’ACLR ne doit pas être supérieure à -30dB. Cette spécification est respectée lorsque le PA
fonctionne dans le mode LPM jusqu’à une puissance de sortie moyenne de l’ordre de 21dBm, dans
le mode MPM jusqu’à une puissance de sortie moyenne de 25dBm, et dans le HPM la spécification
est respectée jusqu’à une puissance moyenne de 27dBm.
Figure III-28 : ACLR dans les canaux adjacents à 20 MHz en fonction de Pout_moyen lorsqu’ un signal
LTE de bande passante 20 MHz est appliqué en entrée du PA
Les améliorations sur la linéarité peuvent également être observées sur le spectre du signal de sortie
de l’amplificateur de puissance, comme le montre la Figure III-29 pour une moyenne de sortie de
24dBm.
162
PCS
ET+PCS
Figure III-29 : Spectre de sortie de PA combinant les techniques ET et PCS,

et du PA utilisant la technique du PCS avec un signal LTE avec une bande passante de 20 MHz
IV.3.b Simulation de l’EVM
La Figure III-30 présente la simulation de l’EVM pour le PA combinant les techniques ET et

PCS, et pour le PA présenté dans le chapitre 2 utilisant uniquement la technique du PCS en
appliquant à l’entrée du PA un signal LTE avec une bande passante de 20 MHz. Comme l’illustre la
Figure III-30, en plus d’améliorer le rendement, la technique de l’ET permet en complément de la
technique du PCS d’obtenir de meilleures performances en terme de linéarité, en ajustant la
dynamique de la tension d’alimentation du PA au rythme du signal. De plus lorsque le PA est utilisé
dans le mode LPM, l’EVM reste bien inférieure à 12,5% (spécification requise par le standard LTE)
jusqu’à une puissance moyenne de sortie de 21dBm, et dans le MPM, pour une puissance de sortie
de 25dBm, la spécification sur l’EVM est également respectée. Enfin dans le HPM, l’EVM reste
inférieure à 12,5% jusqu’à une puissance moyenne de sortie de 27,2dBm.
163
Figure III-30 : Mesure de l’EVM en fonction de Pout_moyen

lorsqu’un signal LTE de bande passante 20 MHz est appliqué en entrée du PA
IV.3.c Compromis rendement linéarité
Le choix de la valeur de l’inductance L a une influence majeure dans le rendement du

convertisseur Buck, puisque la fréquence de découpage est inversement proportionnelle à la valeur
de l’inductance L. Dans les références [WAN07], [KWA12] et [LI12], la fréquence de découpage
fcom est optimisée pour obtenir le meilleur rendement, de telle manière que l’alimentation à
découpage ne fournisse pas uniquement le courant DC, mais également une grande partie du
courant AC.
Avec cette solution, l’inconvénient d’utiliser une fréquence fcom élevée est que la bande
passante de l’amplificateur linéaire doit être importante pour supprimer l’ondulation du courant
généré par l’alimentation à découpage. Le bruit généré à des fréquences supérieures à la bande
passante de l’amplificateur d’enveloppe peut détériorer le signal d’enveloppe fourni au PA, mais
également dégrader la linéarité. Aussi le choix de la fréquence de découpage a été réalisé en
considérant son influence non seulement sur le rendement, mais également sur la linéarité.
La Figure III-31 présente la simulation de l’EVM et la PAE du PA combinant les techniques

de l’ET et du PCS pour différentes valeurs d’inductance L, avec un signal LTE de bande passante
de 20 MHz et la puissance moyenne de sortie fixée à 26dBm. L’EVM augmente avec les faibles
164
valeurs de L. Au niveau du rendement, l’optimum pour le rendement est obtenu pour une valeur
d’inductance L de 48nH. L’augmentation de l’EVM est seulement de 1,6% lorsque L passe de
100nH à 48nH.
Aussi, la valeur de L a été choisie égale à 48nH afin de maximiser le rendement. Dans cette
configuration, la fréquence moyenne de commutation est de 2 MHz. Cette faible valeur de la
fréquence de commutation relâche les exigences sur la bande passante requises pour l’amplificateur
linéaire.
Figure III-31 : Mesures de la PAE et de l’EVM du PA combinant les techniques ET et PCS

pour différentes valeurs d’inductances L pour un signal LTE de bande passante de 20 MHz
V Conclusion et perspectives
Dans ce chapitre a été présentée la conception d’un amplificateur de puissance et d’un

amplificateur d’enveloppe totalement intégrés en technologie CMOS 65 nm sur le même substrat de
silicium, permettant de combiner la technique du Power Cell Switching (PCS) et de l’Envelope
Tracking (ET). Dans un premier temps ont été décrites plusieurs topologies possibles pour
l’amplificateur d’enveloppe, afin de justifier les choix d’implémentations retenus. A partir de cette
étude, le choix d’implémentation s’est orienté vers une architecture hybride combinant un
amplificateur linéaire et une alimentation à découpage, permettant non seulement d’optimiser le
165
rendement mais également d’obtenir une bonne linéarité du signal d’enveloppe pilotant la tension
d’alimentation de l’amplificateur de puissance.
Les architectures des différents blocs constituant l’amplificateur d’enveloppe ont par la suite
été décrites au niveau circuit ainsi que leur dimensionnement. Le choix s’est porté sur une faible
fréquence de découpage, afin de maximiser le rendement et de relâcher la contrainte sur la bande
passante de l’amplificateur linéaire. Le dernier frein à l’intégration totale du système est la valeur
importante de l’inductance L du convertisseur Buck. Aussi, afin de minimiser la valeur de L, un
système de commande réalisant une contre-réaction en courant, utilisant un amplificateur trans-
impédance et un comparateur à hystérésis, a de surcroît été mis en œuvre pour piloter l’alimentation
à découpage.
En l’état de l’art, aucune réalisation d’amplificateur de puissance utilisant la technique de

l’ET n’a été implémentée en technologie CMOS, et la combinaison de l’ET et du PCS n’a été
réalisée que dans la référence [LI10] en technologie SiGe. Actuellement, la technologie SiGe est
privilégiée comme nous l’avons exposé dans le chapitre 1, du fait que les faibles tensions de
claquage des transistors en technologie CMOS limitent la dynamique de tension d’alimentation
applicable à l’amplificateur. Cependant, avec l’implémentation proposée, bien que les performances
soient moins bonnes qu’en utilisant uniquement la technique du PCS pour les forts niveaux de
puissance, la PAE est significativement améliorée pour les puissances intermédiaires comprises
entre 21dBm et 25dBm.
Or c’est à ces niveaux que l’amplificateur de puissance a la plus grande probabilité

d’émettre, et par conséquent en fonctionnement réel la combinaison de l’ET et du PCS peut s’avérer
attractive avec des signaux présentant un PAPR élevé. Un autre intérêt de la technique de l’ET en
complément de la technique du PCS est qu’elle permet d’améliorer significativement la linéarité par
rapport à l’amplificateur de puissance utilisant uniquement la technique du PCS. Avec
l’implémentation proposée les spécifications en terme d’ACLR et d’EVM sont ainsi respectées
jusqu’à une puissance moyenne de sortie de 27dBm.
Afin de s’affranchir de l’influence de la fluctuation de la batterie sur l’amplificateur linéaire,

une perspective d’amélioration de l’architecture globale est d’implémenter un convertisseur Boost
agissant comme régulateur de tension sur l’amplificateur linéaire [TUF11b] et [CHO10], pour
166
maintenir la dynamique de la tension de sortie quelle que soit la valeur de la tension d’alimentation
de la batterie, comme représenté en Figure III-32.
Afin d’améliorer les performances de l’amplificateur d’enveloppe [HAS12], un bloc

permettant de mettre en forme l’enveloppe pilotant l’amplificateur linéaire peut également être mis
en œuvre pour améliorer le rendement ainsi que la linéarité, cette fonction pouvant être
implémentée au moyen d’un FPGA.
4.5V
Convertisseur
DC/DC Boost
Mise en forme de √(I2+Q2) Mise en Amplificateur

l’enveloppe Venv forme de Venv1 d’enveloppe
l’enveloppe
DSP
Batterie
Générateur
(2.8V~4.2V)
Signal
Image numérique de l’enveloppe : 3bits
Bande de Base
Q 0
I Vpola2 Valim2 Vpola1 Valim1
90
PA
Rfout+
+ + +
PA1
- -
+ +
PA2
+ - -
Pilote 100Ω
- + +
PA3
- -
+ +
PA4
- -
- Rfout-
Figure III-32 : Perspective d’amélioration de l’architecture globale implémentant un convertisseur

Boost et un bloc de mise en forme de l’enveloppe
167
REFERENCES
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[LI10] Y. Li, J. Lopez, D. Y. C. Lie, K. Chen, S. Wu, T. Y. Yang, "Efficiency Enhancement
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on Microwave Theory and Techniques, volume 54, issue 12, 2006.
169
170
171
Conclusion générale
La thèse présentée dans ce mémoire porte sur la conception d’amplificateurs de puissance
reconfigurables totalement intégrés en technologie CMOS 65 nm de STMicroelectronics pour une
application 4G LTE. Le double objectif visé étant d’améliorer significativement le rendement pour
les faibles niveaux de puissance, et d’apporter de la flexibilité par rapport à un PA utilisé seul, en
proposant des architectures innovantes permettant l’implémentation de techniques d’amélioration
du rendement avec l’amplificateur de puissance.
 Le premier chapitre a tout d’abord rappelé l’évolution du contexte des

radiocommunications mobiles, et précisé le positionnement du standard 4G LTE dans cette
évolution. Puis, afin de mieux comprendre les contraintes imposées à la conception de
l’amplificateur de puissance pour une application 4G LTE, les techniques d’accès et les
modulations employées par le standard 4G LTE ont été présentées. Ensuite ont été listés les
paramètres permettant de caractériser les performances des amplificateurs de puissance, et de les
positionner par rapport à l’état de l’art. L’objectif visé étant de concevoir des amplificateurs pour un
marché de masse, la technologie CMOS a été retenue. Bien que cette technologie présente un grand
intérêt dans une perspective d’une intégration totale, elle pose néanmoins des contraintes
importantes pour la conception de l’amplificateur de puissance. Ces contraintes dans sa réalisation
ont par conséquent été soulevées, et pour y remédier des topologies indispensables au niveau circuit
ont été décrites. Par la suite, ont été recensées les techniques d’amélioration du rendement les plus
attractives pour les applications cellulaires.
Au terme de cette étude, nous avons retenu les techniques du Power Cell Switching (PCS) et
de l’Envelope Tracking (ET) afin de concevoir des architectures innovantes d’amplificateur de
puissance.
 Le second chapitre a été consacré à la conception d’un amplificateur de puissance

reconfigurable entièrement intégré en technologie CMOS 65 nm, utilisant la technique du PCS pour
le standard 4G LTE, et mettant en œuvre des transformateurs comme combineurs de puissance.
L’architecture différentielle qui a été implémentée est composée d’un étage pilote et d’un étage de
puissance avec 4 cellules amplificatrices qui peuvent être activées ou désactivées en fonction du
niveau de puissance désiré. Différentes topologies d’étage de puissance ont par conséquent été
étudiées afin de recombiner efficacement la puissance en sortie, tout en maintenant un gain
relativement constant lorsque des cellules amplificatrices sont désactivées. Après avoir déterminé et
172
caractérisé les cellules amplificatrices élémentaires composant l’architecture, des simulations

électromagnétiques ont été réalisées pour valider la méthodologie de conception des combineurs de
puissance à base de transformateurs. Les simulations électriques post-layout (PLS) ont permis de
montrer les améliorations apportées sur le rendement lorsque l’architecture est reconfigurée par la
technique du PCS. L’architecture développée ne présente pas les meilleures performances en l’état
de l’art au niveau du rendement, cependant notre réalisation constitue la première implémentation
en technologie CMOS 65 nm, les autres références à l’heure actuelle ayant toutes été réalisées dans
des technologies déjà matures. De plus, notre architecture permet d’obtenir la plus petite variation
de gain lorsque des cellules sont éteintes.
 Le troisième chapitre a proposé une architecture totalement intégrée en technologie

CMOS 65 nm, combinant l’amplificateur de puissance développé dans le chapitre 2 et un
amplificateur d’enveloppe, dans le but de combiner les techniques de l’Envelope Tracking (ET) et
du Power Cell Switching (PCS). Pour cela, une architecture hybride composée d’un amplificateur
linéaire et d’une alimentation à découpage a été implémentée pour l’amplificateur d’enveloppe, afin
d’optimiser le rendement et d’obtenir une bonne linéarité pour le signal alimentant les cellules
amplificatrices de l’étage de puissance. Les choix d’implémentation au niveau circuit retenus pour
l’amplificateur d’enveloppe ont été décrits en suivant, et des simulations de l’architecture complète
ont permis d’évaluer les améliorations qu’apporte la combinaison de ces deux techniques par
rapport à un PA fonctionnant seul et au PA présenté au chapitre 2. Bien que les performances soient
moins bonnes pour les forts niveaux de puissance qu’avec la technique du PCS, le rendement est
significativement amélioré pour les niveaux de puissance intermédiaires, ainsi que la linéarité.
Ces travaux ont donc permis de démontrer l’intérêt d’utiliser des techniques d’amélioration
du rendement autour de l’amplificateur de puissance dans le cas d’une application cellulaire 4G
LTE afin de prolonger la durée d’utilisation des batteries, ainsi que la faisabilité d’intégration en
technologie CMOS de telles architectures. En effet, l’association de la technique de l’ET et du PCS
constitue un aspect innovant important dans la conception d’amplificateurs de puissance, permettant
de maximiser les améliorations apportées par une l’architecture utilisant uniquement la technique du
PCS. De plus, avec l’implémentation d’une architecture reconfigurable utilisant la technique du
PCS et mettant en œuvre des transformateurs intégrés comme combineurs de puissance, il a été
démontré que la réalisation d’une topologie appropriée d’étage de puissance ayant la faculté de
moduler la charge présentée aux cellules amplificatrices lorsque des cellules amplificatrices sont
désactivées permet de minimiser les variations de gain.
173
Dans les perspectives d’amélioration, l’implémentation de techniques de linéarisation est

un complément indispensable, d’une part pour prendre en compte les sauts de gain et de phase
lorsque les cellules amplificatrices sont activées et désactivées avec la technique du PCS, d’autre
part pour respecter les spécifications imposées par le standard LTE en termes de linéarité pour les
forts niveaux de puissance à émettre. Pour l’architecture combinant les techniques du PCS et de
l’ET, une solution envisageable pour s’affranchir de l’influence de la fluctuation de la tension de la
batterie est d’utiliser un convertisseur Boost permettant de maintenir constante la tension
d’alimentation de l’amplificateur linéaire, et donc sa dynamique de tension de sortie.
Petit pas dans la recherche, cette thèse propose une avancée significative pour les
applications cellulaires à la pointe de la technologie, dont le potentiel de développement industriel
mondial est aujourd’hui gigantesque, avec une demande toujours croissante des consommateurs
dans le sens de la diversification des usages, des économies d’énergie indispensables pour des
utilisations prolongées, et de la réduction des coûts.
Elle est financée par le projet européen CATRENE PANAMA, qui encourage le transfert
de l’innovation des laboratoires de recherche vers les entreprises. A cet égard, souhaitons que les
applications concrètes qu’elle permettra à ces dernières de développer dans différents domaines
soient exemplaires. Cette perspective nous a motivés pendant les trois années que nous lui avons
consacrées, de la conception du circuit à l’obtention des résultats attendus.
174
175
Glossaire
Glossaire
ère
1G Systèmes de Communication de 1 Génération
ème
ème
ème
3GPP Third Generation Partnership Project
8-PSK 8 Phase Shift Keying
AC Alternative Current
ACLR Adjacent Channel Leakage Ratio
ADS Advanced Design System
BPSK Binary Phase Shift Keying
CCK Complementary Code Keying
CCDF Complementary Cumulative Distribution Function
CDMA Code Division Multiple Access
CM Cubic Metric
CMOS Complementary Metal Oxide Semiconductor
CSMA Code Division Multiple Access
DAT Distributive Active Transformer
DCB Dynamic Current Biasing
DCS Digital Cellular System
DK Design Kit
DSP Digital Signal Processing
EDGE Enhanced Data rates for GSM Evolution
EER Envelope Elimination and Restoration
ET Envelope Tracking
EVM Error Vector Magnitude
FDD Frequency Division Duplexing
FDMA Frequency Division Multiple Access
FHSS Frequency Hopping Spread Spectrum
FPGA Field Programmable Field Array
FSK Frequency Shift Keying
GFSK Gaussian Frequency Shift Keying
GMSK Gaussian Minimum Shift Keying
GSM Global System for Mobile communication
IEEE Institute of Electrical and Electronic Engineer
ISM Industrial, Scientific and Medical
LDO Low DropOut Regulator
LTE Long Term Evolution
MIMO Multiple Inputs Multiple Outputs
OBO Output Back-Off
OFDM Orthogonal Frequency Division Multiplexing
OFDMA Orthogonal Frequency Division Multiplexing Access
P-1dB Point de compression à -1 dB
PA Power Amplifier
PAE Power Added Efficiency
PAPR Peak-to-Average-Power Ratio
PBO Peak Back-Off
PC Power Cell
PCS Power Cell Switching
PCT Parallel power-Combining Transformer
PWM Pulse Width Modulation
QAM Quadrature Amplitude Modulation
QPSK Quadrature Amplitude Modulation
176
Glossaire
SC Source Commune
SCT Series power-Combining Transformer
SC-FDMA Single Carrier -Frequency Division Multiple Access
SDMA Space Division Multiple Access
SMPS Switching Mode Power Supply
SOC System On Chip
SOI Silicon On Insulator
SW Sine Wave
TDMA Time Division Multiple Access
UMTS Universal Mobile Telecommunications System
WCDMA Wideband Code Division Multiple Access
WiMAX Worldwide Interoperability for Microwave Access
WLAN Wireless Local Area Network
QAM Quadrature Amplitude Modulation
177
178
179
Ouvrage et communication
Liste des travaux publiés
Conférences Internationales :
A. Tuffery, N. Deltimple, B. Leite, P. Cathelin, V. Knopik, E. Kerhervé , ‘A 27.5-dBm Linear

Reconfigurable CMOS Power Amplifier for 3GPP LTE Applications’, IEEE Northeast Workshop
on Circuits and Systems 2011 : NEWCAS 2011, Bordeaux, France, 26-29 juin 2011
A. Tuffery, N. Deltimple, B. Leite, P. Cathelin, V. Knopik, E. Kerhervé, ‘A Reconfigurable CMOS

Power Amplifier based on Switched Power Cells for 3GPP LTE Applications’ , conference on
Design of Circuits and Integrated Systems 2012 : DCIS 2012, Avignon, France, 28-30 novembre
2012
Conférences Nationales :
A. Tuffery, N. Deltimple, B. Leite, P. Cathelin, V. Knopik, E. Kerhervé , ‘Amplificateur de

Puissance Reconfigurable en Technologie CMOS pour Application Cellulaire 3GPP LTE’,
Colloque National du GDR SOC-SIP, Lyon, France, 15-17 juin 2011
180
181
182

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par Adrien TUFFERY

Conception d’amplificateurs de puissance reconfigurables en technologie

Soutenance le : 20 décembre 2012

M. E. BERGEAULT Professeur Telecom ParisTech Rapporteur

Devant la commission d’examen formée de:

M. J.-B. BEGUERET Professeur Université Bordeaux I Examinateur

Je remercie sincèrement le Professeur Jean-Baptiste BEGUERET de m’avoir accepté au sein

Je remercie vivement Eric BERGEAULT, Professeur à Telecom ParisTech, et Sylvain

INTRODUCTION GENERALE ..................................................................................................................................... 1

Le second chapitre présente la réalisation d’un amplificateur de puissance reconfigurable

Le chapitre 3 propose une architecture totalement intégrée en technologie CMOS 65 nm

I Les radiocommunications mobiles de quatrième génération

I.1 Evolution des performances et des exigences des

Les systèmes de communication cellulaires ont été classés chronologiquement en termes de

Figure I-2 : Exemple d’architecture d’un transmetteur RF

I.2 Spécificités du standard LTE

Tableau I-1 : Caractéristiques des principaux systèmes de communications sans fil.

OFDM, BPSK, QPSK, 16QAM,

WiFi 802.11b 2412-2472 Données DSSS DQPSK, DBPSK, CCK 11 Mbit/s

802.11ac 5180-5825 Données SDMA 64-QAM, 256-QAM 500 Mbit/s

GSM900 880-915 925-960 Voix 14.5 kbit/s

815-845 860-890 Données OFDMA (DL) 100 Mbit/s

2500-2570 2620-2690 SC-FDMA

I.2.a Positionnement du LTE dans l’évolution des systèmes cellulaires

I.2.b Caractéristiques et bande passante du LTE

de l'expéditeur au destinataire (temps de latence) d'environ 5 millisecondes, au lieu des 70

Les principales données techniques du LTE sont les suivantes:

I.2.c Techniques d’accès employées par le LTE

Blocs de sous-porteuses Blocs de sous-porteuses

Chaque bloc de sous-porteuses comprend 12 sous-porteuses, espacées chacune de 15 kHz, et

Tableau I-2 : Nombre de blocs de sous-porteuses en fonction de la bande passante

Avec le SC-FDMA, le récepteur de la station de base nécessite un égaliseur (equalizer)

Utilisateur 1 Utilisateur 2 Utilisateur 3 Utilisateur 4

Séquence de symboles QPSK à émettre

Fréquence 60kHz Fréquence

I.2.d Bandes de fréquence allouées

L’organisme 3GPP LTE a spécifié 21 bandes de fréquences en mode FDD (Frequency

Figure I-6 : Attribution des fréquences dans la Bande 7 du LTE

II Les amplificateurs de puissance dans le contexte des

II.1 Les paramètres de caractérisation des amplificateurs de

II.1.a Définition des différents gains

Figure I-7 : Bilan de puissance général d’un amplificateur

Le signal radiofréquence subit des réflexions à cause des désadaptations à l’entrée et à la

où Pdg est la puissance maximale disponible au générateur et Pds la puissance disponible à la

Le gain en puissance est également exprimé en dB:

Les terminaux mobiles (smartphone, ordinateur portable, tablettes) fonctionnant sur

Paramètre clé dans la conception du PA, la linéarité impose un compromis vis-à-vis du

Figure I-8 : Pout vs Pin avec un signal CW

 Le fonctionnement linéaire, où la puissance de sortie est proportionnelle à la

Si nous traçons la phase du signal de sortie (plutôt que sa puissance) en fonction de la

Pin (dBm) Pin (dBm)

(a) Conversion AM/AM (b) Conversion AM/PM

II.1.d PAPR (Peak to Average Power Ratio) et Output Back-Off (OBO)

Afin d’illustrer l’effet de la superposition de plusieurs sous-porteuses sur la variation du

Figure I-10 : Superposition de plusieurs sinusoïdes à des fréquences multiples

Pout (dBm) Pout (dBm)

où ηmax est le rendement maximum obtenu en fonction de la classe de fonctionnement du PA.

Pour un PA en classe A, ηmax est de 50% et pour la classe B de 78,5%. L’augmentation du