UNNE – FACENA – ELECTRÓNICA III

Lógica con diodos y

transistores bipolares
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Familias Lógicas
Conjuntos de Circuitos Integrados (C.I.) que implementan funciones
lógicas, fabricados con:
➢La misma tecnología.
➢Una estructura similar.
➢Las mismas características básicas.
Se las identifica comercialmente por un formato del tipo (no existe estandarización):
Ejemplo: 74ACT138
Familia / sub familia Función lógica -74ACT= Advanced CMOS
– TTL compatible
3 a 6 caracteres 2 a 4 caracteres
-138 = cuádruple flip-flop
“D” (en el C.I.)
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Lógica de diodos (DL)

+V
R

X
S2=X•Y•Z
C Y
S1=A+B+C S2=X•Y•(A+B+C)
B
Z
A
R

-V

“0”
Problemas:
1. En dos niveles lógicos, los niveles de “1”
tensión de salida dependen de la conexión
2. ¿Cómo se implementa un inversor?
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Lógica de diodos (DL)

0
Codificador
de diodos 1
(8 líneas a
3 bits): 2
Matrices
3 NAND en
una PLA
4

b2 b1 b0
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Lógica RTL (Resistor-Transistor Logic)

2.0
VCC
RC 1.5

RB Z =A’ vO
1.0
A
0.5

0.2 0.4 0.6 0.8 1.0

vi

VCC=3,6V VCC=3,6V
640 640

450
Z=(A+B+C)’ Z=(A+B+C)’
A
450
B 450 450 450
450
C
C B A

Fan-in muy limitado Solución

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Lógica RTL (Resistor-Transistor Logic)

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Lógica DTL (Diode-Transistor Logic)

AND DL VCC=5V VO
5.0
2K 2K

=A’
Z =(A•B•C)’
A 4.0
D1 D2
B 20K
C 3.0
VBB= -2V
VOH (mín)
= 2.6 V
VCC=5V
2.0

1,6K 2K

1.0
2,15K

Z =(A•B•C)’ VOL (máx)

A Q1 = 0.45 V

B D2 1.0 2.0 3.0 4.0 5.0

VIL (máx) VIH (mín) Vi
5K = 1.0 V = 1.9 V
C
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Lógica DTL (Diode-Transistor Logic)

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Lógica HTL (High-Threshold Logic)

VCC=5V

1,6K 2K

15.0

2,15K
13.5

Z =(A•B•C)’
A Q1

B D2
5K
C
HTL
VCC=15V

3K 15K 5.0
DTL
12K
NML NMH
6,9V Z =(A•B•C)’ 1.5
A Q1
0
B 0 1.5 5.0 6.5 7.5 8.5 13.5 15.0

5K
C
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Lógica HTL (High-Threshold Logic)

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Lógica TTL (Transistor-Transistor Logic)

VCC=5V
R externa; permite variar la relación
Salida de R velocidad / consumo
4K 1,6K
Colector Abierto
(Open Colector) Z
A Q1
Q2 vO Q2; Q3; → en corte
Q3 5.0
Q4: → en conducción;
1K
4.0 Q2: inicia conducción
Q Q3: → en corte
VCC=5V
3,6

130 3.0 Q3: inicia conducción

4K 1,6K
2,6 Q’
Q4
2.0
Q3: → en saturación;
Q4: → en corte
A Q1
Q2
Z (D asegura el corte de Q4)
1.0
Q3
Salida 0,2
P
5K
“Tótem pole” 0,5 1.0 2.0 3.0 4.0
vI
1,2 1,35
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Lógica TTL (Transistor-Transistor Logic)

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TTL – Cargabilidad y margen de ruido

vO VCC=5V
4.0
Q 130
3,6 VCC=5V
Q4
3.0
IOH IIL
Q’ 4K
2,4 Q1

Q3 S
2.0
E IIH
IOL
1.0

0,4 P
0,2
0,5 1.0 1,35 2.0 3.0 4.0 vI
0,8 2,0 VI VO
3,6 N=0
N=0 N=10
VIL 0,8 V VOL 0,2 V 0,4 V VIH mín 2,4 N=10
NMH=0,4V
2,0
VOH mín
VIH 2,0 V VOH 3,6 V 2,4 V
IIL 1,6 mA IOL ― 16 mA 0,8
VIL máx NML=0,4V0,4 VOL máx N=10
IIH 40 μA IOH ― 400 μA 0,2 N=0
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TTL – Disipación y retardos

VCC=5V VCC=5V
Consumo Estático
130 130
4K 1,6K 4K 1,6K PD media
IB1L IB1H 10 mW
=1 mA Q4 =0,7 Q4
mA
Entrada Entrada IC2

en “0” A Q1 Q2 A Q1 Q2 =2,5
Z en “1” mA Z
Tiempo de propagación
Q3 Q3
tP medio
5K 5K
10 nseg.

vO
3.5
vI

Disipación 0.2
Retardos
t tpHL t
dinámica tpLH
15 vO =8 nseg. =12 nseg.
ICC,
mA
5

t t
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TTL – Compuertas básicas

VCC=5V

130
4K 1,6K

B B
Q4 Z Z
A A

A Q1 Q2
B Z=(A · B)’
Q3
Transistor VCC=5V
multiemisor 5K
130
4K 1,6K 4K

Q4

Q2 Q2’
A B
Q1 Q1’
Z=(A+B)’
Q3

5K
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TTL – Compuertas básicas

VCC=5V VCC=5V

130 130
4K 1,6K 4K 4K 1,6K

Q4 Q4

Q2 Q2’ D2
C Q1 Q1’ D A Q1 Q2
A B =(A+B)’
Z=(AC+BD)’ B Z
Q3 H Q3

5K 5K

Si H=1 (≈VOH):
C → D2: cortado; → Z=(A·B)’
A B Si H=0 (≈VOL):
Z Z
D A → Q2: cortado; → Q3: cortado;
B H → D2: conduce;
→ V2 ≈VOL + 0,6V → Q4: cortado;
→ Z= Alta impedancia (Tri-state)
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TTL – Familias de bajo consumo / alta velocidad

74L 74H
+5.0V +5.0V

760 60
500 2,8K
40K 20K

4K

470
12K

Valores más altos de R que Valores más bajos de R que en el estándar y

en el estándar Darlington en el transistor superior del totem pole

Low Power TTL High Speed TTL

(bajo consumo) (alta velocidad)
54L /74L 54H /74H
33 nseg. x 1 mW 6 nseg. x 22 mW
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TTL – Familias Schottky

+5.0V

900 50
2,8K
74S

1K

500 250

+5.0V

7K6 110
24K
74LS

5K

2K8 3K5
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Lógica ECL (Emisor-Coupled Logic)

• Entrada diferencial (transistores en

zona activa) de alta impedancia
• Red de polarización (referencia de
tensión para uno de los transistores
del par diferencial)
• Salidas en seguidor emisivo
(muy baja impedancia, ≈ 5 Ω)
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Lógica ECL (Emisor-Coupled Logic)

ECL 10K
Ventajas:
- Muy alta velocidad (retardos de picosegundos), por trabajar con transistores no saturados.
- Buena inmunidad al ruido (por trabajar en modo diferencial, la mayoría de las señales de
ruido afectan en modo común). Tampoco produce picos de corriente en las transiciones. El
margen de ruido es pequeño (~ 0,125V), pero suficiente por las razones anteriores.
Desventajas:
- Fuente negativa de tensión (-5.2V)
- Elevado consumo. Como la impedancia de salida es muy baja, requiere terminaciones (R
entre 270Ω a 2K) a –VEE en las salidas de los seguidores emisivos, que consumen
potencia.
Factor de mérito típico: 2 nseg x 26 mW (sin terminaciones)
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Lógica ECL (Emisor-Coupled Logic)

Variantes a la ECL 10K:
• ECL 10H: referencia de tensión compensada (permite trabajar con otras tensiones)
• ECL 100K: menos tensión de alimentación (-4,5V); más rápida (0,7 nseg); más consumo (40
mW)
• PECL (Positive ECL)
Ventaja: Fuente positiva (es un ECL desplazado a 0V - +5V). Mantiene las mismas
características de ECL
• LVPECL (Low Voltage Positive ECL)
Ventaja: Fuente de +3.3V. Mejora la velocidad de respuesta.
Las PECL permiten la conexión a las familias CMOS de 5 y 3,3 V.
Principales aplicaciones:
Se utiliza en el diseño de componentes no muy complejos por su excesivo consumo, por
ejemplo en drivers y receptores de comunicaciones seriales en velocidades que superan los
10Gbps (enlaces de fibras ópticas).
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Bibliografía básica
Ginzburg. M. C., Técnicas Digitales con Circuitos Integrados. (B)
- Capítulo 9
Taub, H. – Schilling, D. Electrónica Digital Integrada. Marcombo, 1977.
- - Capítulo 6
Ginzburg, M. C. Técnicas Digitales con Circuitos Integrados. (B)
- Capítulo 11
Mandado, E. Sistemas Electrónicos Digitales. (B)
- Capítulo 5
Wakerly, J. F. Diseño Digital – Principios y Prácticas. (F)
- Capítulo 3