Lab1 - Diseño Computacional

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LABORATORIO N°1

CURSO

Diseño de Sistemas Computacionales para Aplicación Especifica

DOCENTE

Amaury Aldo Farfan

INTEGRANTES

SOLISACUÑA, JOSÉ MANUEL U21203029

CARRASCO CHUQUIHUANCA, KENYI RUBEN U21225484

HUAMÁN HUERTA, JOSÉ ANTONIO U19204390

SANTA CRUZ ATAU BRYAM JOEL U18209781

LIMA – PERU

2024
Consigna para el Laboratorio Calificado 1

1. Logro a evaluar:

Al finalizar la unidad, el estudiante emplea el lenguaje de descripción de hardware

VHDL para el desarrollo de aplicaciones en los circuitos de lógica combinacional y

secuencial.

2. Indicación General:

En forma grupal van a resolver 4 preguntas prácticas usando el software de diseño

electrónico digital QUARTUS PRIME, la herramienta de análisis mediante el VWF

y/o la implementación de una tarjeta de desarrollo. Para ello, tendrán que integrar

todos los conocimientos trabajados en el curso.

Los archivos para cada proyecto los enviarán mediante la Plataforma Virtual de

Aprendizaje.

3. Indicaciones específicas:

Para el desarrollo de la actividad de Laboratorio Calificado 1 (CL1) considera todos

los siguientes aspectos:


● Creen un código VHDL que les permita desarrollar y obtener un circuito lógico

combinacional. Asimismo, demuestren la funcionalidad del sistema mediante VWF

y/o a través de la implementación de una tarjeta de desarrollo.

● Creen un código VHDL que permita desarrollar y obtener un circuito lógico

secuencial. Asimismo, demuestren la funcionalidad del sistema mediante VWF y/o a

través de la implementación de una tarjeta de desarrollo.

● Desarrollen un código VHDL que permita acondicionar señales de entrada. También,

demuestren la funcionalidad del sistema mediante VWF y/o a través de la

implementación de una tarjeta de desarrollo.

● Desarrollen un código VHDL que permita realizar un diseño estructural aplicado a

memorias semiconductoras. También, demuestren la funcionalidad del sistema

mediante VWF y/o a través de la tarjeta de desarrollo.

Para la evaluación de la actividad de laboratorio calificado 1 se consideran los siguientes

criterios en la rúbrica:

● Desarrollo de un sistema electrónico para la obtención de un circuito lógico

combinacional: Se califica que el estudiante desarrolle un diseño en lenguaje VHDL

para la obtención de un circuito lógico combinacional en el que considere la

descripción de las unidades de diseño empleadas, la definición de las entradas y

salidas necesarias en su entidad, el funcionamiento de su diseño mediante su

arquitectura y el uso de señales y/o procesos y, finalmente, la comprobación del

funcionamiento de su diseño con el simulador de ondas VWF y/o con la tarjeta de

desarrollo.
● Desarrollo de un sistema electrónico para la obtención de un circuito lógico

secuencial: Se califica que el estudiante desarrolle un diseño en lenguaje VHDL

para la obtención de un circuito lógico secuencial en el que considere la descripción

de las unidades de diseño empleadas, la definición de todos los elementos necesarios

para su diseño, el funcionamiento de su diseño haciendo uso de señales y procesos y,

finalmente, la comprobación del funcionamiento de su diseño con el simulador de

ondas VWF y/o con la tarjeta de desarrollo.

● Desarrollo de un sistema electrónico para la lectura de una(s) señal(es) de

entrada: Se califica que el estudiante desarrolle un diseño en lenguaje VHDL para

la lectura de señales externas comprobando su funcionamiento con el simulador de

ondas VWF y/o con la tarjeta de desarrollo.

● Desarrollo de sistemas electrónicos con diseño estructural en memorias

semiconductoras: Se califica si el estudiante desarrolla un diseño estructural para

aplicaciones en memorias semiconductoras.

4. Recomendaciones

● Usen el software de diseño digital QUARTUS PRIME utilizado en clase.

● Utilicen el simulador Vector Waveform y/o la implementación de una tarjeta de

desarrollo.

5. Criterios de evaluación
En la Plataforma Virtual de Aprendizaje podrán encontrar la rúbrica de evaluación con

la que se evaluará su desempeño respecto al Laboratorio Calificado 1, asegúrense de

leerla antes de iniciar.

3.1. Creen un código VHDL que les permita desarrollar y obtener un circuito lógico

combinacional. Asimismo, demuestren la funcionalidad del sistema mediante VWF y/o a

través de la implementación de una tarjeta de desarrollo.

 Descripción de la compuerta and y or

“Conectaremos las compuertas and y or para circuito de 3 entradas y 2 salidas”

 Diseño de la Interfaz en VHDL


Figura N°x. Código VHDL de la interfaz and y or.

Figura N°x. Compilación exitosa del Código VHDL.

Figura N°x.Block Diagram de las compuertas

PUERTOS DE ENTRADA PUERTOS DE SALIDA

A X

B Y

C - .
Figura N°x .Asignacion de tiempo de respuesta a nuestro circuito

● Creen un código VHDL que permita desarrollar y obtener un circuito lógico

secuencial. Asimismo, demuestren la funcionalidad del sistema mediante VWF y/o a

través de la implementación de una tarjeta de desarrollo.

 Descripción de un contador

Un contador es un circuito digital que cuenta pulsos de reloj y puede configurarse

para contar hacia arriba o hacia abajo, en este caso la programación será de forma

ascendente de 0 a 15. Un contador síncrono a diferencia de un asíncrono es aquel

donde sus bits cambian de estado al mismo tiempo, sin ondulaciones, la única forma

en que se puede construir este tipo de contador es a partir de los flip-flops J-K, se

conectan juntas todas las entradas de reloj para que cada uno de los flip-flop reciba

el mismo pulso de reloj al mismo tiempo.

Figura N°x. Modo de conexión de los flip-flop para un contador


 Diseño del contador con su Interfaz en VHDL

Figura N°x. Código en VHDL detallando como funciona en los comentarios


Figura N°x. Compilación con éxito
Figura N°x. Contador mostrado en bloques

Figura N°x. llamamos las entradas, salidas y reloj


Figura N°x. Simulación del contador ascendente de 0 a 15

 Entradas:

o clk: Señal de reloj que controla el incremento del contador.

o reset: Señal para reiniciar el contador a 0.

 Salida: Salida del contador de 4 bits, que refleja el valor actual del contador.

 Señal interna temp: Vector de 4 bits que almacena temporalmente el valor actual del

contador.

 Proceso process (clk, reset):

o Este proceso es sensible a los cambios en clk y reset.

o Si reset está activo (reset = '1'), el contador se reinicia a "0000".


o Si reset no está activo y hay un flanco de subida el valor de temp se

incrementa en 1.

 Asignación a la salida q: La señal interna temp se asigna a la salida q, reflejando el

valor actual del contador.

3.4. Desarrollen un código VHDL que permita realizar un diseño estructural aplicado a

memorias semiconductoras. También, demuestren la funcionalidad del sistema mediante

VWF y/o a través de la tarjeta de desarrollo.

 Descripción del ADC0804

Figura N°x. Diagrama de Conexión del ADC0804

Como podemos observar en la Figura N° x el integrado que vamos a utilizar posee 3

señales de control y 8 bits de dato en paralelo.


 Diseño de la Interfaz en VHDL

Figura N°x. Código VHDL de la interfaz ADC0804.

Figura N°x. Compilación exitosa del Código VHDL.


 Explicación del Código VHDL:

1. Entidad y puertos:

 La entidad ADC_INTERFACE define los puertos de entrada y salida que se utilizan

para comunicarse con el ADC0804.

 Los puertos son:

o CLK: La señal de reloj que sincroniza las operaciones.

o START: Una señal de control que indica al ADC que comience una

conversión.

o EOC (Fin de la Conversión): Una señal de salida que indica que la conversión

ha finalizado.

o DATA: Un bus de 8 bits que transporta los datos convertidos desde el ADC.

2. Arquitectura y proceso:

 La arquitectura Behavioral contiene un proceso que se activa en cada flanco

ascendente del reloj (rising_edge(CLK)).

 Cuando la señal START es alta (indicando que se debe iniciar una conversión), el

proceso simula la generación de datos (en este caso, se utiliza un valor de

ejemplo "11001100").

 La señal internal_data almacena temporalmente los datos simulados.


3. Asignaciones:

 La asignación DATA <= internal_data; conecta la señal interna internal_data al

puerto de salida DATA.

 La asignación EOC <= '1' when START = '1' else '0'; establece la señal EOC en alto

cuando se inicia una conversión y en bajo en otros momentos.

4. Simulación y verificación:

 Verifica que las señales de control y los datos se generen correctamente durante la

simulación.

Figura N°x. Línea de tiempo de la Interfaz ADC0804.


DESARROLLEN UN CODIGO VHLD QUE PERMITA REALIZAR UN DISEÑO APLICADO A MEMORIAS
SEMICONDUCTORAS. TAMBIÉN, DEMUSTREN LA FUNCIONALIDAD DEL SISTEMA MEDIANDA VWF Y
A TRAVÉS DE LA TARJETA DEL DESARROLLO:

Los diseños se pueden dividir en módulos más pequeños para realizar las memorias
semiconductoras, y esto permite:

-Organizar el diseño en bloques que realizan tareas especificas

- Dividir el diseño en partes más fáciles de abordar

- Neutralizar y compartir de los módulos en otros diseños

- Usar varias copias de un mismo modulo en el diseño

- Probar distintas alternativas de un módulo en tu diseño.

DESARROLLO DE LAS MEMORIAS SEMICONDUCTORAS:

LAS FUNCIONALIDADES DEL SISTEMA MEDIANA VWF :

SUMADOR DE 1 BITS:
SUMADOR DE 2 BITS:

SUMADOR DE 3 BITS ESTRUCTURAL:


SUMADOR 4 BITS ESTRUCTURAL:

RESULTADO DEL DISEÑO ESTRCUTURAL A TRAVÉS DE LA TARJETA DEL DESARROLLO:


REFERENCIAS BIBLIOGRAFICAS:

 Texas Instruments (1999), ADC0801/ADC0802/ADC0803/ADC0804/ADC0805 8-Bit

µP Compatible A/D Converters.

https://pdf1.alldatasheet.com/datasheet-pdf/download/461614/TI1/ADC0804.html

 Mon González, J., & Corbalán Fuertes, M. (2023). Diseño de sistemas digitales.

https://upcommons.upc.edu/bitstream/handle/2117/381468/Pr%C3%A1ctica.pdf?

sequence=2

 Angulo Usategui, J. M., & Hidalgo Díaz, J. I. (2006). VHDL: Lenguaje para síntesis y

modelado de sistemas digitales. Madrid, España: Pearson Prentice Hall.

 Portilla Pauca, J., & G. de la Vara, R. (2010). Diseño Digital Moderno con VHDL.

México: Alfaomega Grupo Editor.

 Fernández, J. A., & Martínez, L. (2005). VHDL: Lenguaje y diseño. Madrid, España:

Pearson Prentice Hall.

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