ELECTRÓNICA DIGITAL

CÓDIGO: 243004A

TAREA 2

SISTEMAS DE

NUMERACIÓN Y SIMPLIFICACIÓN DE FUNCIONES LÓGICAS

PRESENTADO A LA TUTORA:
SANDRA MILENA GARCIA

ENTREGADO POR:
GERMÁN TORO SÁNCHEZ
CÓDIGO: 94315491

GRUPO: 243004-41

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA – UNAD

ESCUELA DE CIENCIAS BÁSICAS, INGENIERÍAS Y TECNOLOGÍAS
SEPTIEMBRE DE 2021.
INTRODUCCIÓN
OBJETIVOS
 ACTIVIDADES
1. Tarea 2

1.1 Realice las siguientes conversiones de base 10 a la base indicada.

a. 650,20 a Hexadecimal

b. 501,25 a Binario

c. 75,3 a Hexadecimal

d. 120,1 a Binario

Solución:

a. 650,20 a Hexadecimal
Dec. Hex.
Calculamos la parte entera:
9 9
650.20
=40.637 ahora 0.637∗16=10 .192 → 10 A
16
11 B
40.637
=2.539 ahora 0.539∗16=8 .624 → 12 C
16
13 D
2.539
=0.158 ahora 0.158∗16=2.528 14 E
16
15 F

Calculamos la parte punto decimal:

0.20∗16=3.2 → 0.2∗16=3 .2 en este caso seguirá dando lo mismo ( es periódica ) .

La parte entera (650) tomamos los números resaltados con verde (parte entera) y los organizo del
último calculado hacia el primero calculado, teniendo en cuenta la tabla adjunta para los números
mayoras a 9.

Así quedaría: 28A.

La parte punto decimal en base diez (0.20), tomamos los números desde el primero calculado
hasta el último calculado resaltados con azul. Así quedaría:

0.33.

Finalmente 650.20 en base diez a base hexadecimal = 28A.33

b. 501,25 a Binario
Calculamos la parte entera:

501 250 125 62

=250.5 ahora =125→ =62.5 ahora =31
2 2 2 2

31 15 7 3
=15.5 ahora =7.5 → =3.5 ahora =1.5 al final queda 1
2 2 2 2

Verificamos que los números marcados con verdes sean pares o impares; si son pares los
reemplazamos por cero y si son impares los reemplazamos con 1 y el orden sería del último
número calculado hasta el primero. Así quedaría.

Base 10 Par o impar Base 2

De esta manera organizamos la parte entera del
501 Impar 1 número en base 2:

250 Par 0 (501)base 10=(111110101.)base 2

125 Impar 1

62 Par 0

31 Impar 1

15 Impar 1

7 Impar 1

3 Impar 1

1 impar 1

Calculamos la parte punto decimal:

0.2 5∗2=0 .50 ahora 0. 50∗2=1 paramos aquí ya que no llegaríamos a cero

Organizamos la parte decimal en base 2 tomando (Números marcados con azul) el primero
calculado luego el segundo y así hasta el último. Quedaría:

(0.25)base 10=(01)base 2

Finalmente tenemos:
501.25 en base 10 es equivalente a 111110101.01 en base 2(binaria)
 c. 75,3 a Hexadecimal

Desarrollando la metodología del punto a tenemos:

Parte real: 75 base 10 es equivalente a 4 B base hexadecimal

Parte decimal: 0.3 en base 10 es equivalente a 0. 4 C base hexadecimal

Finalmente tenemos: 75.3 en base 10 es equivalente a 4 B .4 C en base hexadecimal

d. 120,1 a Binario

Desarrollando la metodología del punto b tenemos:

Parte real: 120 base 10 es equivalente a 1111000 base 2

Parte decimal: 0.1 base 10 es equivalente a 0.0001 base 2

Finalmente tenemos: 120.1 base 10 es equivalente a 1111000.0001 base 2.

1.2 Convierta los siguientes números a complemento a 2 con el número bits indicados.

a. -13 con 6 bits.

b. -39 con 6 bits

c. -100 con 8 bits

d. -29 con 6 bits

Solución:

a. -13 con 6 bits.

Convertimos (−13)10 a binario con 6 bits: (−13)10 es equivalente a (0 01101)2 con 6 bits

Ahora lo pasamos a complemento 2; pero complemento 2 es igual al número en binario

complemento 1 más 1:( 0 01101 )2 es equivalente a Complemento 1 ( 1 10010 )2

Ahora a complemento 1≤sumo 1:1 10011

Finalmente tenemos -13 con 6 bits complemento 2: (1 10011)2

b. -39 con 6 bits

39 lo convertimos a binario: (100 111)2

Ahora lo convertimos a complemento 2:

Finalmente tenemos: (−39)10 es equivalente en complemento 2 de 6 bits a (0 110 01)2

c. -100 con 8 bits

100 lo convertimos a binario: (0 1100100)2

Ahora lo convertimos a complemento 2:

Finalmente tenemos: (−100)10 es equivalente en complemento 2 de 6 bits a (1 0011100)2

d. -29 con 6 bits

29 lo convertimos a binario: (011101)2.

Ahora lo convertimos a complemento 2:

Finalmente tenemos: (−29)10 es equivalente en complemento 2 de 6 bits a (1 00011)2

1.3 Sea la siguiente función Booleana.

F ( A , B ,C , D )=∑ ( 2, 4 , 6 , 8 ,10 , 12)

a. Utilizando mapas de Karnaugh encuentre la mínima expresión Suma de Productos.

b. Utilizando mapas de Karnaugh encuentre la mínima expresión Producto de Sumas.

c. Implemente en VHDL ambas expresiones usando el software EDAPLAYGROUND. En

el informe debe incluir una impresión de pantalla de la descripción en VHDL y la
simulación.

d. Construir el esquemático de la función simplificada para la suma de productos.

Solución:

a. Utilizando mapas de Karnaugh encuentre la mínima expresión Suma de Productos.

F ( A , B ,C , D )=∑ ( 2, 4 , 6 , 8 ,10 , 12)

En este caso tenemos cuatro variables (par) así que según la teoría de construcción de mapas de
Karnaugh tenemos:

Columnas=√2 n=4 columnas ; Renglones=4

MINTERMINOS
Dec A B C D f
i Hallamos la suma de productos, tenemos en cuenta los unos.

0 0 0 0 0 0

1 0 0 0 1
Tenemos 30 grupos
2 0 0 1 0 1

3 0 0 1 1 0

4 0 1 0 0 1

5 0 1 0 1 0

6 0 1 1 0 1

7 0 1 1 1 0

8 1 0 0 0 1

9 1 0 0 1 0

10 1 0 1 0 1

11 1 0 1 1 0

12 1 1 0 0 1

Tabla
13 1. 1 1 0 1 0 Tabla de verdad y mapa de Karnaugh
14 1 1 1 0 0
La mínima expresión de suma de productos es: 0 es negativo y 1 es
15 1 1 1 1 0
positivo

B C D+ A B D+ A C D
 b. Utilizando mapas de Karnaugh encuentre la mínima expresión Producto de Sumas.

Hallamos la mínima expresión productos de sumas: 1 es negativo y 0 es positivo

Tenemos en cuenta los ceros del mapa de Karnaugh.

( A+ B+C )∗( D )∗( A +B+ C)

c. Implemente en VHDL ambas expresiones usando el software EDAPLAYGROUND. En

el informe debe incluir una impresión de pantalla de la descripción en VHDL y la
simulación.

Figura 1. Código VHDL - SOP en VHDL. EDAplayground

Figura 2. Simulación SOP. EDAplayground

Figura 3. Código VHDL - POS. EDAplayground

 Figura 4. Simulación POS. EDAplayground.

d. Construir el esquemático de la función simplificada para la suma de productos.

B C D+ A B D+ A C D

Figura 5. Esquemático función simplificada SOP. Software www.multisim.com

Link de la simulación con MULTISIM

https://www.multisim.com/content/wavBCa76M8mrvKsNNk66ET/punto_3-german_toro/open/

1.4 En una despulpadora se dispone de 4 grupos de motores en todo el proceso de producción

y se desea monitorizar estos motores. Para ello cada grupo dispone de un sensor que se activa
(1) si el grupo está funcionando correctamente y se desactiva (0) en caso de que se detecte un
fallo en el grupo. Diseñe un circuito que a partir de la información proporcionada por estos
sensores active una señal cuando falle sólo uno de los grupos, otra cuando fallen dos o más
grupos.

a. Encuentre una tabla de verdad que modele el funcionamiento del circuito. Esta tabla
tendrá cuatro entradas (una por cada sensor A,B,C,D) y dos salidas (S1 que indica
cuando falla un grupo y otra S2 para indicar cuando está fallando más de un grupo).

Dec A B C D S S
i 1 2

0 0 0 0 0 0 1

1 0 0 0 1 0 1

2 0 0 1 0 0 1

3 0 0 1 1 0 1

4 0 1 0 0 0 1

5 0 1 0 1 0 1

6 0 1 1 0 0 1

7 0 1 1 1 1 0

8 1 0 0 0 0 1

9 1 0 0 1 0 1

10 1 0 1 0 0 1

11 1 0 1 1 1 0

12 1 1 0 0 0 1

13 1 1 0 1 1 0
Tabla 2. Tabla de verdad planta despulpadora
14 1 1 1 0 1 0

15 1 1 1 1 0 0
 b. Simplifique dicha tabla de verdad usando Karnaught e impleméntela en VHDL.

Para S1:

Figura 6. Mapa de Karnaugh para salida 1 (S1)

MINTÉRMINOS:

Hallamos la suma de productos: 0 es negativo y 1 es positivo

A BCD+ ABC D+ AB C D+ AB CD

Hallamos la productos de sumas: 1 es negativo y 0 es positivo

( A+ D )∗( B+C )∗( B +C+ D )∗( A+ B+C + D )∗( A+ B )∗( C+ D )∗( A +C+ D)

Para S2:

Figura 7. Mapa de Karnaugh para salida 2 (S2)

Hallamos la suma de productos: 0 es negativo y 1 es positivo

( A D ) + ( A B ) + ( A C )+ ( B C )+ ( C D ) +(B C D)

Hallamos la productos de sumas: 1 es negativo y 0 es positivo

( B+C+ D )∗( A+C + D )∗( A + B+ D )∗( A+ B+C )

c. Simule su diseño en EDAPLAYGROUND para comprobar el correcto funcionamiento

de su circuito.

Para salida S1:

Figura 8. Código planta salida S1-SOP en VHDL. EDAplayground

Figura 9. Simulación planta salida S1- SOP en VHDL. EDAplayground

Figura 10. Código planta salida S1 - POS en VHDL. EDAplayground

 Figura 11. Simulación planta salida S1 POS en VHDL. EDAplayground.

Para salida S2: Suma de productos.

Figura 12. Código planta salida S2 SOP en VHDL. EDAplayground

Figura 13. Simulación planta salida S2 SOP en VHDL. EDAplayground.

Figura 14. Código planta salida S2 POS en VHDL. EDAplayground

 Figura 15. Simulación planta salida S2 POS en VHDL. EDAplayground

1.5 Sea la siguiente función Booleana, en donde los primeros términos son los mintérminos
(m) y los segundos (d) son condiciones libres:

F ( A , B ,C , D )=∑ ( 0 ,10 , 12 ,13)+ ∑ (1 ,2 , 5 , 7 , 8 ,11)

d

a. Encuentre la mínima expresión SOP, usando mapas de Karnaugh.

Suma de productos (SOP): 0 negativo y 1 positivo

Dec A B C D f d
i

0 0 0 0 0 1

1 0 0 0 1 0 X

2 0 0 1 0 0 1

3 0 0 1 1 0

4 0 1 0 0 0

5 0 1 0 1 0 X

6 0 1 1 0 0

7 0 1 1 1 0 X

8 1 0 0 0 0 X
Figura 16. Tabla de verdad y mapa de Karnaugh
condiciones libres
9 1 0 0 1 0

10 1 0 1 0 1 ( A B D )+ ( AB C )+( B C D)
11 1 0 1 1 0 X

12 1 1 0 0 1

13 1 1 0 1 1

14 1 1 1 0 0

15 1 1 1 1 0
b. Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el
informe debe incluir una impresión de pantalla de la descripción en VHDL y la
simulación.

Figura 17. Código Condiciones libres SOP en VHDL. EDAplayground

Figura 18. Simulación condiciones libres SOP en VHDL. EDAplayground

Figura 19.
 BIBLIOGRAFÍA

Campos, A. M. (2016). Guía básica del VHDL. Guía básica del VHDL. Santiago de Querétano,
México, México. Obtenido de
http://www.itq.edu.mx/carreras/IngElectronica/archivos_contenido/Apuntes%20de
%20materias/Apuntes_VHDL_2016.pdf

EDAPlayGround. (s.f.). EDAPlayGround. Obtenido de https://www.edaplayground.com/

Fajardo, C. (16 de Abril de 2019). Youtube.com. Obtenido de Circuito Combinacional en VHDL

- Edaplayground: https://www.youtube.com/watch?v=JKZxdwOjXWY

Floyd, T. L. (2006). Fundamentos de sistemas digitales. Madrid: Pearson Educación S.A.

Tocci, R. J. (1993). Sistemas Digitales principios y aplicaciones. Mexico: Prentice Hall

Hispanoamericana S.A.