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    Práctica#5 - Lógica Digital - Jowar Rojas

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    Este documento presenta los resultados de una práctica de laboratorio sobre circuitos lógicos secuenciales como flip-flops D, JK y una unidad de control. Se muestran tablas de simulación y mapas de Karnaugh para las salidas de la unidad de control. Finalmente, se concluye que el diseño implementado se correlaciona perfectamente con los resultados de simulación obtenidos.

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    Este documento presenta los resultados de una práctica de laboratorio sobre circuitos lógicos secuenciales como flip-flops D, JK y una unidad de control. Se muestran tablas de simulación y mapas de Karnaugh para las salidas de la unidad de control. Finalmente, se concluye que el diseño implementado se correlaciona perfectamente con los resultados de simulación obtenidos.

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    de 10

    UNIVERSIDAD DE

    CARABOBOFACULTAD
    DE INGENIERÍA
    ESCUELA DE INGENIERÍA ELÉCTRICA
    DEPARTAMENTO DE SISTEMAS Y
    AUTOMÁTICALABORATORIO DE LÓGICA
    DIGITAL.

    PROF. VILLEGAS
    RICARDO

    PRACTICA #5 - UNICA

    INTEGRANTES:
    JOWAR ROJAS V-27537012
    JEANCAR SANCHEZ V-28232410
    SECCION 3
    Flip-Flop D (Lab: #1)

    𝑪𝑪𝑪𝑪𝑪𝑪 𝑫𝑫 𝑹𝑹𝑹𝑹𝑹𝑹𝑹𝑹𝑹𝑹 𝑸𝑸 𝑵𝑵𝑵𝑵


    1 𝑋𝑋 1 0 1
    0 1 0 0 1
    1 1 0 1 0
    0 0 0 1 0
    1 0 0 0 1
    0 1 0 0 1
    1 1 0 1 0
    0 0 0 1 0
    1 0 0 0 1
    0 0 0 0 1

    Flip-Flop J K (Lab: #2)


    𝑪𝑪𝑪𝑪𝑪𝑪 𝑱𝑱 𝑲𝑲 𝑹𝑹𝑹𝑹𝑹𝑹𝑹𝑹𝑹𝑹 𝑸𝑸 𝑵𝑵𝑵𝑵
    1 𝑋𝑋 𝑋𝑋 1 0 1
    0 1 0 0 0 1
    1 1 0 0 1 0
    0 0 0 0 1 0
    1 0 0 0 1 0
    0 0 1 0 1 0
    1 0 1 0 0 1
    0 0 0 0 0 1
    1 0 0 0 0 1
    0 1 1 0 0 1
    1 1 1 0 1 0
    0 0 0 0 1 0
    1 0 0 0 1 0
    0 0 0 0 1 0
    Unidad de control UC (Pre-Lab: #3)

    Diagrama de Estados
    INICIO T N1 N2 N3 Q1 Q0 Q1+ Q0+ J1 K1 D0 V1 V2 V3 M A
    0 X 0 0 0
    X X X 0 0 0 0 0 0 0 0 0
    1 X 0 1 1
    X X 0 0 1 0 1
    X X 0 1 0 1 0 0 0 0
    X X 1 1 0 1 0
    X 0 1 0 0
    0 X X 0 0
    X 1 1 0 1 1 0 1 0 1 0 1
    X 1 X X X 0 0 1 0 1
    X X 1 1 1 0 1 0
    X X 1 1 0 0 0 1 0
    X X 0 0 0 1 0 1
    Mapas de Karnaugh

    • Para J1:

    𝑱𝑱𝟏𝟏 = 𝑵𝑵𝟏𝟏𝑸𝑸𝑸𝑸𝑸𝑸𝟎𝟎
    • Para K1:
    𝑲𝑲𝑲𝑲 = 𝑸𝑸𝟏𝟏 �𝑵𝑵𝑵𝑵 𝑸𝑸𝑸𝑸 + 𝑻𝑻𝑸𝑸𝑸𝑸�
    • Para D0:

    𝑫𝑫𝟎𝟎 = 𝑸𝑸𝑸𝑸𝑸𝑸𝑸𝑸 𝑰𝑰𝑰𝑰𝑰𝑰𝑰𝑰𝑰𝑰𝑰𝑰 + 𝑵𝑵𝑵𝑵 𝑸𝑸𝑸𝑸𝑸𝑸𝑸𝑸 + 𝑵𝑵𝑵𝑵𝑵𝑵𝑵𝑵𝑵𝑵𝑵𝑵 + 𝑵𝑵𝑵𝑵𝑻𝑻 𝑸𝑸𝑸𝑸𝑸𝑸𝑸𝑸

    SALIDAS

    • Para V1:

    𝑽𝑽𝟏𝟏 = 𝑸𝑸𝑸𝑸𝑸𝑸𝑸𝑸

    • Para V2 y M:

    𝑽𝑽𝟐𝟐 = 𝑴𝑴 = 𝑸𝑸𝑸𝑸𝑸𝑸𝑸𝑸

    • Para V3:

    𝑽𝑽𝟑𝟑 = 𝑸𝑸𝑸𝑸𝑸𝑸𝑸𝑸

    • Para A:

    𝑨𝑨 = 𝑸𝑸𝑸𝑸�𝑻𝑻𝑸𝑸𝑸𝑸 + 𝑸𝑸𝑸𝑸𝑵𝑵𝑵𝑵�
    Circuito Lógico
    CLEAR CLK INICIO N1 N2 N3 T V1 V2 V3 M A
    (SUBIDA)
    ON - X X X X X
    1 OFF
    OFF
    2 ON ON
    3 OFF ON OFF OFF
    4 OFF
    5 ON
    OFF 6 ON OFF OFF OFF OFF OFF
    7 OFF OFF ON
    8 ON OFF ON
    9 ON
    OFF
    10 OFF OFF
    11 ON
    12 ON
    13 ON
    14 ON ON ON
    15
    16 OF
    OFF F
    OFF OFF
    17
    18
    19 ON
    20 ON ON ON
    OFF
    21 ON
    22 ON
    ON
    2
    OFF
    3 OFF OFF OFF
    24
    25 OFF ON
    ON - OF
    F OFF
    OFF
    26
    OFF OFF
    27 ON
    ON
    28
    29 ON
    OFF ON ON ON
    30
    OFF ON
    31 OFF
    OFF ON OFF OFF
    OFF
    32 OF
    F
    Conclusión

    Para los distintos Flip Flops que se pueden implementar con VHDL es realmente sencillo ya que se
    componen básicamente de condicionales, pero si estos se implementan con compuertas lógicas el caso
    específico del reset resulta bastante complicado de
    establecer, hay que tener en cuenta que este es necesario en el sistema ya que él requiere conocer de su
    estado anterior y este
    nos permite estar en uno de manera predeterminada.

    Por otra parte, luego de la realizar el montaje de la unidad de control se puede notar que la dinámica de
    cambio está determinada por la lectura de los sensores ya que al accionarse el proceso el proceso queda
    sometido a la dependencia de las señales de los sensores del tanque para que pueda generar un proceso
    lógico entre las entradas y las salidas, ya que claramente todo el proceso lógico esta sincronizado por un
    mismo pulso de reloj de tal manera que la unidad de control su actuación está delimitada a los valores de
    entrada de los sensores.

    En cuanto a las diferentes salidas obtenidas para el componente UC, podemos mencionar cuatro de ellas de
    tipo Moore las cuales son V1, V2, V3 y M, las cuales solo dependen del estado actual del sistema. Sin
    embargo, también tenemos la salida A, que representa una alarma de aviso para el cierre del ciclo ya sea
    por vaciado o sobrecalentamiento, la cual depende exclusivamente del estado actual, pero también de
    alguna entrada del sistema. En el caso de A, las entradas que pueden llevarla a activo alto son T, por
    sobrecalentamiento, y esto solo es posible en el tercer estado del ciclo cuando la misma pasa a activo alto,
    o por vaciado que es cuando se está en el cuarto estado y N3 pasa a activo bajo, seguidamente se enciende,
    para apagarse inmediatamente y comenzar nuevamente el ciclo en el estado inicial, para ambos casos.

    Finalmente, al hablar de los diseños implementados podemos ver una perfecta correlación entre lo
    diseñado a través del diagrama de estados y la tabla de flujos con la tabla de resultados obtenidos a través
    de la simulación. Esto se puede denotar principalmente en la manera en que las entradas pueden o no
    afectar el estado actual de la unidad de control y por consiguiente sus salidas, como, por ejemplo, cuando
    inicialmente se enciende el sistema, la única entrada que puede generar un cambio de estado en el sistema
    y que la válvula V1 se cierre es el sensor N1, que al encenderse dicha entrada permite pasar al siguiente
    estado, lo cual sucede tanto en el diseño como en la simulación de la unidad de control.

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