Tarea Domiciliaria 1 PDF

PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II
1. Para el circuito siguiente, determinar:
a) Ecuación característica b) Tabla de habilitación c) Tabla de verdad
SOLUCIÓN
Analizaremos primero el funcionamiento de los pines Clear, Preset, y Clock:
Clear (C).- Está directamente a la entrada de una AND, lo cual nos da a entender que un nivel
bajo, volverá 0 la salida, en cambio un nivel alto hará que la salida dependa del latch previo.
Por tanto, este pin es de reseteo (vuelve 0 la salida 𝑄), y es activa a nivel bajo.
Preset (P).- Similarmente, está a la entrada de una AND. Un nivel bajo es este pin llevará a 0
la salida 𝑄, y si Clear está en nivel alto, llevará a 1 la salida 𝑄 (debido a la realimentación
hacia el latch). Por tanto, este pin es de inicialización, y como se ha visto, es activa también
a nivel bajo.
Clock (CLK).- Este pin ahora está a la entrada de 2 NAND. Un nivel bajo (o también un flanco
de bajada) hará inútiles las señales en N o M, mientras que un nivel alto (o flanco de subida)
permitirá que lo que ocurra en N y M pase al latch. Por tanto, este circuito trabaja en el nivel
alto del clock, o, en el flanco de subida.
De lo anterior concluimos que el circuito es un Flip-Flop NM, con entradas Preset y Clear
activas en bajo, con disparo (clock) en nivel alto.
Analicemos su trabajo frente a señales en N y M. Para esto, empleemos una tabla de los
posibles cuadros que se presentarían durante el funcionamiento, y como ejemplo
tomaremos el cuarto caso, el resto será de procedimiento análogo.
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA ELECTRÓNICA, ELÉCTRICA Y TELECOMUNICACIONES
PROF. DARÍO UTRILLA SALAZAR
𝑵 𝑴 𝑸𝒏 𝑸𝒏+𝟏
0 0 0 0
0 0 1 1 0 1
1 10
0 1 0 0 1 0
1
0 1 1 0
1 0 0 1 1
1 1
1 0 1 1
0
1 01
1 1 0 NP 1
1 1 1 NP
Para el cuarto caso, asumimos un estado inicial de 1 en 𝑄𝑛 , y con N en 0 y M en 1, y vemos

en el gráfico las respuestas en cada parte, al final, los estados cambian, y 𝑄𝑛+1 toma el valor
de 0, lo que inmediatamente vuelve a 𝑄𝑛+1 a 1. El resultado del resto de posibles escenarios
se visualiza en la tabla. Cabe notar los 2 últimos estados donde se aprecia NP, esto es porque
las salidas no son complementadas (Flip-Flop oscilante) y se rompe la regla, por tanto se
considera un estado “No Posible”.
Con la tabla llena, se procede a conformar la ecuación característica, con ayuda del Mapa de
Karnaugh:
NM
00 01 11 10
Qn
0 X 1 𝑸𝒏+𝟏 = 𝑵 + 𝑴𝑸𝒏
1 1 X 1
Ahora se forma la tabla de habilitación:
𝑸𝒏 𝑸𝒏+𝟏 𝑵 𝑴
0 0 𝑸𝒏 𝑸𝒏+𝟏 𝑵 𝑴
0 0
0 1 0 0 0 X
0 1 1 0 0 1 1 0
1 0 0 1 1 0 0 1
0 0 1 1 X 0
1 1
1 0

Finalmente, la tabla de verdad se desprende usando un poco de lógica sobre la primera tabla
formada, en determinar en qué parte los estados se mantienen, además, sobre el
funcionamiento de los pines C, P, y CLK, sin olvidar los estados no posibles:
𝑷 𝑪 𝑵 𝑴 𝑪𝑳𝑲 𝑸𝒏+𝟏 𝑸𝒏+𝟏

0 0 X X X NP NP
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0 𝑸𝒏 𝑸𝒏
1 1 0 1 0 1
1 1 1 0 1 0
1 1 1 1 NP NP
2. Dado el Flip-Flop MN, analice su funcionamiento y desarrolle las funciones

indicadas en la tabla adjunta.
𝑷 𝑪 𝑴 𝑵 𝑪𝑳𝑲 𝑸𝒏+𝟏 𝑸𝒏+𝟏

0 0 X X X 1 1
𝑪𝟏 𝑪𝟐 FUNCIÓN
0 1 X X X 1 0
0 0 FF-MN  FF-JK
1 0 X X X 0 1
0 1 FF-D  FF-MN
1 1 0 0 𝑸𝒏 𝑸𝒏
1 0 FF-T  FF-MN
1 1 0 1 1 0
1 1 FF-JK  FF-MN
1 1 1 0 0 1
1 1 1 1 𝑸𝒏 𝑸𝒏
SOLUCIÓN
Tras haber visto los conceptos preliminares, se abordará directamente lo solicitado.
Para realizar las conversiones de FF a otro, se requiere trabajar con las tablas de habilitación.
Sólo faltaría elaborar la del FF-MN, puesto que del resto ya son conocidas. En base a la tabla
de verdad:
𝑴 𝑵 𝑸𝒏 𝑸𝒏+𝟏 𝑸𝒏 𝑸𝒏+𝟏 𝑴 𝑵
𝑸𝒏 𝑸𝒏+𝟏 𝑴 𝑵
0 0 0 1 1 0
0 0
0 0 1 0 1 1 0 0 1 X
0 1 0 1 0 0
0 1 0 1 0 X
0 1 1 1 0 1
1 0 0 0 0 0
1 0 1 0 X 0
1 0 1 0 1 0
1 1 0 0 0 1
1 1 1 1 X 1
1 1 1 1 1 1

A continuación, como referencia, se muestran las tablas de habilitación del resto de Flip-
Flops:
𝑸𝒏 𝑸𝒏+𝟏 𝑱 𝑲 𝑸𝒏 𝑸𝒏+𝟏 𝑫 𝑸𝒏 𝑸𝒏+𝟏 𝑻

0 0 0 X 0 0 0 0 0 0
0 1 1 X 0 1 1 0 1 1
1 0 X 1 1 0 0 1 0 1
1 1 X 0 1 1 1 1 1 0
La conversión se efectúa comparando la tabla de habilitación desarrollada del Flip-Flop a

obtener con respecto a la tabla de habilitación simplificada del Flip-Flop a convertir, y luego
haciendo mapa de Karnaugh para los arreglos combinaciones a cada entrada.
Para el caso FF-MN a FF-JK:
𝑱 𝑲 𝑸𝒏 𝑸𝒏+𝟏 𝑴 𝑵 JK
00 01 11 10
Qn
0 0 0 0 1 X
0 0 1 1 X 1
0 1 1 𝑴=𝑱
0 1 0 0 1 X 1 X X X X
0 1 1 0 X 0
1 0 0 1 0 X JK
Qn 00 01 11 10
1 0 1 1 X 1
0 X X X X 𝑵=𝑲
1 1 0 1 0 X
1 1 1 0 X 0 1 1 1
Ahora, de FF-D a FF-MN
𝑴 𝑵 𝑸𝒏 𝑸𝒏+𝟏 𝑫
0 0 0 1 1
0 0 1 0 0
MN
0 1 0 1 1 Qn 00 01 11 10
0 1 1 1 1
0 1 1 𝑫 = 𝑴 𝑸𝒏 + 𝑵𝑸𝒏
1 0 0 0 0
1 0 1 0 0 1 1 1
1 1 0 0 0
1 1 1 1 1
FF-T a FF-MN
𝑴 𝑵 𝑸𝒏 𝑸𝒏+𝟏 𝑻
0 0 0 1 1
0 0 1 0 1
MN
0 1 0 1 1 Qn 00 01 11 10
0 1 1 1 0
0 1 1 𝑻 = 𝑴 𝑸𝒏 + 𝑵𝑸𝒏
1 0 0 0 0
1 0 1 0 1 1 1 1
1 1 0 0 0
1 1 1 1 0

FF-JK a FF-MN
𝑴 𝑵 𝑸𝒏 𝑸𝒏+𝟏 𝑱 𝑲 MN
00 01 11 10
Qn
0 0 0 1 1 X
0 0 1 0 X 1
0 1 1 𝑱=𝑴
0 1 0 1 1 X 1 X X X X
0 1 1 1 X 0
MN
1 0 0 0 0 X Qn 00 01 11 10
1 0 1 0 X 1
0 X X X X 𝑲=𝑵
1 1 0 0 0 X
1 1 1 1 X 0 1 1 1
Con las ecuaciones listas se procede a armar el circuito final:
Se aprecian las entradas laterales izquierdas como las entradas comunes para los Flip-Flops.
Los arreglos lógicos se encuentran inmediatamente después para las entradas de cada FF a
convertir.
Las salidas van hacia un multiplexor doble de 4 a 1, el cual según los bits de selección, tomará
un par de sus entradas, correspondientes a las salidas Qn y ~Qn de cada FF, y las llevará a la
salida. La circuitería adicional también está presente en la alimentación de los pines P, C y
Clock. Se obvia la codificación de los CIs para no sobrecargar el gráfico.

3. Se tiene un sistema digital compuesto por los bloques B1, B2, B3; cuyas señales de
salida se muestran a continuación. Diseñar los circuitos digitales de los bloques B1,
B2 y B3.
SOLUCIÓN
Si analizamos los estados del gráfico mostrado llegamos a la siguiente tabla:
𝑺𝟑 𝑺𝟐 𝑺𝟏 𝑫𝒆𝒄.
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 6
1 1 1 7
1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1 0 6
0 1 1 3
0 0 0 0
1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1
Un circuito secuencial sería la primera opción para atacar el problema, pero salta a la vista
un detalle importante: hay un estado repetido. El estado”6”, va al “7” y de allí regresa al “6”,
pero ahora va al “3”. Si se hace el análisis, se tendrá un circuito q haga la secuencia “6-7-6-
7…”, o bien “6-3-0-1-6-3-0…”.
Como no queda muy clara una alternativa mejor, se efectuará un “pequeño” ajuste para
forzar la salida deseada: una cuarta señal “S0”, así se evita el estado repetido. Nótese que las
salidas S3 a S1 permanecen intactas:
𝑺𝟑 𝑺𝟐 𝑺𝟏 𝑺𝟎 𝑫𝒆𝒄.
1 1 0 0 12
1 1 1 0 14
1 1 0 1 13
0 1 1 0 6
0 0 0 0 0
0 0 1 0 2
A continuación se efectúa el análisis secuencial con las tablas de estados y de los Flip-Flops.
En este caso se usarán 3 FF-JKs, debido a que con otros (como el D) las conexiones se hacen
muy engorrosas:

Q3 Q2 Q1 Q0 Q3* Q2* Q1* Q0* J3 K3 J2 K2 J1 K1 J0 K0

1 1 0 0 1 1 1 0 X 0 X 0 1 X 0 X
1 1 1 0 1 1 0 1 X 0 X 0 X 1 1 X
1 1 0 1 0 1 1 0 X 1 X 0 1 X X 1
0 1 1 0 0 0 0 0 0 X X 1 X 1 0 X
0 0 0 0 0 0 1 0 0 X 0 X 1 X 0 X
0 0 1 0 1 1 0 0 1 X 1 X X 1 0 X
Se harán los mapas de Karnaugh para J3, K3, J2, K2 y J0, debido a que J1, K1 y K0 pueden ser
llevados a “1” sin ningún problema. Las “X” rojas son los estados que no se presentan en la
primera tabla vista, como el 1, 3, 4, 5, 10, 11, 15:
Q3 Q2 Q3 Q2 Q3 Q2
00 01 11 10 00 01 11 10 00 01 11 10
Q1 Q0 Q1 Q0 Q1 Q0
00 X X X 00 X X 00 X X X
01 X X X X 01 X X 1 X 01 X X X X
11 X X X X 11 X X X X 11 X X X X
10 1 X X 10 X X X 10 1 X X X
𝑱𝟑 = 𝑸𝟏 𝑸𝟐 𝑲𝟑 = 𝑸𝟎 𝑱𝟐 = 𝑸𝟏
Q3 Q2 Q3 Q2
00 01 11 10 00 01 11 10
Q 1 Q0 Q1 Q0
00 X X X 00 X X
01 X X X 01 X X X X
11 X X X X 11 X X X X
10 X 1 X 10 1 X
𝑲𝟐 = 𝑸𝟑 𝑱𝟎 = 𝑸𝟏 𝑸𝟑
La implementación se muestra a continuación:

Hay que notar algo interesante, y es que para que el circuito inicie de una cuenta de “6”, se
han usado los pines P y C de los Flip-Flops para que su estado inicial sea el mencionado (1100,
descartando el bit de JK0, 110 = 6). Por otro lado, los FFs JK0 y JK1 vendrían a ser el primer
bloque, el FF JK2 sería el segundo bloque, y el JK3 sería el tercer bloque. Si no consideráramos
las conexiones de Clock, ni de P y C, se aprecia mejor la distribución de bloques:
La compuerta NOT no vista en el primer gráfico es añadida simplemente para hacer que la
señal S2 entre al bloque 3.
La simulación termina este problema. Se aprecia que sólo se toman las salidas de los FFs JK1
al JK3, no del JK0, que como vimos, solo era para una pequeña ayuda:
XSC1
A B C D
S1 S2 S3
VCC
5V
~2PR ~2PR ~2PR ~2PR
2J 2Q 2J 2Q 2J 2Q 2J 2Q
2CLK 2CLK 2CLK 2CLK
2K ~2Q 2K ~2Q 2K ~2Q 2K ~2Q
~2CLR ~2CLR ~2CLR ~2CLR
JK0 JK1 JK2 JK3
Clock
VCC
VCC 5V
5V
GND

SOLUCIÓN
PUESTO CARRIL
VCC
5V
CA CA
A QA
GND B QB
C QC
D QD
~LOAD ~BO A B C D E F G A B C D E FG
VCC CLR ~CO
RST OUT UP
DOWN
DIS
THR 74LS193D
GND A OA
TRI B OB
C OC
CON D OD
OE
GND ~LT OF
CARRIL 1 VCC ~RBI OG
LM555CM ~BI/RBO
Display 2: Código de competidor.
5V
CARRIL 2
GND
CARRIL 3
CARRIL 4 1 A
2 B
3 C
4 D
5 A QA A QA A QA A QA A QA A QA A QA A QA A OA
6 B QB B QB B QB B QB B QB B QB B QB B QB B OB
7 C QC C QC C QC C QC C QC C QC C QC C QC C OC
CARRIL 5 8 D QD D QD D QD D QD D QD D QD D QD D QD D OD
Display 1: Orden de llegada de cada competidor.
9 OE
SL SL SL SL SL SL SL SL ~LT OF
SR SR SR SR SR SR SR SR ~RBI OG
74LS147D ~BI/RBO
S0 S0 S0 S0 S0 S0 S0 S0
S1 S1 S1 S1 S1 S1 S1 S1
CARRIL 6 ~CLR ~CLR ~CLR ~CLR ~CLR ~CLR ~CLR ~CLR VCC
CLK CLK CLK CLK CLK CLK CLK CLK
5V
74LS194D 74LS194D 74LS194D 74LS194D 74LS194D 74LS194D 74LS194D 74LS194D
CARRIL 7
CARRIL 8

GND VCC GND
5V
VCC
5V
final de la competencia debe mostrar los resultados en dos displays.
Implementación final del circuito

competencia atlética, en el cual participan 8 personas por vez. El circuito digital, al
4. Diseñar un circuito digital, que permita determinar los resultados de una

Al ser éste un circuito muy denso, se procede a explicar su funcionamiento:
En primer lugar, los carriles determinarán el código del competidor, vale recalcar, corredor
en carril 1, será el participante código 1, etc.
Cada “meta” tiene un pulsador que se activará cuando el corredor llegue. Inmediatamente
llegue el competidor, se activarán en bajo las salidas del codificador decimal a BCD 74147,
según el carril de llegada, si llega el participante en carril 1, se mostrará “1110” en la salida
del codificador, si es del carril 3, la salida será “1100”, y así.
Estas salidas, para hacerlas compatibles con nuestros próximos registros, pasan por una serie
de inversores, los cuales aparte de llevar el dato al registro, también van a unas compuertas
OR, las cuales están encargadas de activar un pulso el Clock de los registros. Esto a partir de
que no importa cuál lugar sea el que llegue, será diferente de cero la señal, y podemos tomar
ese pulso positivo como Clock para los registros. Además con esto aseguramos que cada vez
que llegue un competidor, el dato pase de registro a registro (por eso 8 registros) hasta que
culminen todos. Se usan registros universales 74194 con sus pines auxiliares configurados
como registro de carga paralela, salida paralela.
Al final de la carrera, el último registro, aparte de estar conectado a su clásico 7447 para la
muestra en display, por medio de otro arreglo de compuertas OR lleva un pulso hacia la
patilla de reset del timer 555. Esto con la finalidad de que cuando todos los competidores
lleguen, el timer se libere y envíe su Clock de salida ahora al contador 74193 y a su vez, por
medio de otra OR, directamente al Clock de los registros. El resultado será que los registros
irán corriendo los datos almacenados a la par con la cuenta del contador, cuya salida está
también a un 7447 y a su display correspondiente. Cabe también mencionar que el contador
tiene su circuito externo de reseteo cuando la cuenta quiera pasar a 9, donde
inmediatamente regresa a cero, a la par los registros estén vacíos.
Una gran desventaja de este circuito es que los resultados solo se podrán visualizar una sola
vez, aunque como provecho de esto se puede decir que cuando se vacíen los registros, el
timer de nuevo de inhabilitará, dejando el circuito listo para otra “competición”, sin hacer
otro ajuste de reseteo externo.
5. Para el circuito mostrado graficar las salidas
a) 𝑸𝟏 = 𝒇(𝒕)
b) 𝑸𝟐 = 𝒇(𝒕)
Considerando f= 10 Hz

SOLUCIÓN
Analizaremos el circuito en base a las entradas de los FFs D. Las funciones de entrada son:
𝑫𝟏 = 𝑄1 ⨁ 𝑄2 𝑫𝟐 = 𝑄1
Sabemos que el estado siguiente de un FF D es igual al dato que presente en su entrada, así
que haremos una tabla tomando como ejemplo el primer caso, cuando los 2 FF estén
reseteados por el circuito externo:
0 1
0 01
𝑫𝟏
𝑸𝟏 0  1 0 0
𝑸𝟐 0  0 1 0
𝐷2
0
00
Ya sabiendo que la secuencia será repetitiva, se procederá a la simulación para la

confirmación de las señales de salida deducidas:
Clock
0 1 0 0 1 0 0 Q1
0 0 1 0 0 1 0 Q2
6. Diseñar un circuito digital que permita realizar la transferencia de datos entre 4

registros A, B, C y D cada uno de 4 bits.
SOLUCIÓN
Este es otro circuito pesado en implementación. Se debe considerar que un dato debe pasar
a la vez por registro, y q por medio de controles, elegir su traslado hacia otro registro. Debe
haber también control de reset maestro y señal de clock manual. La implementación a
continuación será abordada líneas más abajo:

VCC VCC
5V 5V
GND GND
1A1 1Y1 1Y1 1A1

VCC 1A2 1Y2 1Y2 1A2
1A3 1Y3 1Y3 1A3 DATA IN - C VCC
5V DATA IN - A 1A4 1Y4 1Y4 1A4
5V
~1G ~1G
CA 1C0 1Y 1A1 1Y1 A QA QA A 1Y1 1A1 1Y 1C0 CA

1C1 1A2 1Y2 B QB QB B 1Y2 1A2 1C1
1C2 1A3 1Y3 C QC QC C 1Y3 1A3 1C2
A 1C3 1A4 1Y4 D QD QD D 1Y4 1A4 1C3
GND 2C0 2Y ~1G SL SL ~1G 2Y 2C0 GND C

2C1 SR SR 2C1
A B C D E FG 2C2 2C2 A B C D E FG
2C3 74LS244N S0 S0 74LS244N 2C3
S1 S1
A A
B ~CLR ~CLR B
OA A CLK CLK
OB B ~1G ~1G A OA
OC C ~2G ~2G B OB
OD D 74LS194D 74LS194D C OC
OE D OD
OF ~LT 74LS153D 74LS153D OE
OG ~RBI VCC ~LT OF
~BI/RBO
VCC ~RBI OG
5V
1C0 1Y 1Y 1C0 5V ~BI/RBO
1C1 1C1
1C2 1C2
1C3 REGISTER A REGISTER C 1C3
2C0 2Y 2Y 2C0
2C1 2C1
2C2 2C2
2C3 2C3
VCC A A
B B VCC
5V 5V
~1G GND GND ~1G
~2G ~2G
74LS153D 74LS153D
1A1 1Y1 1Y1 1A1
1A2 1Y2 1Y2 1A2
DATA IN - B 1A3 1Y3 1Y3 1A3 DATA IN - D
1A4 1Y4 1Y4 1A4
VCC ~1G REGISTER B REGISTER D ~1G
VCC
5V
5V
1C0 1Y 1A1 1Y1 A QA QA A 1Y1 1A1 1Y 1C0
1C1 1A2 1Y2 B QB QB B 1Y2 1A2 1C1
1C2 1A3 1Y3 C QC QC C 1Y3 1A3 1C2
1C3 1A4 1Y4 D QD QD D 1Y4 1A4 1C3
CA CA
GND 2C0 2Y ~1G SL SL ~1G 2Y 2C0 GND
2C1 SR SR 2C1
B 2C2 2C2 D
2C3 74LS244N S0 S0 74LS244N 2C3
S1 S1
A A
A B C D E FG B ~CLR ~CLR B A B C D E FG
CLK CLK
~1G ~1G
~2G ~2G
OA A
74LS194D 74LS194D
OB B 74LS153D 74LS153D A OA
OC C B OB
OD D C OC
OE 1C0 1Y 1Y 1C0 D OD
OF ~LT 1C1 1C1 OE
OG ~RBI VCC 1C2 1C2 ~LT OF
~BI/RBO 1C3 1C3
VCC ~RBI OG
5V 5V ~BI/RBO
2C0 2Y 2Y 2C0
2C1 2C1
2C2 2C2
2C3 2C3
A A
B B
~1G ~1G
~2G ~2G
74LS153D 74LS153D
VCC
5V

1A 1Y0
- / SELECT DESTINY 1B 1Y1
1Y2
~1G 1Y3
74LS139D
GND
1A 1Y0
1B 1Y1
1Y2
~1G 1Y3
VCC
5V 74LS139D

GND
SELECT REGISTER WRITE IN / SELECT SOURCE

VCC MANUAL CLOCK
5V
VCC VCC GND

GND 5V 5V
MASTER RESET
Implementación final del circuito

WRITE IN / DATA TRANSFER
GND
El circuito consta fundamentalmente de 4 registros universales en modo carga paralela. Su

circuitería auxiliar también está presente en las señales de Manual Clock para ejecutar un
pulso de reloj por medio del pulsador, y Master Reset para borrar el contenido de todos los
registros
Cada registro está acompañado de 2 buffers, uno se encargará de recibir el dato de entrada
y el otro de leer el dato proveniente de otro registro. Por tanto, cuando uno trabaje, el otro
debe estar deshabilitado, he allí el uso de una compuerta inversora para el buffer de lectura
y la señal que gobierna el trabajo viene de un decodificador, cuyos bits de control están
rotulados como Select Register Write In / Select Source, a la vez controlado su pin Enable por
el switch doble Write In / Data Transfer. Su funcionamiento se explicará luego.
Cabe mencionar también que el grupo de resistencias a la salida de los 2 buffers tiene por
objeto evitar el estado de Hi-Z de los mismos, lo cual provocaría entradas erróneas al registro,
al no ser este estado ni 1 ni 0 lógico.
Tras los buffers se encuentran los multiplexores, 2 por cada registro, los cuales tienen la
misión de recibir los datos de todos los registros, pero por medio de los bits de control
conectados a Select Register Write In / Select Source, sólo recibirá el dato del registro elegido,
es decir, nuestro registro “fuente” (Source) de datos.
Las múltiples y engorrosas conexiones vistas son porque los datos de un registro deben ser
repartidos a todos los multiplexores, esto para que después, al ser elegido un registro
“destino” (por eso el selector Select Destiny), sean almacenados los datos.
El circuito tiene 2 etapas de funcionamiento:
ETAPA DE ALMACENAMIENTO DE DATOS

Con el selector Write In / Data Transfer en su posición normal (así como en la imagen) se
activará el decodificador de habilitación de los buffers, y como es activa en bajo, se activan
sólo los buffers de escritura de datos (buffer superior), anulando por la compuerta NOT a los
de lectura de datos.
En seguida, se elige el registro al cual se escribirán los datos (los datos son establecidos por
los dip switchs de 4, para cada registro). Es por eso que para la posición natural del Write In
/ Data Transfer, el cual sería Write In (Escribir), el selector Select Register Write In / Select
Source está en Select Register Write In (Elegir registro a escribir).
Se aprecia también que todos los multiplexores están desactivados, ya que el decodificador
superior (el cual tiene por bits de control Select Destiny) está inhabilitado por el switch doble
(ver las conexiones). Esto ya que los multiplexores como se explicó antes, sólo funcionan en
el proceso de trasferencia de información.
Con estas consideraciones vistas, establecidos ya el dato a escribir y el registro, se pulsa el

Manual Clock, haciendo trabajar a los registros, pero como sólo uno tiene el dato, en ése se
grabará.
¿Qué pasaría si hay 2 o más registros con datos establecidos por los dip switchs? Sólo se
grabaría el dato al registro que fue elegido por Select Register Write In, los otros quedan
descartados.

ETAPA DE TRANSFERENCIA DE DATOS

Para transferir el dato, es obvio que primero debe existir el dato, es por eso la etapa de
escritura primero. Ahora partimos de la premisa que existe un dato almacenado en un
registro.
Write In / Data Transfer ahora cambia de posición, la cual sería Data Transfer (Transferencia
de datos). Con esta elección, se anula el decodificador inferior de escritura, haciendo que
todas sus salidas sean 1, y por tanto deshabilitando los buffers de escritura, quedando hábiles
los buffers de lectura (inferiores).
Además, el decodificador superior queda habilitado, y sus bits de control Select Destiny
determinarán qué multiplexor queda hábil para recibir el dato proveniente del registro
“fuente”, elegido por Select Register Write In / Select Source, que ahora está en la función
Select Source (Elegir fuente).
Resumiendo, basta con elegir un registro de fuente, y un registro de destino, y pulsar el

Manual Clock para que el dato que está almacenado en la “fuente” pase al registro “destino”
elegido, con la ventaja que el registro “fuente” se vacía, ya que al haber quedado desactivado
sus multiplexores correspondientes (recordemos que los multiplexores solo se activan para
el registro “destino”), la salida del buffer de lectura es 0, haciendo que el registro tome ese
valor tras el pulso de reloj.
Con el dato trasladado, podemos elegir nuevamente otro destino, esta vez cambiando a
fuente el que fue destino anteriormente, y el pulso de reloj moverá el dato nuevamente, con
la ventaja de vaciar el registro.
Finalmente, pulsar Master Reset borra el contenido de todos los registros, sea la función en
la que esté, si escritura o transferencia.
Todos los registros tienen a la salida su correspondiente decodificador BCD y su display para
visualizar como el dato se mueve de registro a registro, aunque obviamente no se verá
correctamente un dato mayor a 9 en decimal.
Las ventajas de este diseño son las ya mencionadas durante su operación: etapas marcadas
de trabajo, vaciado de registro ante la transferencia y la imposibilidad de grabar múltiples
datos a la vez.
La principal desventaja de todo esto es su complicada implementación, y el empleo de

abundante circuitería digital, sin embargo, se ha tratado de realizar lo más prolijo posible el
diseño para su fácil comprensión con ayuda de la descripción ya vista.
7. Diseñar un circuito digital para generar V0.
SOLUCIÓN
Usaremos un contador y un arreglo combinacional para aprovechar los múltiples estados y

convertirlos en sólo 1 y 0.

Si vemos con detenimiento la imagen, podemos superponer una señal de reloj y así ver que
cada estado de cuenta, tiene un 1 ó 0 según corresponda:
0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1
00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 Rep.
La cuenta se efectúa hasta el 20, y de allí se repite la secuencia. Usaremos contadores
predefinidos para aligerar el circuito, en este caso, el 7493. La implementación de este
contador se muestra abajo a la derecha.
Se emplea un inversor para trabajar en

el flanco de subida, según el diagrama INA QA LSB
INB QB
de tiempos visto anteriormente. Clock
R01
QC
QD
R02
Además se incluye su circuito externo
de reseteo activa en 1 (esto explica la 74LS93D
posición invertida del capacitor y
resistencia), por eso se usa una INA QA MSB
INB QB
compuerta OR, y la AND se activa VCC R01
QC
QD
cuando el número llegue a 21 = 10101, 5V
R02
se toman los 3 dígitos en alto del 74LS93D

número binario (única combinación), y
regresa el circuito a 0.
Ahora queda hacer el diseño

combinacional para llevar cada estado
a la salida final. Para esto usaremos una GND
tabla de verdad y un mapa de Karnaugh
de 5 variables:
𝑨 𝑩 𝑪 𝑫 𝑬 𝒁
0 0 0 0 0 0
0 0 0 0 1 1
0 0 0 1 0 0
0 0 0 1 1 1
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 1 0 1 ABC
0 0 1 1 1 1
000 001 011 010 110 111 101 100
DE
0 1 0 0 0 1
0 1 0 0 1 0 00 1 1 1 X X 1 1
0 1 0 1 0 0
0 1 0 1 1 1 01 1 1 X X X 1
0 1 1 0 0 1
0 1 1 0 1 1
0 1 1 1 0 1 11 1 1 1 X X X 1
0 1 1 1 1 0
1 0 0 0 0 1 10 1 1 X X X 1
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 1
1 0 1 0 0 1
1 0 1 0 1 X 𝑭 = 𝑨+𝑪𝑬+𝑪𝑫𝑬+𝑩𝑫𝑬+𝑩𝑪𝑬+𝑩𝑫𝑬+𝑩𝑪𝑫
1 0 1 1 0 X
1 0 1 1 1 X
1 1 0 0 0 X
1 1 0 0 1 X El color de cada grupo corresponde al color de cada parte
1 1 0 1 0 X de la función final.
1 1 0 1 1 X
1 1 1 0 0 X
1 1 1 0 1 X
1 1 1 1 0 X
1 1 1 1 1 X

Es muy tedioso la simplificación de Karnaugh a 5 variables bajo el método clásico, pero ya

con la función lista, se procede a implementar todo el circuito:
Se aprecia el circuito terminado, con la función de salida implementada tal según el resultado
de la simplificación usando compuertas AND de tres entradas, NOT, y una compuerta OR de
8 entradas con una entrada a tierra (debido a sólo 7 sub funciones). Una simulación no cae
mal:
Clock
0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 Z

8. Diseñar un cronómetro para 60 seg. (00-59) utilizando Flip-Flops JK y con

visualizadores display numérico.
SOLUCIÓN
El modo de operación del FF JK en basculación se obtiene llevando sus entradas a 1. Además,

aplicaremos un reloj de 1 Hz y se empleará un circuito externo de inicialización, y 2 de reseteo
de contadores. El primer grupo de contadores asíncronos es de MOD 10, y el segundo MOD
6.
Los circuitos de reseteo son hechos de tal modo que ante la combinación 1010 (10), se tomen
los 1 de la combinación (única posible) y se dirijan a una NAND, para luego, a una AND (debido
al circuito de inicialización), volver a 0 y repetir la cuenta. El mismo principio aplica para la
combinación 0110 (6), y así repetir la cuenta.
Al final las salidas respectivas se dirigen a los decodificadores BCD para su visualización en
los displays numéricos.
La implementación de estos contadores asíncronos es relativamente sencilla e intuitiva. Se

ha tratado de usar las compuertas necesarias y no más (ejemplo, una NAND de 2 en vez de
una de 4 usando correctamente los bits de la combinación). A continuación la representación
esquemática:
VCC VCC
5V 5V
CA CA
~1PR ~2PR ~1PR ~2PR
1J 1Q 2J 2Q 1J 1Q 2J 2Q A B C D E FG A B C D E FG
1CLK 2CLK 1CLK 2CLK
1 Hz 1K ~1Q 2K ~2Q 1K ~1Q 2K ~2Q
~1CLR ~2CLR ~1CLR ~2CLR
74LS112D
VCC
5V
A OA
B OB
C OC
D OD
OE
VCC ~LT OF
~RBI OG
5V ~BI/RBO
74LS47D
GND
VCC
5V
~1PR ~2PR ~1PR
1J 1Q 2J 2Q 1J 1Q
1CLK 2CLK 1CLK
1K ~1Q 2K ~2Q 1K ~1Q
~1CLR ~2CLR ~1CLR
74LS112D
A OA
B OB
C OC
GND D OD
OE
VCC ~LT OF
~RBI OG
5V ~BI/RBO
74LS47D

9. En un diseño de contador se ha obtenido:
Hallar los estados.
SOLUCIÓN
Este problema es el mismo descrito en la pregunta número 14. Remítase a tal para la
solución.
10. Diseñar un reloj digital para mostrar en 4 displays; las horas (00-23), minutos (00-
59).
SOLUCIÓN
Una vez más se usarán contadores predefinidos para simplificar enormemente el circuito, y
más aún si se emplea el 7490, un contador década, que evitará usar compuertas para reseteo.

Se emplea una inversora para trabajar en el flanco positivo del clock, además se aprecia cómo
se reduce significativamente el uso de circuitería externa.
Por ejemplo, para el contador de unidades de minutos, al ser MOD 10 de por sí el integrado,
no es necesario circuito de reset; el contador de decenas de minutos sólo requiere una AND
en los bits necesarios de la combinación 0110 (6).
El contador de unidades de horas tampoco requiere reseteo externo, debido a que es un

contador MOD 10, y el reseteo en 23:59 se produce debido a la presencia de un 0010 (2) y un
0100 (4) en los contadores de horas. Tomando los bits necesarios de la combinación, que
sólo son 2 y requieren una AND simple nada más, sólo se resetean los contadores de hora,
ya que los minutos siguen corriendo sin tener que afectarse.
Cada contador va respectivamente a su decodificador y sus displays como se solicitó. El clock

de entrada es una señal de frecuencia 1/60 Hz, ya que la cuenta es desde minutos, y no
segundos.
11. Dado el Flip-Flop MN, analice su funcionamiento y desarrolle las funciones

indicadas en la tabla adjunta.
𝑷 𝑪 𝑴 𝑵 𝑪𝑳𝑲 𝑸𝒏+𝟏 𝑸𝒏+𝟏

0 0 X X X 1 1
𝑪𝟏 𝑪𝟐 FUNCIÓN
0 1 X X X 1 0
0 0 FF-MN  FF-JK
1 0 X X X 0 1
0 1 FF-JK  FF-MN
1 1 0 0 1 0
1 0 FF-MN  FF-D
1 1 0 1 𝑸𝒏 𝑸𝒏
1 1 FF-D  FF-MN
1 1 1 0 0 1
1 1 1 1 𝑸𝒏 𝑸𝒏
SOLUCIÓN
Casi similar al segundo problema, se abordará como en esa ocasión:
Se elabora la tabla de habilitación del Flip-Flop MN. Hay una ligera diferencia con el ejercicio
antes mencionado, en la combinación 00 y 01, la cual como vemos, impide hacer un mapa
simplificado como acostumbramos. Hay que dejar en cuenta tales estados:
𝑴 𝑵 𝑸𝒏 𝑸𝒏+𝟏 𝑸𝒏 𝑸𝒏+𝟏 𝑴 𝑵
𝑸𝒏 𝑸𝒏+𝟏 𝑴 𝑵
0 0 0 1 1 0
0 0
0 0 1 1 1 1 0 0 1 X
0 1 0 1 0 0
0 1 0 1 0 X
0 1 1 0 0 1
1 0 0 0 0 1 0 1
1 0 1 0 1 0
1 0 1 0 1 0
0 0
1 1 0 0 0 0 1 1
1 1 1 1
1 1 1 1 1 1

Una vez más, como referencia, se muestran las tablas de habilitación del resto de Flip-Flops:
𝑸𝒏 𝑸𝒏+𝟏 𝑱 𝑲 𝑸𝒏 𝑸𝒏+𝟏 𝑫 𝑸𝒏 𝑸𝒏+𝟏 𝑻

0 0 0 X 0 0 0 0 0 0
0 1 1 X 0 1 1 0 1 1
1 0 X 1 1 0 0 1 0 1
1 1 X 0 1 1 1 1 1 0
Ahora hay que comparar las tablas para hallar los circuitos combinacionales requeridos para
las conversiones. Nótese como se ha llenado cuidadosamente por ejemplo en las 2
combinaciones Qn Qn+1 = 10, poniendo primero el valor MN=01, y para el otro MN=10
respetando así la tabla del FF MN. Igual para el caso Qn Qn+1 = 11:
Para el caso FF-MN a FF-JK:
𝑱 𝑲 𝑸𝒏 𝑸𝒏+𝟏 𝑴 𝑵 JK
00 01 11 10
Qn
0 0 0 0 1 X
0 0 1 1 0 0
0 1 1 𝑴 = 𝐽 𝑄𝑛 + 𝐽𝑄𝑛 = 𝑱⨁𝑸𝒏
0 1 0 0 1 X 1 1 1
0 1 1 0 0 1
1 0 0 1 0 X JK
Qn 00 01 11 10
1 0 1 1 1 1
0 X X X X 𝑵 = 𝐽𝐾 + 𝐽𝐾 = 𝑱⨁𝑲
1 1 0 1 0 X
1 1 1 0 1 0 1 1 1
FF-JK a FF-MN
𝑴 𝑵 𝑸𝒏 𝑸𝒏+𝟏 𝑱 𝑲 MN
00 01 11 10
Qn
0 0 0 1 1 X
0 0 1 1 X 0
0 1 1 𝑱=𝑴
0 1 0 1 1 X 1 X X X X
0 1 1 0 X 1
MN
1 0 0 0 0 X Qn 00 01 11 10
1 0 1 0 X 1
0 X X X X 𝑲 = 𝑀𝑁 + 𝑀𝑁 = 𝑴⨁𝑵
1 1 0 0 0 X
1 1 1 1 X 0 1 1 1
FF-MN a FF-D. Se elige una sola combinación para MN en los casos Qn Qn+1 = 10 y 11:
D
Qn 0 1
0 1 𝑴 = 𝑫 𝑸𝒏
𝑫 𝑸𝒏 𝑸𝒏+𝟏 𝑴 𝑵
0 0 0 1 X 1
0 1 0 0 1 D
1 0 1 0 X Qn 0 1
1 1 1 0 0 0 X X 𝑵=𝑫
1 1

FF-D a FF-MN
𝑴 𝑵 𝑸𝒏 𝑸𝒏+𝟏 D
0 0 0 1 1
0 0 1 1 1
MN
0 1 0 1 1 Qn 00 01 11 10
0 1 1 0 0
0 1 1 𝑫 = 𝑴 𝑵 + 𝑴 𝑸𝒏 + 𝑴𝑵𝑸𝒏
1 0 0 0 0
1 0 1 0 0 1 1 1
1 1 0 0 0
1 1 1 1 1
Con las ecuaciones listas se procede a armar el circuito final:
Se aprecian las entradas laterales izquierdas como las entradas comunes para los Flip-Flops.
Los arreglos lógicos se encuentran inmediatamente después para las entradas de cada FF a
convertir.
Las salidas van hacia un multiplexor doble de 4 a 1, el cual según los bits de selección, tomará
un par de sus entradas, correspondientes a las salidas Qn y ~Qn de cada FF, y las llevará a la
salida. La circuitería adicional también está presente en la alimentación de los pines P, C y
Clock. No se ha prestado mucha atención al ahorro de CIs para una mejor comprensión de la
implementación de los arreglos lógicos.

12. Para el circuito siguiente, considerando diodos ideales; calcular:

5V
8
VCC
220kΩ
4 RST OUT 3
7 DIS
a) A partir del circuito de carga, 6 THR
determinar: 𝝉𝒄 , 𝑻𝒄 2 TRI
555
5 CON
b) A partir del circuito de descarga, GND
determinar: 𝝉𝒅 , 𝑻𝒅 0.1µF 1
470kΩ
c) Calcular T, f
d) Calcular DC (%)
10µF
SOLUCIÓN
Los diodos generan atajos para el paso de la corriente, de

esa manera podemos tener DCs más allá de los límites de la
configuración típica. Para la constante de tiempo de carga
𝝉𝒄 , realizada en la trayectoria roja:
𝝉𝒄 = 𝑹. 𝑪 = (220 𝑘Ω)(10 μF) = 𝟐. 𝟐 𝐬
El tiempo de subida 𝑻𝒄 es el tiempo en el que el pulso de

salida es positivo. Calculando:
𝑻𝒄 = 𝒍𝒏(𝟐). 𝑹. 𝑪 = (0.69)(220 𝑘Ω)(10 μF) = 𝟏. 𝟓𝟐 𝒔
Para la constante de tiempo de descarga, se ve que la corriente ahora va por la resistencia

de 470 KΩ debido al diodo, por tanto, en la trayectoria naranja 𝝉𝒅 :
𝝉𝒅 = 𝑹. 𝑪 = (470 𝑘Ω)(10 μF) = 𝟒. 𝟕 𝐬
El tiempo de bajada 𝑻𝒅 es el tiempo en el que el pulso de salida es cero. Calculando:
𝑻𝒅 = 𝒍𝒏(𝟐). 𝑹. 𝑪 = (0.69)(470 𝑘Ω)(10 μF) = 𝟑. 𝟐𝟔 𝒔
El período es la suma de los tiempos de carga y descarga:
𝑻 = 𝑻𝒄 + 𝑻𝒅 = 1.52 𝑠 + 3.26 𝑠 = 𝟒. 𝟕𝟖 𝒔
La frecuencia es la inversa del período:
𝟏 1
𝒇= = = 𝟎. 𝟐𝟎𝟗 𝑯𝒛
𝑻 4.78 𝑠
El ciclo de trabajo es el cociente entre el tiempo de subida y el período:
𝑻𝒄 1.52 𝑠
𝑫𝑪 (%) = = 𝑥 100 = 𝟑𝟏. 𝟖 %
𝑻 4.78 𝑠

13. Diseñar un circuito digital, que permita determinar los resultados de una
competencia atlética, en el cual participan 8 personas por vez. El circuito debe
mostrar al final de la competencia los resultados en dos displays.
Display 1: Orden de llegada de cada competidor.

Display 2: Código de competidor.
SOLUCIÓN
Este problema fue abordado en el ejercicio número de 4 de la presente. Remítase al

mencionado para la solución.
14. Un circuito secuencial síncrono tiene 4 Flip-Flops JK; cuyas funciones son:
Analice el circuito y desarrolle:
a) La tabla de estados completos (J, K, 𝑸, CLK)

b) Estados decimales generados, totales
SOLUCIÓN
Se desarrolla la tabla de estados. Se irá reemplazando cada combinación en las ecuaciones

respectivas y se evaluará el resultado. Para llenar los estados siguientes se sabe de antemano
la tabla de habilitación del JK:
𝑸𝟒𝒏 𝑸𝟑𝒏 𝑸𝟐𝒏 𝑸𝒏 𝑱𝟒 𝑲𝟒 𝑱𝟑 𝑲𝟑 𝑱𝟐 𝑲𝟐 𝑱𝟏 𝑲𝟏 𝑸∗ 𝟒𝒏 𝑸∗ 𝟑𝒏 𝑸∗ 𝟐𝒏 𝑸∗ 𝒏

0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 1
0 0 0 1 0 1 1 1 0 1 1 0 0 1 0 1
0 0 1 0 1 0 1 0 0 0 0 1 1 1 1 0
0 0 1 1 1 1 1 1 0 1 0 1 1 1 0 0
0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1
0 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1
0 1 1 0 1 1 1 0 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 0
1 0 0 0 0 0 0 1 1 0 1 1 1 0 1 1
1 0 0 1 0 1 0 1 1 1 1 1 0 0 1 0
1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1
1 0 1 1 1 1 0 0 1 1 1 1 0 0 0 0
1 1 0 0 0 0 0 1 0 0 1 1 1 0 0 1
1 1 0 1 0 0 0 1 0 0 1 1 1 0 0 0
1 1 1 0 1 1 1 0 0 0 1 1 0 1 1 1
1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 0

Ahora hay que prestar atención a los estados actuales y siguientes obtenidos para encontrar
la secuencia:
𝑸𝟒𝒏 𝑸𝟑𝒏 𝑸𝟐𝒏 𝑸𝒏 𝑫𝒆𝒄. 𝑸∗ 𝟒𝒏 𝑸∗ 𝟑𝒏 𝑸∗ 𝟐𝒏 𝑸∗ 𝒏 𝑫𝒆𝒄.

0 0 0 0 0 0 1 0 1 5
0 0 0 1 1 0 1 0 1 5
0 0 1 0 2 1 1 1 0 14
0 0 1 1 3 1 1 0 0 12
0 1 0 0 4 0 0 1 1 3
0 1 0 1 5 0 0 1 1 3
0 1 1 0 6 1 1 0 1 13
0 1 1 1 7 1 0 1 0 10
1 0 0 0 8 1 0 1 1 11
1 0 0 1 9 0 0 1 0 2
1 0 1 0 10 1 1 1 1 15
1 0 1 1 11 0 0 0 0 0
1 1 0 0 12 1 0 0 1 9
1 1 0 1 13 1 0 0 0 8
1 1 1 0 14 0 1 1 1 7
1 1 1 1 15 0 1 1 0 6
Comenzando por el estado 0 (0000), se llega al estado siguiente 5 (0101), el cual lleva al
estado 3 (0011), y así alternando entre la tabla sección estado actual y sección estado
siguiente. La secuencia en decimal queda entonces de la siguiente manera:
𝟎 → 𝟓 → 𝟑 → 𝟏𝟐 → 𝟗 → 𝟐 → 𝟏𝟒 → 𝟕 → 𝟏𝟎 → 𝟏𝟓 → 𝟔 → 𝟏𝟑 → 𝟖 → 𝟏𝟏 → 𝟎 …
Cabe resaltar que si se empezara por el estado 1 (0001) la secuencia seguiría su rumbo hasta
el 11, luego entra a 0, y continúa la secuencia mostrada arriba. Igual ocurre si se empieza
desde el 4, ya que 4 va a 3, luego a 12, y sigue el mismo recorrido hasta 0, que va a 5, y no
vuelve a salir más el 4.
Por mera ampliación se implementa el circuito:
𝑸𝒏 𝑸𝟐𝒏 𝑸𝟑𝒏 𝑸𝟒𝒏
Se han enviado todas las salidas de los FFs como formando un bus para un mejor orden de
las conexiones.
Todos los FFs están acompañados de sus respectivas compuertas según las ecuaciones
mencionadas, y con su circuito auxiliar de reseteo.

15. Considerando el diagrama siguiente determinar:
a) Tabla de verdad
b) Diseño del circuito
c) Circuito diseñado con FF-JK
SOLUCIÓN
Se observa a primera instancia que es una máquina de estados Mealy. Se aborda el problema
efectuando su mapa de estados:
Ent. 𝟎 𝟏
Est.
000 𝑆0 𝑆3 /0 𝑆4 /1
001 𝑆1 𝑆1 /0 𝑆4 /1
010 𝑆2 𝑆2 /0 𝑆0 /1
011 𝑆3 𝑆1 /0 𝑆2 /1
100 𝑆4 𝑆2 /0 𝑆3 /0
Hay una entrada, a la que denominaremos “x”, una salida, llamémosle “y”, y 5 estados, lo
que conlleva a usar 3 FF JK, pero antes, la tabla de verdad del circuito:
𝑸𝟑𝒏 𝑸𝟐𝒏 𝑸𝟏𝒏 𝒙 𝑱𝟑 𝑲𝟑 𝑱𝟐 𝑲𝟐 𝑱𝟏 𝑲𝟏 𝑸∗ 𝟑𝒏 𝑸∗ 𝟐𝒏 𝑸∗ 𝟏𝒏 𝒚

0 0 0 0 0 X 1 X 1 X 0 1 1 0
0 0 0 1 1 X 0 X 0 X 1 0 0 1
0 0 1 0 0 X 0 X X 0 0 0 1 0
0 0 1 1 1 X 0 X X 1 1 0 0 1
0 1 0 0 0 X X 0 0 X 0 1 0 0
0 1 0 1 0 X X 1 0 X 0 0 0 1
0 1 1 0 0 X X 1 X 0 0 0 1 0
0 1 1 1 0 X X 0 X 1 0 1 0 1
1 0 0 0 X 1 1 X 0 X 0 1 0 0
1 0 0 1 X 1 1 X 1 X 0 1 1 0
1 0 1 0 X X X X X X X X X X
1 0 1 1 X X X X X X X X X X
1 1 0 0 X X X X X X X X X X
1 1 0 1 X X X X X X X X X X
1 1 1 0 X X X X X X X X X X
1 1 1 1 X X X X X X X X X X

La parte más trabajosa consiste en realizar los 7 mapas de Karnaugh requeridos, 6 para los
FFs, 1 para la salida. Sin embargo podemos notar que para 𝑲𝟑 , se puede llevar a 1 sin
problema. Las X rojas son los que aparecen en la tabla para los estados no usados:
Q3 Q2 Q3 Q2 Q3 Q2
00 01 11 10 00 01 11 10 00 01 11 10
Q1 x Q1 x Q1 x
00 X X 00 1 X X 1 00 X X X
01 1 X X 01 X X 1 01 X 1 X X
11 1 X X 11 X X X 11 X X X
10 X X 10 X X X 10 X 1 X X
𝑱𝟑 = 𝑸𝟐𝒏 𝒙 𝑱𝟐 = 𝑸𝟑𝒏 + 𝑸𝟏𝒏 𝒙 𝑲𝟐 = 𝑄1𝑛 𝑥 + 𝑄1𝑛 𝑥

𝑲𝟐 = 𝑸𝟏𝒏 ⨁ 𝒙
Q3 Q2 Q3 Q2 Q3 Q2
00 01 11 10 00 01 11 10 00 01 11 10
Q1 x Q1 x Q1 x
00 1 X 00 X X X X 00 X
01 X 1 01 X X X X 01 1 1 X
11 X X X X 11 1 1 X X 11 1 1 X X
10 X X X X 10 X X 10 X X
𝑱𝟏 = 𝑸𝟑𝒏 𝒙 + 𝑸𝟑𝒏 𝑸𝟐𝒏 𝒙 𝑲𝟏 = 𝒙 𝒚 = 𝑸𝟑𝒏 𝒙
La implementación final se muestra a continuación. Al igual que el problema anterior, se han

puesto hacia abajo las pistas de las salidas de los FF para una mejor visualización de las
entradas que toman los circuitos combinacionales. Se adjunta su circuitería auxiliar:


Tarea Domiciliaria 1 PDF

Cargado por

Copyright:

Formatos disponibles

Tarea Domiciliaria 1 PDF

Cargado por

Información del documento

Título original

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

Tarea Domiciliaria 1 PDF

Cargado por

Copyright:

Formatos disponibles

PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II

1. Para el circuito siguiente, determinar:

a) Ecuación característica b) Tabla de habilitación c) Tabla de verdad

Analizaremos primero el funcionamiento de los pines Clear, Preset, y Clock:

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Para el cuarto caso, asumimos un estado inicial de 1 en 𝑄𝑛 , y con N en 0 y M en 1, y vemos

Ahora se forma la tabla de habilitación:

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

𝑷 𝑪 𝑵 𝑴 𝑪𝑳𝑲 𝑸𝒏+𝟏 𝑸𝒏+𝟏

2. Dado el Flip-Flop MN, analice su funcionamiento y desarrolle las funciones

𝑷 𝑪 𝑴 𝑵 𝑪𝑳𝑲 𝑸𝒏+𝟏 𝑸𝒏+𝟏

Tras haber visto los conceptos preliminares, se abordará directamente lo solicitado.

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

𝑸𝒏 𝑸𝒏+𝟏 𝑱 𝑲 𝑸𝒏 𝑸𝒏+𝟏 𝑫 𝑸𝒏 𝑸𝒏+𝟏 𝑻

La conversión se efectúa comparando la tabla de habilitación desarrollada del Flip-Flop a

Para el caso FF-MN a FF-JK:

Ahora, de FF-D a FF-MN

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Con las ecuaciones listas se procede a armar el circuito final:

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Si analizamos los estados del gráfico mostrado llegamos a la siguiente tabla:

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Q3 Q2 Q1 Q0 Q3* Q2* Q1* Q0* J3 K3 J2 K2 J1 K1 J0 K0

La implementación se muestra a continuación:

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

~2PR ~2PR ~2PR ~2PR

2CLK 2CLK 2CLK 2CLK

2K ~2Q 2K ~2Q 2K ~2Q 2K ~2Q

~2CLR ~2CLR ~2CLR ~2CLR

JK0 JK1 JK2 JK3

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Implementación final del circuito

FACULTAD DE INGENIERÍA ELECTRÓNICA, ELÉCTRICA Y TELECOMUNICACIONES

4. Diseñar un circuito digital, que permita determinar los resultados de una

Al ser éste un circuito muy denso, se procede a explicar su funcionamiento:

5. Para el circuito mostrado graficar las salidas

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Ya sabiendo que la secuencia será repetitiva, se procederá a la simulación para la

6. Diseñar un circuito digital que permita realizar la transferencia de datos entre 4

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

1A1 1Y1 1Y1 1A1

CA 1C0 1Y 1A1 1Y1 A QA QA A 1Y1 1A1 1Y 1C0 CA

GND 2C0 2Y ~1G SL SL ~1G 2Y 2C0 GND C

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA ELECTRÓNICA, ELÉCTRICA Y TELECOMUNICACIONES

SELECT REGISTER WRITE IN / SELECT SOURCE

VCC VCC GND

Implementación final del circuito

WRITE IN / DATA TRANSFER

El circuito consta fundamentalmente de 4 registros universales en modo carga paralela. Su

El circuito tiene 2 etapas de funcionamiento:

ETAPA DE ALMACENAMIENTO DE DATOS

Con estas consideraciones vistas, establecidos ya el dato a escribir y el registro, se pulsa el

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

ETAPA DE TRANSFERENCIA DE DATOS

Resumiendo, basta con elegir un registro de fuente, y un registro de destino, y pulsar el

La principal desventaja de todo esto es su complicada implementación, y el empleo de

7. Diseñar un circuito digital para generar V0.