Pec2-Fsd Ion Catalin Mrejuica X8413146e

FUNDAMENTOS DE SISTEMAS
DIGITALES
SEGUNDA ACTIVIDAD EVALUABLE
NOMBRE:ION CATALIN
APELLIDO:MREJUICA
NIE: X8413146E
CURSO 2021-2022
CENTRO ASOCIADO: SANTANDER
TUTOR: FELIX FANJUL VELEZ
EMAIL:[email protected]
Apellidos, nombre: 0/36

DNI:
Fundamentos de Sistemas Digitales
SEGUNDA ACTIVIDAD EVALUABLE
1: Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES

2: Título de la Actividad: Diseño, Implementación y Simulación de un Circuito en Lógica
Secuencial
3: Datos personales:
- Nombre y Apellidos: ION CATALIN MREJUICA
- DNI:X8413146E
- Centro asociado: SANTANDER
- Tutor-FELIX FANJUL VELEZ
- Correo Electronico: [email protected]
4: Código de la actividad que le ha correspondido realizar: PEC2-046.doc
5: Enunciado.
EnunciadoPEC2-046.doc
Esta actividad consiste en el diseño e implementación en el un circuito secuencial que consta
de tres bloques funcionales que realizan funciones claramente diferentes. El primer bloque consiste
en construir un reloj con el circuito de tiempo 555 funcionando como astable. El segundo bloque
consiste en obtener, a partir de este reloj, una onda cuadrada de mayor periodo y, por ultimo, el
tercer bloque consiste en construir un autómata finito controlado por el tren de pulsos anterior y que
actúe de una forma u otra en función de si este pulso está en alta o en baja. Por tanto, el esquema
a nivel de diagrama de bloques del circuito a diseñar y simular es el de la siguiente figura:
Generador Q1
Reloj de la señal Circuito
Reloj secuencial
de control, x
555 de 2 bits
x Q0
t1 t2 T
Reloj
X tm = 4T tm = 4T
Diseñe el sistema lógico secuencial de la figura para que el circuito secuencial de 2 bits
realice las siguientes funciones:
- Si x=1 no cambia de estado. Es decir, permanece en el mismo estado con independencia
del estado en el que se encuentre.
- Si x=0 y está en el estado 01 ó en el estado 00 ó en el estado 11 pasa al estado 10 y si está
en el estado 10 pasa al estado 00.
6: Realización del diseño y explicación de los pasos seguidos para la realización del
diseño de los distintos bloques funcionales.
Apellidos, nombre: ION CATALIN MREJUICA

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DNI:X8413146E
7: Esquemas capturados del simulador, primero presente los esquemas de cada uno
de los bloques funcionales por separado y después presente el del circuito
completo.
8: Descripción de los parámetros de los componentes utilizados.
9: Cronograma de todas las señales (entrada, control y salida).
10: Explicación del funcionamiento y verificación de que el circuito funciona de acuerdo

con las especificaciones del diseño.
11: Explicación de los problemas/dificultades encontrados y explicación de la forma y

el medio por el que se han resuelto.
*********************************************

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DNI:X8413146E
SOLUCIÓN
6. Realización del diseño y explicación de los pasos seguidos para la

realización del diseño de los distintos bloques funcionales.
Esta práctica consiste en resolver un problema de lógica secuencial, mediante el

diseño y la posterior implementación del correspondiente circuito.
Constará de tres bloques funcionales, cada uno de los cuales serán diseñados y
verificados por separado mediante simulación usando el simulador recomendado por
el Equipo Docente, el Multisim.
Con dicho simulador obtendremos los cronogramas correspondientes a cada bloque
funcional y que nos dará información sobre su correcto funcionamiento.
Finalmente procederemos a unir los distintos bloques funcionales generando un
circuito completo, obteniendo así el autómata finito que nos pide el enunciado.
Los pasos que dar para el diseño han de ser, por tanto:
➢ Un primer bloque funcional → realización del diseño de un circuito de

tiempo tipo 555 en modo astable.
En el correspondiente apartado se explicará en qué consiste un circuito
astable y en qué consiste y cómo funciona un circuito de tiempo tipo 555
funcionando en configuración astable.
➢ Segundo bloque funcional → generador de la señal de control.
Debemos generar una señal de salida X, a partir de una señal de entrada, la
salida del bloque funcional anterior, el circuito de tiempo 555, y cuyo periodo
sea 8 veces superior al del anterior.
Para ello necesitaremos usar un contador, el cual tenemos disponible en el
simulador, en el integrado SN74393.
La salida de este bloque funcional será la señal de control para el siguiente
bloque funcional.
➢ Tercer bloque funcional → circuito secuencial de 2 bits (autómata finito)
Será este último un circuito secuencial síncrono con la señal de reloj obtenida
en el primer bloque funcional y como variable de entrada para los cambios de
estados del autómata, usará la señal de salida del segundo bloque funcional.
El diseño y el funcionamiento de cada bloque funcional se expondrá a continuación.
• PRIMER BLOQUE FUNCIONAL → CIRCUITO DE TIEMPO TIPO 555 EN MODO

ASTABLE

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En el primer bloque diseñaremos un circuito de tiempo basado en el 555D

funcionando en el modo astable en el que el tiempo en alta debe ser igual que el
tiempo en baja, por lo que, y considerando que en el enunciado no se nos especifica
nada al respecto, tomaremos para realizar los cálculos un periodo de 𝑇 = 2 𝑚𝑠 y los
periodos de salida serán 𝑡1 = 𝑡2 = 1 𝑚𝑠.
Para el diseño utilizaremos el esquema de un circuito 555 en modo astable como el
de la figura, que aparece en el libro de texto de la bibliografía recomendada para
esta asignatura (pág.555).
Figura 1 Esquema de un circuito de tiempo tipo 555 configurado en modo astable
Primero averiguamos la alimentación que requiere este circuito, para lo cual

buscamos su datasheet.
La salida del 555D (circuito de tiempo 555_VIRTUAL de la librería del simulador
Multisim) se va a conectar directamente a la entrada del generador de la señal de
control (un contador integrado SN 74393), tal y como se indica en la guía de estudio,
por lo cual buscamos los valores de tensión que admite, y observamos que la tensión
nominal es de 5V, como podemos ver en la siguiente figura, por la tanto la
alimentación (VCC) del 555D también será de 5V.

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Figura 2 Datasheet contador integrado SN74393
Conocida la alimentación, deberemos configurar el modo astable del circuito.

Debemos asegurarnos de que los valores de tensión en la salida 𝑉0 (pin 3) sean lo
más cercanos a 5V y 0V, es decir, el “1” y el “0” lógicos respectivamente. Para ello,
debemos poner las resistencias 𝑅𝐿 a un valor alto (estas resistencias se
corresponden con 𝑅1 y 𝑅2 en nuestro esquema del circuito), y en nuestro caso le
asignamos el valor de 1000kΩ a cada una de ellas.
El pin 5 (CONTROL) se utiliza como entrada de la señal de control, permitiendo
cambiar las tensiones de referencia de los comparadores internos, pero en nuestro
caso no se usa para tal fin, por lo que le conectamos un condensador para filtrar el
ruido de la fuente y evitar pulsos de ruido.
Colocamos un condensador 𝐶2 con 10 𝑛𝐹
Seguidamente, procedemos al cálculo de los valores de 𝑅𝐴 , 𝑅𝐵 𝑦 𝐶, ya que son los
que nos darán la frecuencia de oscilación, duración de la señal en alta y en baja.

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El condensador se carga a través de 𝑅𝐴 𝑦 𝑅𝐵 y se descarga a través de 𝑅𝐵 . Así,

variando la razón entre 𝑅𝐴 𝑦 𝑅𝐵 se controla el ciclo de oscilación.
Si llamamos 𝑡1 al tiempo de carga, 𝑡2 al de descarga y 𝑇 al período tenemos:
𝑡1 = 0.69*(𝑅𝐴 + 𝑅𝐵 ) ∗ 𝐶1 (salida en alta)

𝑡2 = 0.69 *𝑅𝐵 ∗ 𝐶1 (salida en baja)
𝑇 = 𝑡1 + 𝑡2 = 0.69*( 𝑅𝐴 + 2𝑅𝐵 ) ∗ 𝐶1
El máximo ciclo de uso es:

𝑡1 𝑅𝐴 + 𝑅𝐵
=
𝑡1 + 𝑡2 𝑅𝐴 + 2𝑅𝐵
Para hacer máximo este cociente, 𝑅𝐴 debe ser lo más pequeña posible, pero lo
suficientemente grande para limitar la corriente en el terminal de descarga.
Para mejorar este ciclo de uso se puede introducir un diodo 𝐷1 en paralelo con 𝑅𝐵 .
Así, la corriente de carga pasa a través de 𝑅𝐴 y 𝐷1 , mientras que la descarga es a
través de 𝑅𝐵 .
En esta configuración los tiempos de alta y baja en la salida son función de
resistencias independientes:
𝑡1 ≈ 0.69 ∗ 𝑅𝐴 ∗ 𝐶1
𝑡2 ≈ 0.69 ∗ 𝑅𝐵 ∗ 𝐶1
𝑇 = 𝑡1 +𝑡2 = 0.69 (𝑅𝐴 + 𝑅𝐵 ) ∗ 𝐶1
Tenemos que calcular los valores de las resistencias 𝑅𝐴 y 𝑅𝐵 , para lo que usamos
los siguientes datos que aplicamos a las fórmulas anteriores:
En nuestro caso, hemos considerado al principio:
➢ el valor del periodo 𝑇 = 2 𝑚𝑠

➢ valores de los tiempos de la señal en alta y baja son, respectivamente:
𝑡1 = 𝑡2 = 1𝑚𝑠 = 10−3 𝑠
➢ Asignamos a 𝐶1 el valor de: 𝐶1 = 1𝜇𝐹 = 10−6 𝐹
Sustituyendo los datos obtenemos:

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𝑡1 10−3
𝑡1 ≈ 0.69 𝑅𝐴 ∗ 𝐶1 ⟹ 𝑅𝐴 ≈ ≈ ≈ 1449.28 Ω
0.69 ∗ 𝐶1 0.69 ∗ 10−6
𝑡2 10−3
𝑡2 ≈ 0.69 𝑅𝐵 ∗ 𝐶1 ⟹ 𝑅𝐵 ≈ ≈ ≈ 1449.28 Ω
0.69 ∗ 𝐶1 0.69 ∗ 10−6
Según los datos obtenidos, para obtener la onda cuadrada deseada, con periodo
𝑇 = 2𝑚𝑠 , y en los que los tiempos en alta y baja son iguales, 𝑡1 = 𝑡2 = 1𝑚𝑠, en teoría
deberían ser 𝑅𝐴 ≈ 𝑅𝐵 ≈ 1449.28 Ω.
Sin embargo, a la hora de simular en circuito con estos valores se puede apreciar
que esos tiempos no coinciden, sino que son significativamente mayores, con lo cual
nos obliga a aproximar los valores de las resistencias de otra forma, para conseguir
valores lo más próximo posible a 1𝑚𝑠.
Esto se debe al comportamiento de la pequeña resistencia que ofrece la introducción
del diodo 𝐷1 para optimizar el ciclo de uso.
Por lo tanto, debemos regular el valor de las resistencias 𝑅𝐴 y/o 𝑅𝐵 .
En nuestro caso, el valor de las resistencias se ha disminuido de forma que:
𝑅𝐴 = 1100 Ω
𝑅𝐵 = 1442 Ω
Con estos últimos cálculos ya tenemos todos los datos para implementar este primer
bloque funcional, el reloj 555 en modo astable.
El esquema quedaría como sigue:

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Figura 3 Esquema del circuito de tiempo tipo 555 (555_Virtual en Multisim) en modo astable
FUNCIONAMIENTO DEL RELOJ 555.

Hemos diseñado hasta el momento un circuito de tiempo basado en el 555D
funcionando en el modo astable, con los parámetros necesarios para ello.
Procedemos ahora a dar una breve explicación de su funcionamiento.
Para ello, disponemos del integrado 555_Virtual en la librería de Multisim.
Internamente consta de 2 comparadores que

controlan el estado de un biestable R-S, que a
su vez envía una señal a un transistor de
descarga y a la salida. Las tensiones de
referencia de los comparadores son
proporcionales a la fuente de alimentación (en
nuestro caso, a una pila de 5V), lo que
proporciona un sincronismo (comportamiento
síncrono) de salida independiente de la
alimentación que puede variar entre 5 y 15
voltios (caso bipolar) o de 2 a 18 voltios (caso
CMOS).
Cada una de las patillas del circuito constituye un terminal por el cual el circuito recibe
o devuelve valores de tensión.
Veamos a continuación el significado funcional de cada uno de los terminales:
1. Tierra (GND) → Se conecta generalmente a tierra y su tensión debe ser la más

negativa del circuito
2. Disparo (TRI): Terminal sensible a niveles de tensión con un valor crítico de
𝑉𝐶𝐶/3 que coincide con la señal de referencia de uno de los comparadores
internos. Cuando la señal de este terminal baja de 𝑉𝐶𝐶/3 el reloj pasa a alta. A
este terminal se le pueden aplicar valores de tensión entre la recibida por el
terminal 8 y el terminal 1, que en nuestro caso se tratan de valores entre 0 𝑉 y 5
𝑉.
1. Salida (OUT) → El nivel de tensión aquí está generalmente en baja y pasa a alta
durante el estado metaestable u oscila entre ambos niveles en el modo astable.
2. Reset (RST): En los dos casos, tanto bipolar como CMOS, el terminal posee un
nivel de control de 0,6 a 0,7 voltios. Cuando la tensión es inferior a este valor se
interrumpe el comportamiento síncrono devolviendo el circuito al estado de
reposo. En consecuencia, el condensador se descarga y se impide que se vuelva
a cargar debido al paso del transistor interno a conducción.
3. Control (CON): Está conectado a la tensión de referencia de uno de los
comparadores internos, es decir, a 2𝑉𝐶𝐶/3. Sin embargo, si se conecta a tierra

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a través de una resistencia, controla las tensiones de referencia de los

comparadores.
4. Umbral (THR): Provoca que el reloj pase a baja cuando la tensión es superior a
la tensión de referencia del terminal de control.
5. Descarga (DIS): Su uso habitual es el de descarga del condensador.
6. 𝑽𝑪𝑪: Tensión de alimentación.
En su configuración como astable, el circuito de tiempo tipo 555 se redispara a sí

mismo mediante una realimentación entre los terminales 2 y 6, es decir, entre los
terminales de disparo (TRIGGER) y umbral (THRESHOLD), de forma que la tensión
en los extremos del condensador oscila entre 𝑉𝐶𝐶/3 y 2𝑉𝐶𝐶/3. En este modo también
separamos los terminales 6 y 7 mediante una resistencia 𝑅𝐵 .
La figura 10.14 del texto base en la página 556 muestra una tabla resumen del
comportamiento del 555 como astable. R y S corresponden con las entradas del
biestable interno, Q con la salida del biestable y G con el terminal de la tensión que
recibe el transistor interno.
La verificación del circuito diseñado se hará en apartados posteriores de este

documento.
• SEGUNDO BLOQUE FUNCIONAL → GENERADOR DE LA SEÑAL DE CONTROL
Una vez obtenido el tren de impulsos generado por el temporizador 555 en

configuración astable tal y como pide el enunciado, pasamos a generar, a partir de
él, una onda cuadrada con periodo 8 veces mayor (los flancos de subida y de bajada
de esta señal serán iguales y se obtienen al multiplicar por 4 el periodo de reloj , es
decir, serán 4 veces el periodo del reloj 555) .
Para ello necesitamos un contador para que la señal de salida de este bloque, que
se debe conectar al siguiente bloque, tenga que multiplicar por 4 el periodo de la
señal procedente del tren de pulso generado por el bloque anterior.
Dicho contador lo tenemos disponible en el simulador Multisim en el integrado
74393N (y procedemos a usarlo siguiendo las recomendaciones indicadas en la guía
de estudio).
Sólo sería necesario conectar a su entrada la señal de salida procedente del reloj
555 del bloque funcional anterior y la salida de éste se conectaría al siguiente bloque.
El integrado 74393N consta de una entrada “A”, una patilla CLR (Clear, o puesta a
“0”) y 4 salidas: QD, QC, QB, QA.
La salida del temporizador 555 hay que introducirla en la entrada “A” del contador,
pero de momento, para la simulación independiente, usaremos un reloj “DigClock”

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conectado en dicha entrada. Para activar el contador pondremos la patilla Clear a un

nivel bajo (mediante una emisión continua LO).
Las patillas QD, QC, QB, QA indican cuando contar.
Puesto que debemos generar una señal cuyo tren de impulsos tenga un periodo 4
veces el de la entrada de pulsos en A, lo que en decimal sería 0100, podemos ver
entonces que se corresponde con la salida QC del contador, por lo cual escogemos
esa salida.
Efectivamente esto podemos comprobarlo mediante su datasheet, ya que
observamos, como muestra la siguiente figura, que la salida QC cambia su valor
cada 4 pulsos, por lo tanto, el periodo del tren de pulsos que genera será 4 veces
mayor que el periodo del tren de pulsos de entrada, que es justo lo que queremos.
Si observamos la gama de colores

resaltada en la configuración de la
salida 𝑄𝐶 , podemos ver que,
efectivamente la señal cambia de nivel
cada cuatro pulsos, que es lo que
necesitamos.
Figura 4 Datasheet Contador SN74393
Implementamos el circuito en el simulador, quedando el esquema correspondiente:

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Figura 5 Esquema Generador de señal de control
El generador de pulso con la etiqueta ENTRADA de la figura se ha conectado

únicamente para la verificación del bloque funcional. Los componentes usados son:
contador integrado 74393N y generador de pulso activo siempre en baja
mediante el componente INTERACTIVE_DIGITAL_CONSTANT, con valor a 0 para
la activación del contador, ya que la entrada CLR es activa a nivel alto. El generador
de pulso ya mencionado no se considera en la implementación del bloque funcional
debido a que solo nos sirve para la posterior verificación del bloque. En su lugar, en
el circuito completo aparecerá el bloque funcional del reloj 555.
• TERCER BLOQUE FUNCIONAL → CIRCUITO SECUENCIAL DE 2 BITS

(AUTOMATA FINITO)
En este último bloque se trata de diseñar un circuito en lógica secuencial con

biestables D (por recomendación del Equipo Docente) que debe ser síncrono con la
señal de reloj del primer bloque funcional, el reloj 555 configurado en modo astable
y como variable de entrada usará la salida del segundo bloque, el generador de la
señal de control.
El circuito secuencial consta de 4 estados de memoria →para codificar 4 estados de

memoria necesitamos 𝑛 𝑏𝑖𝑡𝑠, de tal forma que 2𝑛 = 4 → por tanto necesitamos 2 bits
para codificar esos 4 estados.
Los estados serian entonces:
𝑆0 → 00 𝑆2 → 10
𝑆1 → 01 𝑆3 → 11
Sabemos que los circuitos secuenciales tienen 2𝑛 estados y que se sintetizan con 𝑛
Biestables, por lo tanto, para diseñar el circuito necesitamos 2 básculas tipo D.
Una vez identificados los estados y las variables de entrada, a partir de ellos y las
especificaciones del problema, procedemos a realizar, en primer lugar, la tabla de
verdad que muestra las transiciones entre estados dependiendo de su estado actual
y la variable X.
A partir de esta tabla procedemos a dibujar el diagrama de estados y las matrices de
transición correspondientes, obteniendo finalmente las funciones de excitación de

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los biestables D para su posterior implementación en el simulador y verificar que el

funcionamiento sea el esperado.
El enunciado nos indica lo siguiente:

“Diseñe el sistema lógico secuencial de la figura para que el circuito secuencial de 2
bits realice las siguientes funciones:
- Si x=1 no cambia de estado. Es decir, permanece en el mismo estado con
independencia del estado en el que se encuentre.
- Si x=0 y está en el estado 01 ó en el estado 00 ó en el estado 11 pasa al estado 10
y si está en el estado 10 pasa al estado 00.“
En primer lugar, dibujamos el diagrama de estados que se corresponde con las

especificaciones del enunciado.
Para ello usamos una herramienta de diseño muy interesante, JFLAP.
El diagrama de transición de estados será entonces:
Figura 6 Diagrama de estados del autómata finito con las condiciones del enunciado
A partir del diagrama anterior elaboramos la tabla de verdad correspondiente al

autómata de nuestro enunciado, donde se reflejan todas las transiciones de estado
en función de la variable de entrada X y del estado actual del autómata.

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VARIABLE
ESTADO ESTADO
DE
ACTUAL (𝒕) FUTURO (𝒕 + 𝟏)
ENTRADA
𝑿 𝑄1(𝑡) 𝑄0(𝑡) 𝑄1(𝑡+1) 𝑄0(𝑡+1)
0 0 0 1 0
0 0 1 1 0
0 1 0 0 0
0 1 1 1 0
1 0 0 0 0
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1
Figura 7 Tabla de verdad del autómata finito
A partir del diagrama y la tabla de verdad del autómata, procedemos al cálculo de

las matrices de transición.
Para cada una de las configuraciones de entrada existe una matriz de transición (una
para X=0, y otra para X=1).
Las filas de estas matrices representan los estados iniciales y las columnas los
estados finales. Los elementos de esta matriz son ceros o unos. El “1” representa
que ante esa configuración de entrada hay una transición desde el estado inicial de
esa fila al estado final de esa columna. El “0” representa que no hay transición (no
hay cambio de estado).

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Como desde un estado, y bajo una determinada configuración de entrada sólo puede
pasar a un estado final, estas matrices solo pueden tener un “1” por fila. Esto no
ocurre igual en las columnas, ya que se puede dar el caso de que dos o más estados
iniciales diferentes y bajo la misma configuración de entrada, pase al mismo estado
final.
Denotamos como 𝑺𝒕 los estados iniciales de los pares 𝑸𝟏 𝑸𝟎 y como 𝑺𝒕+𝟏 los estados
finales.
Atendiendo a los datos del enunciado, y a los obtenidos mediante el diagrama de
estados y/o la tabla de verdad del autómata, construimos las correspondientes
matrices de transición, una para cada valor de la variable de entrada X.
Matriz de transición para X=0:
ESTADOS FINALES
𝑺𝟎𝒕+𝟏 𝑆1𝑡+1 𝑆2𝑡+1 𝑆3𝑡+1

𝑿=𝟎
ESTADOS INICIALES
𝑸𝟏 𝑸𝟎 (𝟎𝟎) 𝑸𝟏 𝑸𝟎 (𝟎𝟏) 𝑸𝟏 𝑸𝟎 (𝟏𝟎) 𝑸𝟏 𝑸𝟎 (𝟏𝟏)
𝐒𝟎𝐭 (𝟎𝟎) 0 0 1 0
𝑺𝟏𝒕 (𝟎𝟏) 0 0 1 0
𝑺𝟐𝒕 (𝟏𝟎) 1 0 0 0
𝑺𝟑𝒕 (𝟏𝟏) 0 0 1 0
Figura 8 Matriz de transición para X=0
Matriz de transición para X=1:
ESTADOS FINALES
ESTA
INICI
ALES
DOS
𝑺𝟎𝒕+𝟏 𝑆1𝑡+1 𝑆2𝑡+1 𝑆3𝑡+1

𝑿=𝟏
𝑸𝟏 𝑸𝟎 (𝟎𝟎) 𝑸𝟏 𝑸𝟎 (𝟎𝟏) 𝑸𝟏 𝑸𝟎 (𝟏𝟎) 𝑸𝟏 𝑸𝟎 (𝟏𝟏)

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𝐒𝟎𝐭 (𝟎𝟎) 1 0 0 0
𝑺𝟏𝒕 (𝟎𝟏) 0 1 0 0
𝑺𝟐𝒕 (𝟏𝟎) 0 0 1 0
𝑺𝟑𝒕 (𝟏𝟏) 0 0 0 1
Figura 9 Matriz de transición para X=1
Matriz Funcional:
ESTADOS FINALES
𝑿=𝟎 𝑺𝟎𝒕+𝟏 𝑆1𝑡+1 𝑆2𝑡+1 𝑆3𝑡+1

ESTADOS INICIALES
𝑿=𝟏 𝑸𝟏 𝑸𝟎 (𝟎𝟎) 𝑸𝟏 𝑸𝟎 (𝟎𝟏) 𝑸𝟏 𝑸𝟎 (𝟏𝟎) 𝑸𝟏 𝑸𝟎 (𝟏𝟏)
𝐒𝟎𝐭 (𝟎𝟎) 𝑿 0 ̅
𝑿 0
𝑺𝟏𝒕 (𝟎𝟏) 0 𝑿 ̅
𝑿 0
𝑺𝟐𝒕 (𝟏𝟎) 𝑋̅ 0 𝑿 0
𝑺𝟑𝒕 (𝟏𝟏) Figura 010 Matriz Funcional

0 ̅
𝑿 𝑿
Para obtener la Matriz Funcional hemos combinado las matrices para X=0 y para
X=1, dando como resultado la Matriz Funcional para todo el circuito:
▪ Le damos el valor 𝑋 a los elementos que eran 1 en la matriz de transición de
X=1.
▪ Le damos el valor 𝑋̅ a los elementos que eran 1 en la matriz de transición de
X=0.
▪ Rellenamos los valores para la Matriz Funcional.
Cálculo de las Funciones de excitación de los biestables D

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Para el cálculo de las funciones de excitación de los biestables, 𝐷0 𝑦 𝐷1 observamos

los estados finales de la matriz funcional y nos fijamos en aquellas columnas en las
que 𝑄0 está en alta (2º y 4º columnas) para 𝐷0 , y en aquellas en las que 𝑄1 esté en
alta (3º y 4º columnas).
Es decir
DIAGRAMA V-K PARA 𝑫𝟎 DIAGRAMA V-K PARA 𝑫𝟏
𝑸𝟏 𝑸𝟎 𝑸𝟏 𝑸𝟎
00 01 11 10 00 01 11 10
𝑿 𝑿
0 1 1 0 1 1 1
1 1 1 1
• 𝐷1→ 𝑄1=1 (𝑆2 𝑦 𝑆3)
• 𝐷0 → 𝑄0=1 (𝑆1 𝑦 𝑆3)
Este procedimiento está extensamente explicado en el texto base para la asignatura,

en las páginas 488 a 493.
Las funciones de excitación D, en función de los estados iniciales y de la variable de
entrada se obtienen por minterms multiplicando para cada fila de esas columnas los
valores de 𝑄1 𝑦 𝑄0 (complementados o no, según sea su valor 0 ó 1) por la X
(complementada o no según sea su valor en cada fila).
Los productos son siempre de la misma forma:
𝐶𝑜𝑑𝑖𝑓𝑖𝑐𝑎𝑐𝑖ó𝑛 𝐵𝑖𝑛𝑎𝑟𝑖𝑎 𝑑𝑒 𝑺𝒊𝒏𝒊𝒄𝒊𝒂𝒍 ∗ 𝐶𝑜𝑛𝑓𝑖𝑔𝑢𝑟𝑎𝑐𝑖ó𝑛 𝑿𝒎 𝑞𝑢𝑒 𝑙𝑙𝑒𝑣𝑎 𝑎𝑙 𝑺𝑓𝑖𝑛𝑎𝑙
Procedemos a calcular las funciones de excitación:
̅̅̅1 𝑄0 + 𝑋 𝑄1 𝑄0
𝑄0(𝑡+1) = 𝐷0 = 𝑋 𝑄
𝑄1(𝑡+1) = 𝐷1 = 𝑋̅ 𝑄
̅̅̅1 ̅̅̅
𝑄0 + 𝑋̅ 𝑄
̅̅̅1 𝑄0 + 𝑋̅ 𝑄1 𝑄0 + 𝑋 𝑄1 ̅̅̅
𝑄0 + 𝑋 𝑄1 𝑄0
Simplificamos las funciones utilizando Mapas de Karnaugh:

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Simplificando obtenemos:
𝐷1 = 𝑋̅ 𝑄
̅̅̅1 + 𝑋 𝑄1 + 𝑄1 𝑄0
𝐷0 = 𝑋 𝑄0
Vemos que podemos simplificar aún más las funciones aplicando Teoremas y
Postulados de De Morgan y Leyes del Álgebra de Boole.
Como resultado obtenemos las funciones de excitación simplificadas al máximo

posible:
𝐷1 = (̅̅̅̅̅̅̅̅̅̅̅̅̅
𝑋 ⊕ 𝑄1 ) + +𝑄1 𝑄0
𝐷0 = 𝑋 𝑄0
El circuito secuencial o autómata finito sería el mostrado a continuación:
Figura 11 Esquema Bloque 3. Autómata finito de 2 bits
El último paso, una vez diseñado, implementado en el simulador y verificado cada

bloque por separado, procedemos a unir todos los bloques funcionales para obtener
así el esquema del circuito completo.

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7. Esquemas capturados del simulador, primero presente los esquemas de

cada uno de los bloques funcionales por separado y después presente el
del circuito completo.
Pasamos a continuación a presentar los esquemas de cada bloque funcional antes

diseñado, de acuerdo con las condiciones del enunciado.
➢ PRIMER BLOQUE FUNCIONAL → CIRCUITO 555 EN MODO ASTABLE
Figura 12 Esquema del circuito de tiempo tipo 555 (555_Virtual en Multisim) en modo astable

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➢ SEGUNDO BLOQUE FUNCIONAL→ GENERADOR DE LA SEÑAL DE CONTROL
Figura 13 Esquema Generador de señal de control
➢ TERCER BLOQUE FUNCIONAL → AUTÓMATA FINITO DE 2 BITS
Figura 14 Esquema Autómata finito de 2 bits. Básculas inicializadas a 0
➢ CIRCUITO COMPLETO

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Figura 15 Esquema circuito completo: Autómata finito de 2 bits con las condiciones del enunciado
8. Descripción de los parámetros de los componentes utilizados.
Los elementos utilizados para la realización del circuito y los parámetros usados para
la simulación con Multisim de cada bloque funcional son los siguientes:
➢ BLOQUE 1 →CIRCUITO DE TIEMPO 555

• ELEMENTOS UTILIZADOS
▪ Alimentación VDC→ DC= 5V→Fuente de alimentación con la que se
alimenta el sistema.
▪ Integrado 555_VIRTUAL→𝐴1 → Integrado disponible en la librería de
Multisim.
▪ 𝑫𝟏 → un diodo de señal tipo 1N4148
▪ Resistencias
➢ 𝑅𝐴 = 1100 Ω
➢ 𝑅𝐵 = 1442 Ω
➢ 𝑅1 = 𝑅2 = 1000𝑘Ω
▪ Condensadores
➢ C = 1 µ𝐹
➢ 𝐶1 = 10 𝑛𝐹
▪ Toma de tierra GND_EARTH disponible en la librería de Multisim
• PARÁMETROS UTILIZADOS PARA LA SIMULACIÓN

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ACTIVE ANALYSIS→TRANSIENT
Analysis Parameters
Initial Conditions Set to zero
Start Time (TSTART) 0
End Time (TSTOP) 0.02𝑠
➢ BLOQUE 2 →GENERADOR DE SEÑAL DE CONTROL

▪ Integrado 74393N → Integrado disponible en la librería de Multisim.
▪ Reloj DigClock conectado a la entrada INA del integrado → señal
procedente del reloj 555
▪ Una señal INTERACTIVE_DIGITAL_CONSTANT con valor 0 para
activar la patilla clear del contador disponible en la librería de Multisim
Analysis Parameters
DELAY FRECUENCIA
SEÑAL DE ENTRADA
(retardo) (tiempo ontime/offtime)
DIGITAL_CLOCK (Entrada) 0.001s 0.5kHz
➢ BLOQUE 3 → AUTÓMATA FINITO

▪ Dos circuitos integrados 7474N (Básculas tipo D)
▪ Tres relojes Digital_clock para simular la señal X y la señal de reloj de
los dos biestables D, y un tercero para controlar las señales clear y
preset.

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▪ Una señal INTERACTIVE_DIGITAL_CONSTANT, con la etiqueta

IGNORE, con valor 1 para controlar las entradas preset y clear de las
básculas D. dejar el control a la entrada síncrona D, preset y clear
permanecen en alta.
▪ Una puerta OR (7432) de dos entradas
▪ Dos puertas AND (7408) de dos entradas
▪ Dos puertas NOT (7404)
▪ una puerta XOR (7486) de dos entradas
Analysis Parameters
DELAY FRECUENCIA
SEÑAL DE ENTRADA
DIGITAL_CLOCK (X) 0s 0.125kHz
DIGITAL_CLOCK (Salida_555) 0.0005s 0.5kHz
DIGITAL_CLOCK
0.0001S 0.0001Hz
(PULSO_INICIAL)
PARÁMETROS UTILIZADOS PARA LA SIMULACIÓN

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Analysis Parameters
DELAY FRECUENCIA
SEÑAL DE ENTRADA
DIGITAL_CLOCK (Salida_555) 0.0005s 0.5kHz
DIGITAL_CLOCK
0.0001S 0.0001Hz
(PULSO_INICIAL)
Para unir los tres bloques y obtener el circuito completo he prescindido de los relojes
y he unido la señal X a la salida del contador 74393N, sustituyéndola por la señal del
reloj Digital_clock y el otro reloj lo he sustituido por la salida del reloj astable 555
implementado en el primer bloque y conectándolo a las patillas de reloj de las
básculas D del circuito.
En este punto podemos observar que podemos abaratar costes en el diseño de

nuestro circuito haciendo agrupaciones de componentes que compartan el mismo
Circuito Integrado, logrando con ello abaratar costes y ahorrar espacio.
Así, tenemos:
• Los dos flip-flop se encuentran en el mismo circuito integrado, el SN 7474.
Los conectamos a las puertas A y B del mismo (U3A Y U3B).
• Para el circuito de tiempo 555 sólo necesitamos un Circuito integrado, el
555_VIRTUAL. Igual ocurre con el contador del segundo bloque funcional,
que solo necesitamos el integrado 74393N.
• Dos puertas AND de dos entradas, que comparten el mismo CI, el
DM7408, que consta de 4 compuertas AND independientes. Las
conectamos a las compuertas A y B respectivamente.
• Una puerta OR de dos entradas que se encuentra en el CI DM7432, que
consta de 4 compuertas OR independientes. No comparte circuito
integrado, pues solo tenemos una en el esquema, por tanto, aquí no se
puede abaratar coste alguno.
• Una puerta XOR de dos entradas, que se encuentra en el CI DM7486, que
consta de 4 compuertas XOR independientes. No comparte circuito

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integrado, pues solo tenemos una en el esquema, por tanto, aquí no se

puede abaratar coste alguno.
9. Cronograma de todas las señales (entrada, control y salida).

Presentamos a continuación los cronogramas correspondientes a los esquemas
anteriormente expuestos:
➢ CIRCUITO DE TIEMPO 555
Figura 16 Cronograma circuito de tiempo tipo 555 en modo astable

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La línea azul representa la carga/descarga del condensador 𝐶1 y la púrpura la salida

del temporizador 555.
Los resultados prácticos los explicaré más adelante, en el apartado 8 destinado a la
descripción de los parámetros utilizados para el diseño.
Podemos comprobar que los resultados cumplen con lo deseado.
➢ SEGUNDO BLOQUE→GENERADOR DE SEÑAL
Figura 17 Cronograma generador de señal de control

Se puede observar claramente que la salida que cumple con lo deseado es la QC
(que hemos denotado como X) pues se observa en el cronograma como cambia su
valor cada 4 pulsos.
Podemos apreciar que en el intervalo 0-8 ms se han producido los cuatro pulsos de
señal de entrada y la salida se ha mantenido a nivel bajo, teniendo la salida 4 veces
el periodo de la entrada. Asimismo, en el intervalo 8-16 ms también podemos ver
que esta salida está en alta mientras se producen los 4 pulsos de entrada, por lo que
podemos concluir con que la verificación de este bloque es correcta.
➢ CIRCUITO DE TIEMPO UNIDO AL CONTADOR

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Figura 18 Cronograma conexión reloj 555 y generador de señal de control
Puede comprobarse fácilmente que ambos bloques conectados cumplen con lo

deseado, es decir, los flancos de subida y bajada de la señal X, efectivamente tienen
un período 4 veces superior al periodo de la señal generada por el circuito de tiempo
555.
Podemos, por tanto, dar por válido este bloque del circuito.
➢ TERCER BLOQUE → AUTÓMATA FINITO
En este punto considero importante mencionar los problemas presentados al simular

el circuito, que son los presentados a continuación:
Cuando inicializamos los flip-flops a 0, no se observan todas las transiciones
exigidas en el enunciado para cada valor de la señal X.
Si iniciamos la señal X a 0 , introduciendo un pequeño retardo en el reloj que genera
dicha señal y con valor igual a la mitad de su periodo, observamos las transiciones
de estados:
• Si X=0: 00→00, 10→00
• Si X=1: 00→00
Si inicializamos los flip-flops a 1, con la misma configuración para la señal X
observamos las transiciones:
• Si X=0: 11→10, 10→00, 00→10
• Si X=1: 00→00
Vemos pues que nos faltan transiciones.
Para solucionar este pequeño inconveniente y comprobar el correcto funcionamiento

de dicho autómata, se inicializan los flip-flops con diferentes configuraciones,
partiendo desde un estado concreto distinto al 00, y verificando sobre el cronograma
que efectivamente observamos las transiciones exigidas en el enunciado.

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Para ello, debemos actuar sobre las entradas Preset y Clear de las básculas para
poder obtenerlas.
En el correspondiente apartado donde se pide verificar el funcionamiento del circuito
expondré los resultados prácticos obtenidos a partir de los cronogramas, y en la
configuración de las básculas antes mencionada, para evitar duplicidad de
información en el documento.
A continuación, se presentan los cronogramas correspondientes a su simulación, con
inicialización de los flip-flops a 0 y 1 respectivamente.
Figura 19. Cronograma Autómata de 2 bits, con entradas de Reloj y Control y salidas Q1 y Q0.
flip- flops iniciados a 0

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Figura 20. Cronograma Autómata de 2 bits, con entradas de Reloj y Control y salidas Q1 y Q0.
flip- flops iniciados a 1
Figura 21 Cronograma Circuito Completo → flip- flops inicializados a 10

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Figura 22 Cronograma Circuito Completo → flip- flops inicializados a 11
Figura 25 1Cronograma Circuito Completo → flip- flops inicializados a 01
10. Explicación del funcionamiento y verificación de que el circuito funciona

de acuerdo con las especificaciones del diseño.

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Pasamos a verificar el funcionamiento del circuito.

En apartados anteriores hemos verificado cada bloque funcional por separado,
quedando constancia de su correcto funcionamiento. En este punto verificamos el
circuito completo.
Como dijimos en el apartado anterior, para comprobar el correcto funcionamiento del
circuito es necesario inicializar las básculas a 0 y ver los resultados y seguidamente
inicializar a 1 y ver los resultados, comprobando así las transiciones de estado por
los que pasa el autómata en función de la señal X.
Para ello presentamos dos tablas con los resultados prácticos obtenidos a partir de
los cronogramas.
ESTADO
ESTADO ACTUAL TIEMPO
FUTURO
𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠
𝑿 𝑸𝟏 𝑸𝟎 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏)
𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "0"
0 0 0 1 0 584.368 𝑢
0 0 1 - - No se observa
0 1 0 0 0 2.593 𝑚
1 0 0 0 0 4.164 𝑚
Figura 23 Tabla transición de estados → Condiciones iniciales → Básculas a 0

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Como podemos ver en la tabla anterior, con esta configuración no conseguimos

todas las transiciones de estado.
Vemos la configuración de inicio de los biestables a 1:
ESTADO
ESTADO ACTUAL TIEMPO
FUTURO
𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠
𝑿 𝑸𝟏 𝑸𝟎 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏)
𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "1"
0 0 0 1 0 8.692 𝑚
0 1 0 0 0 2.703 𝑚
0 1 1 1 0 693.937 𝑢
1 0 0 0 0 4.127 𝑚
Figura 24 Tabla transición de estados → Condiciones iniciales → Básculas a 1
Como podemos ver en la tabla anterior, con esta configuración no conseguimos

todas las transiciones de estado.
Aun nos faltan estados por alcanzar, por lo que debemos configurar las señales
Preset y Clear de cada bascula de forma independiente para lograrlo.
ESTADO ACTUAL ESTADO FUTURO

𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠 𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠
𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "0" 𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "1"
𝑿 𝑸𝟏 𝑸𝟎 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏) 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏)
0 0 0 1 0 1 0
0 0 1 - - - -
0 1 0 0 0 0 0
0 1 1 - - 1 0
1 0 0 0 0 0 0
1 0 1 - - - -

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1 1 0 - - - -
1 1 1 - - 1 1
Inicializamos las básculas con el estado inicial 01, es decir 𝐷1 𝐷0 = 01

Para lograr este estado, ponemos el Preset de 𝐷1 a 1 y al clear le conectamos un
reloj mediante el cual generamos un pequeño pulso.
𝐷0 tendrá la configuración contraria.
El cronograma obtenido:
Transiciones obtenidas:
ESTADO
ESTADO FUTURO
ACTUAL
𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠 𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠 𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠
𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "0" 𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "1" 𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "01"
𝑿 𝑸𝟏 𝑸𝟎 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏) 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏) 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏)

0 0 0 1 0 1 0 1 0
0 0 1 - - - - 1 0
0 1 0 0 0 0 0 0 0
0 1 1 - - 1 0 - -
1 0 0 0 0 0 0 0 0
1 0 1 - - - - 0 1
1 1 0 - - - - - -

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1 1 1 - - 1 1 - -
Inicializamos las básculas con el estado inicial 01, es decir 𝐷1 𝐷0 = 10

Para lograr este estado, ponemos el clear de 𝐷1 a 1 y al Preset le conectamos un
reloj mediante el cual generamos un pequeño pulso.
𝐷0 tendrá la configuración contraria.
El cronograma obtenido
ESTADO
ESTADO FUTURO
ACTUAL
𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠 𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠 𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠𝐶𝑜𝑛𝑑𝑖𝑐𝑖𝑜𝑛𝑒𝑠 𝑖𝑛𝑖𝑐𝑖𝑎𝑙𝑒𝑠
𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "0" 𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "1" 𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "01" 𝐵𝑖𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑠 𝑎 "10"
𝑿 𝑸𝟏 𝑸𝟎 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏) 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏) 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏) 𝑸𝟏(𝒕+𝟏) 𝑸𝟎(𝒕+𝟏)

0 0 0 1 0 1 0 1 0 1 0
0 0 1 - - - - 1 0
0 1 0 0 0 0 0 0 0 0 0
0 1 1 - - 1 0 - - - -
1 0 0 0 0 0 0 0 0 - -
1 0 1 - - - - 0 1 - -
1 1 0 - - - - - - 1 0
1 1 1 - - 1 1 - - - -

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Podemos observar que ha sido necesario tres configuraciones diferentes de inicio de

los flip-flops para poder comprobar todas las transiciones de estado, como pide el
enunciado.
Las configuraciones iniciales para los flip-flops con los valores 𝐷1 𝐷0 = 11, 𝐷1 𝐷0 = 01,
𝐷1 𝐷0 = 10, nos permiten comprobar que se dan todas las transiciones de estado.
Por lo tanto, el circuito lo damos por válido.
11. Explicación de los problemas/dificultades encontrados y explicación de la

forma y el medio por el que se han resuelto.
Las dificultades encontradas al realizar este trabajo son , por un lado, configurar las
basculas partiendo de diferentes estados iniciales para poder obtener en el
cronograma todas las transiciones exigidas.
Por otra parte, otra dificultad que he encontrado a la hora de realizar este trabajo
práctico es el diseño del circuito de tiempo 555, pues para conseguir una onda
cuadrada con tiempos iguales en alta y en baja e iguales a 1 ms, no coincidían los
valores teóricos calculados con los prácticos, por lo que me he visto obligada a
regular los valores de las resistencias, para que los valores prácticos sean los
deseados.
Los valores teóricos para las resistencias deberían ser las calculadas anteriormente
𝑡1 10−3
𝑡1 ≈ 0.69 𝑅𝐴 ∗ 𝐶1 ⟹ 𝑅𝐴 ≈ ≈ ≈ 1449.28 Ω
0.69 ∗ 𝐶1 0.69 ∗ 10−6
𝑡2 10−3
𝑡2 ≈ 0.69 𝑅𝐵 ∗ 𝐶1 ⟹ 𝑅𝐵 ≈ ≈ ≈ 1449.28 Ω
0.69 ∗ 𝐶1 0.69 ∗ 10−6
Sin embargo, a la hora de implementar y verificar el cronograma vi que la señal no

era cuadrada y simétrica pues no coincidían los tiempos de carga y descarga que
inicialmente tomamos iguales ambos a 1ms.
Para solventarlo, fui modificando “a ojo” sobre el cronograma los valores de estas
resistencias para lograr así la señal deseada.
Los valores prácticos que implementé fueron:
𝑅𝐴 ≈ 1100 Ω
𝑅𝐵 ≈ 1442 𝛺
Con estos valores he obtenido los siguientes resultados para los tiempos de carga y
descarga:
Valores teóricos 𝑡1 ≈ 0.69 𝑅𝐴 ∗ 𝐶1 ≈ 0.69 ∗ 1100 ∗ 10−6 ≈ 0.759 𝑚𝑠
𝑡2 ≈ 0.69 𝑅𝐵 ∗ 𝐶1 ≈ 0.69 ∗ 1442 ∗ 10−6 ≈ 0.995 𝑚𝑠
𝑇 = 𝑡1 + 𝑡2 = 1.754 𝑚𝑠
Valores prácticos observados 𝑡1 ≈ 1.0409 𝑚𝑠

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𝑡2 ≈ 1.0420 𝑚𝑠
𝑇 = 𝑡1 + 𝑡2 = 2.0829 𝑚𝑠
Podemos observar que con las modificaciones realizadas a las resistencias hemos
conseguido, en la práctica, los valores que pretendíamos.
Adjunto a esta memoria los correspondientes archivos de las simulaciones de los

distintos bloques y del circuito completo:
Archivo simulación Reloj 55 Bloque1.555ast.ms14

Archivo simulación Señal de control Bloque2.ms14
Archivo simulación dos primeros bloques unidos
Bloque1_2_unidosV2.ms14
Archivo simulación circuito secuencial de 2 bits
Bloque 3. Automata_flip-flops_00.ms14
Archivo simulación del circuito completo
Circuito_Completo_flip-flops_01.ms14

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FUNDAMENTOS DE SISTEMAS

Apellidos, nombre: 0/36

SEGUNDA ACTIVIDAD EVALUABLE

1: Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES

Apellidos, nombre: ION CATALIN MREJUICA

8: Descripción de los parámetros de los componentes utilizados.

9: Cronograma de todas las señales (entrada, control y salida).

10: Explicación del funcionamiento y verificación de que el circuito funciona de acuerdo

11: Explicación de los problemas/dificultades encontrados y explicación de la forma y

Apellidos, nombre: ION CATALIN MREJUICA

6. Realización del diseño y explicación de los pasos seguidos para la

Esta práctica consiste en resolver un problema de lógica secuencial, mediante el

➢ Un primer bloque funcional → realización del diseño de un circuito de

El diseño y el funcionamiento de cada bloque funcional se expondrá a continuación.

• PRIMER BLOQUE FUNCIONAL → CIRCUITO DE TIEMPO TIPO 555 EN MODO

Apellidos, nombre: ION CATALIN MREJUICA

En el primer bloque diseñaremos un circuito de tiempo basado en el 555D

Figura 1 Esquema de un circuito de tiempo tipo 555 configurado en modo astable

Primero averiguamos la alimentación que requiere este circuito, para lo cual

Apellidos, nombre: ION CATALIN MREJUICA

Figura 2 Datasheet contador integrado SN74393

Conocida la alimentación, deberemos configurar el modo astable del circuito.

Apellidos, nombre: ION CATALIN MREJUICA

El condensador se carga a través de 𝑅𝐴 𝑦 𝑅𝐵 y se descarga a través de 𝑅𝐵 . Así,

Si llamamos 𝑡1 al tiempo de carga, 𝑡2 al de descarga y 𝑇 al período tenemos:

𝑡1 = 0.69*(𝑅𝐴 + 𝑅𝐵 ) ∗ 𝐶1 (salida en alta)

El máximo ciclo de uso es:

➢ el valor del periodo 𝑇 = 2 𝑚𝑠

Sustituyendo los datos obtenemos:

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El esquema quedaría como sigue:

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FUNCIONAMIENTO DEL RELOJ 555.

Internamente consta de 2 comparadores que

1. Tierra (GND) → Se conecta generalmente a tierra y su tensión debe ser la más

Apellidos, nombre: ION CATALIN MREJUICA

a través de una resistencia, controla las tensiones de referencia de los

En su configuración como astable, el circuito de tiempo tipo 555 se redispara a sí

La verificación del circuito diseñado se hará en apartados posteriores de este

• SEGUNDO BLOQUE FUNCIONAL → GENERADOR DE LA SEÑAL DE CONTROL

Una vez obtenido el tren de impulsos generado por el temporizador 555 en

Apellidos, nombre: ION CATALIN MREJUICA

conectado en dicha entrada. Para activar el contador pondremos la patilla Clear a un

Si observamos la gama de colores

Figura 4 Datasheet Contador SN74393

Implementamos el circuito en el simulador, quedando el esquema correspondiente:

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Figura 5 Esquema Generador de señal de control

El generador de pulso con la etiqueta ENTRADA de la figura se ha conectado

• TERCER BLOQUE FUNCIONAL → CIRCUITO SECUENCIAL DE 2 BITS

En este último bloque se trata de diseñar un circuito en lógica secuencial con

El circuito secuencial consta de 4 estados de memoria →para codificar 4 estados de

Apellidos, nombre: ION CATALIN MREJUICA

los biestables D para su posterior implementación en el simulador y verificar que el

El enunciado nos indica lo siguiente:

En primer lugar, dibujamos el diagrama de estados que se corresponde con las

El diagrama de transición de estados será entonces:

A partir del diagrama anterior elaboramos la tabla de verdad correspondiente al