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    A-E-2 037 David Jimenez Marco

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    Este resumen describe el diseño e implementación de un circuito secuencial que consta de tres bloques funcionales: 1) Un reloj 555 configurado como astable, 2) Un generador de señal de control que produce una onda cuadrada de mayor periodo, y 3) Un autómata de dos bits controlado por la señal de control. El documento explica el diseño de cada bloque, los cronogramas de simulación y la verificación de que el circuito completo funciona según las especificaciones.

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    Este resumen describe el diseño e implementación de un circuito secuencial que consta de tres bloques funcionales: 1) Un reloj 555 configurado como astable, 2) Un generador de señal de control que produce una onda cuadrada de mayor periodo, y 3) Un autómata de dos bits controlado por la señal de control. El documento explica el diseño de cada bloque, los cronogramas de simulación y la verificación de que el circuito completo funciona según las especificaciones.

    Descripción original:

    Segunda Actividad Evaluable UNED electrónica digital, Sistemas Digitales

    Derechos de autor

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    Este resumen describe el diseño e implementación de un circuito secuencial que consta de tres bloques funcionales: 1) Un reloj 555 configurado como astable, 2) Un generador de señal de control que produce una onda cuadrada de mayor periodo, y 3) Un autómata de dos bits controlado por la señal de control. El documento explica el diseño de cada bloque, los cronogramas de simulación y la verificación de que el circuito completo funciona según las especificaciones.

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    Este resumen describe el diseño e implementación de un circuito secuencial que consta de tres bloques funcionales: 1) Un reloj 555 configurado como astable, 2) Un generador de señal de control que produce una onda cuadrada de mayor periodo, y 3) Un autómata de dos bits controlado por la señal de control. El documento explica el diseño de cada bloque, los cronogramas de simulación y la verificación de que el circuito completo funciona según las especificaciones.

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    SEGUNDA ACTIVIDAD EVALUABLE

    1: Asignatura:

    FUNDAMENTOS de SISTEMAS DIGITALES

    2: Ttulo de la Actividad:

    Diseo, Implementacin y Simulacin de un Circuito en


    Lgica Secuencial

    3: Datos personales:
    - Nombre y Apellidos:
    David Jimnez Marco
    - DNI: 47802484-c
    - Centro asociado: Barcelona Nou Barris
    4: Cdigo de la actividad que
    2_037_David_Jimenez_Marco.doc

    le

    ha

    correspondido

    realizar:

    A-E-

    5: Enunciado.
    Enunciado A-E-2_037_David_Jimenez_Marco.doc
    Esta actividad consiste en el diseo e implementacin en el un circuito secuencial que
    consta de tres bloque funcionales que realizan funciones claramente diferentes. El primer
    bloque consiste en construir un reloj con el circuito de tiempo 555 funcionando como
    astable. El segundo bloque consiste en obtener, a partir de este reloj, una onda cuadrada de
    mayor periodo y, por ultimo, el tercer bloque consiste en construir un autmata finito
    controlado por el tren de pulsos anterior y que acte de una forma u otra en funcin de si
    este pulso est en alta o en baja. Por tanto, el esquema a nivel de diagrama de bloques del
    circuito a disear y simular es el de la siguiente figura:

    Reloj
    555

    Reloj

    t1 t2

    Generador
    de la seal
    de control,
    x

    Circuito
    secuencial
    de 2 bits

    Q1
    Q0

    Reloj
    X

    tm = 4T

    tm = 4T

    Disee el sistema lgico secuencial de la figura para que el circuito secuencial de 2


    bits realice las siguientes funciones:
    - Si x=1 no cambia de estado. Es decir, permanece en el mismo estado con
    independencia del estado en el que se encuentre.
    - Si x=0 y est en el estado 01 en el estado 10 en el estado 11 pasa al estado 00 y si
    est en el estado 00 pasa al estado 10.

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    6: Realizacin del diseo y explicacin de los pasos seguidos para la realizacin del diseo
    de los distintos bloques funcionales.
    Empiezo por el primer bloque funcional, el reloj 555:
    Conecto el integrado 555 tal y como se muestra en la figura 10.13 del texto base para
    configurarlo como astable:

    Teniendo en cuenta las frmulas para los intervalos en alta y baja (t1 y t2) en esta
    configuracin(Rb en paralelo con un diodo):
    t1 0,69*RA*C
    t2 0,69*RB*C
    T = t1+t2 = 0,69(RA+RB)*C
    Segn estas frmula bastara con dar el mismo valor a Ra y Rb para tener los mismos
    intervalos, he probado con Ra=Rb=10K y C=0,5nF, tericamente :
    t1= t2=0,69*103*0,5*10-9 = 3,45us
    pero al comprobar el cronograma he obtenido:
    t14,5us (en alta)
    t23,7us (en baja)
    He ido cambiando los valores de Ra y Rb, tal y como explic el equipo docente en los foros
    hasta que he obtenido t1t2 para los valores:
    Ra=8k y Rb=10k
    obteniendo t1t24,7us
    Generador de la Seal de Control: Para realizar este generador utilizo el SN74393 como
    recomiendan en la gua de estudio.

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    Mirando su hoja de caractersticas veo que la salida Qc cambia de alta a baja y viceversa cada 4
    pulsos, con lo cual solo necesitamos conectar el reloj del anterior bloque funcional a la entrada
    y coger la salida Qc .

    *Ntese que hay que poner clear en baja para que funcione correctamente.

    Circuito Secuencial de 2 bit: Empiezo por representar el diagrama de transicin con los datos
    del enunciado:
    Estado

    QA

    QB

    S0
    S1
    S2
    S3

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    Ahora represento los datos en forma de tabla porque para mi es la forma mas fcil de encontrar
    las funciones de excitacin:
    Entrada
    X
    0
    0
    0
    0
    1
    1
    1
    1

    Estado presente Estado


    Qa
    Qb
    Qa'
    0
    0
    1
    0
    1
    0
    1
    0
    0
    1
    1
    0
    0
    0
    0
    0
    1
    0
    1
    0
    1
    1
    1
    1

    futuro
    Qb'
    0
    0
    0
    0
    0
    1
    0
    1

    Ahora evalo las columnas Qa' y Qb' en funcin de X y su estado inicial(Qa y Qb):
    Qa': Por un lado, siempre que x es 1 Qa' es igual a Qa por lo tanto es un producto lgico entre
    x y Qa. >>xQa
    Por otro lado, cuando x es 0 Qa' solo s verdad si Qa y Qb son mentira, por lo tanto es la suma
    lgica de x,Qa y Qb negada: x+Qa+Qb o como productos lgicos xQaQb.
    Ahora la suma lgica de estas dos funciones ser la funcin de excitacin que dar lugar al
    circuito para controlar el primer biestable>> Qa'=(xQaQb)+xQa
    Qb':Por un lado, cuando x es 0 Qb' siempre es 0 y no depende del estado inicial, por otro lado
    cuando x es 1 Qb' es igual a Qb, por lo tanto no cave duda de que la funcin de excitacin es el
    producto lgico entre x y Qb>> Qb'=xQb
    Finalmente paso a desarrollar el esquema del bloque funcional, haciendo uso de dos biestables
    D sn7474 como recomiendan en la guia de estudio:

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    *Ntese que he puesto las entradas preset y clear de los biestables fijas en alta, lo he hecho
    porque segn la hoja de caractersticas, para cualquier otra configuracin de preset y clear la
    salida deja de depender de D.
    7: Esquemas capturados del simulador, primero presente los esquemas de cada uno de los
    bloques funcionales por separado y despus presente el del circuito completo.
    Los esquemas de los bloques funcionales por separado ya los he ido poniendo para el
    apartado 6.
    Esquema del circuito completo:

    8: Descripcin de los parmetros de los componentes utilizados.


    Reloj 555:
    Ra=8k
    Rb=10k
    C=0,5nF
    Fuente de continua= 5V
    Seal de control(contador):
    Clear en baja siempre.
    Se coge la salida Qc.
    Circuito secuencial de 2 bits:
    Preset y clear en alta siempre.
    Clk= un digClock con la misma frecuencia (aprox.) que el 555 que hemos
    configurado(4,7us=t1=t2).
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    D1=(xQaQb)+xQa
    D2=xQb
    9: Cronograma de todas las seales (entrada, control y salida).
    Reloj 555:

    Generador de la seal de control:

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    Circuito secuencial de 2 bits:

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    Como se puede observar en el cronograma, nunca se llegan a dar los estados 01 y 11(S1yS3).
    Con el fin de demostrar que las funciones de excitacin son correctas, voy a forzar los estados
    S1 y S3 colocando un digclock con un pequeo intervalo en baja en la entrada preset de
    los biestables, primero en el que genera Qb para tener 01 y despus en los dos para tener
    11.
    Cronograma forzando S1:

    *He aadido la salida del digclock para modificar el preset para que se vea claro cuando
    forzamos el estado.
    Cronograma forzando S3:

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    Circuito completo:

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    10: Explicacin del funcionamiento y verificacin de que el circuito funciona de acuerdo con
    las especificaciones del diseo.
    Reloj 555:
    Como se puede observar en su cronograma, este bloque funcional funciona correctamente
    porque genera una onda cuadrada y tiene prcticamente el mismo intervalo en baja que en alta.
    Generador de la seal de control:
    Este bloque funcional genera una seal de 4T cambiando de estado cada cuatro pulsos de
    entrada y funciona correctamente como se puede observar en su cronograma.
    Secuencial de dos bits:
    Consiste en generar un nuevo estado a partir del estado anterior, la seal de control y la
    funcin de excitacin.
    Se ha comprobado que el circuito funciona correctamente para todos los estados.
    11: Explicacin de los problemas/dificultades encontrados y explicacin de la forma y el
    medio por el que se han resuelto.
    El primer problema con el que me he encontrado ha sido en la configuracin del reloj 555.
    No entenda porqu no obtena el mismo en alta que en baja dndole los mismos valores a Ra y
    Rb, lo solucion consultando en el foro dela asignatura.
    Otro problema fue con el contador que siempre me daba 0 en la salida Qc, esto lo
    solucion haciendo pruebas hasta que vi que dejando CLR en baja funcionando correctamente.
    Por ltimo en el circuito secuencial no vea la manera de obtener los estados S1 y S3, lo
    solucion consultando su hoja de caractersticas.

    *********

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