Elt-279 1er Parcial

INGENIERÍA ELÉCTRICA ELECTRÓNICA DE POTENCIA II (ELT-279)
UNIVERSIDAD MAYOR DE SAN ANDRÉS

FACULTAD DE INGENIERÍA
INGENIERÍA ELÉCTRICA
ELECTRÓNICA DE POTENCIA II (ELT-279)

PRIMER PARCIAL
(PRIMERA PARTE)
DOCENTE:
Ing. Alfonso Jurado
ESTUDIANTE:
Univ. Luis Vladimir López Coca
FECHA DE ENTREGA:
30-04-2022
LA PAZ – BOLIVIA
UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 1

INVERSOR LÓGICO SIMPLE: PRÁCTICA NO.1

OBJETIVOS DE LA PRACTICA.- Familiarizarse con el conexionado,
funcionamiento y comprobación de los estados lógicos de un C.I.
compuesto por 6 inversores que realizan la función lógica No.
MATERIALES NECESARIOS.- C.I. 7404, diodos Leds (señalizadores de estado

lógico), alimentación de 5 Vcc, interruptor (opcional).
DIAGRAMA DEL CONEXIONADO C.I.
14 13 12 11 10 9 8
7404
Alimentación
1; + 5 V
8; Tierra
1 2 3 4 5 6 7
ESQUEMA DEL MONTAJE
S T
A
Salida
Nota: Las patillas 14: Vcc (5VDC) y 7: GND
DESARROLLO DE LA PRÁCTICA.

• Rellenar Representar los diagramas de tiempo que se obtienen como

respuesta al estado del Pulsador A de entrada al inversor.
• Si la patilla 1 del 7404 queda al aire (sin conexión), indicar cuál será el
nivel lógico de la patilla 2. Razone su respuesta y comprobarla.
• Si la patilla 2 del 7404 tiene un nivel lógico cero, indicar las tensiones
existentes en las patillas a y 14 del mismo.
• Comprobar el correcto funcionamiento de otro cualquiera de los 6
inversores existentes en el 7404.
U1:A
1 2
0
7404
D1 D2
LED-RED LED-RED
U1:A
1 2
1
7404
D1 D2
LED-RED LED-RED
CUADRUPLE INVERSIÓN LOGICA: PRACTICA No.2
OBJETIVOS DE LA PRACTICA.- Análisis experimental del comportamiento de

los inversores en serie.

ESQUEMA DE MONTAJE.-
S T U V W
A
1 2 3 4 5 6 11 10
Salida
4 / 6 del 7404
Entrada
DESARROLLO DE LA PRÁCTICA
Si la patilla del circuito integrado se cortocircuita a tierra, indicar el nivel
lógico de la patilla 10 de salida del montaje de la figura anterior (Arriba).
¿Se nota a simple vista, algún retardo en la propagación del estado lógico
a lo largo de los inversores en serie?
Indicar el tiempo de retardo en un circuito integrado TTL estándar.

Rellenar el diagrama de tiempos correspondiente al pulsador A, mostrado
en la siguiente figura:
Pulsado
Sin pulsar
A (pulsador)
1 (tensión c.c.)---------------------------------------------------------------------------------------
T (indicador) ----------------------------------------------------------------------------------------
4 (tensión c.c.) --------------------------------------------------------------------------------------
W (indicador) ---------------------------------------------------------------------------------------

U1:A U1:B U1:C U1:D

1 2 3 4 5 6 13 12
1
7404 7404 7404 7404
D4
D1 D2 LED-RED D3 D8 D5 D7 D6
LED-RED LED-RED LED-RED LED-RED LED-RED LED-RED LED-RED
INVERSOR LÓGICO MOS. PRACTICA No. 3.

OBJETIVOS DE LA PRACTICA.- Funcionamiento y características de los
inversores lógicos fabricados con la tecnología MOS.
DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO. -
16 15 14 13 12 11 10 9
NC NC
Alimentación
4049
1; + 5 V
1 2 3 4 5 6 7 8
Esquema del montaje. -
S T
3 2
Entrada Salida

NOTA: Téngase en cuenta que las patillas 1 y 8 del 4049 han de conectarse
a los polos de la alimentación.
DESARROLLO DE LA PRÁCTICA:
Si la patilla 3 queda al aire, indicar el nivel lógico de la patilla 2.
Indicar todas las diferencias conocidas entre las características de los
inversores MOS y los de la familia TTL.
Rellenar el diagrama de tiempos mostrado en la siguiente figura.
Pulsado
A (pulsador) Sin pulsar

3 (tensión c.c.)-------------------------------------------------------------------------------------
T (indicador) ----------------------------------------------------------------------------------------
2 (tensión c.c.) -------------------------------------------------------------------------------------
U1:A
3 2
0
4049
D1 D2
LED-RED LED-RED

U1:A
3 2
1
4049
D1 D2
LED-RED LED-RED
LA PUERTA LOGICA AND (Y). PRACTICA No. 4.

OBJETIVOS DE LA PRACTICA.- Familiarizarse con el comportamiento y las
características de las puertas AND integradas.
DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO:
14 13 12 11 10 9 8
Alimentación
7408
14; + 5 V
7; Tierra
1 2 3 4 5 6 7

Esquema del montaje.-
S
T
A
1
3
Entradas
2 Salida
B
1 / 4 del 7408
P
Alimentación de un integrado por 7 (-) y el pin 14 (+).
Cuando el interruptor está abierto, se toma el 1 lógico.
Cuando el interruptor esta cerrado, se tiene el 0 lógico.
Se saca la tabla de verdad.
PRACTICA No. 4A
DEMOSTRACIÓN DEL PUNTO LÓGICO.
El punto lógico se comporta como una compuerta AND.
Vcc
+ 14 13 12 11 10 9 8
7
Tierra
SALIDA

1 2 3 4 5
Mediante esta compuerta se demuestra el punto lógico que consiste en
que un punto se unen varias señales, y para obtener la respuesta se analiza
como si se tratase de una compuerta AND, esta compuerta nos indica
que si una de las entradas es igual a 0, la salida es 0.
U2:A
1 2
1
U3:A
7404
1
3
U2:B 2
3 4 7408
0 U3:C
9
7404
8
10
U2:C D3
7408 LED-RED
5 6
0 U3:B
4
7404
6
U2:D 5
13 12 7408
0
7404
U2:A
1 2
0
U3:A
7404
1
3
U2:B 2
3 4 7408
0 U3:C
9
7404
8
10
U2:C D3
7408 LED-RED
5 6
0 U3:B
4
7404
6
U2:D 5
13 12 7408
0
7404

U2:A
1 2
0
U3:A
7404
1
3
U2:B 2
3 4 7408
1 U3:C
9
7404
8
10
U2:C D3
7408 LED-RED
5 6
1 U3:B
4
7404
6
U2:D 5
13 12 7408
1
7404
PRACTICA No. 4B
DEMOSTRACION DEL PUNTO LOGICO
0 1
0 1
0
1 0
0 1
SALIDA
7404

U2:A
1 2
0
U3:A
7404
1
3
U2:B 2
3 4 7408
0 U3:C
9
7404
8
10
U2:C D3
7408 LED-RED
5 6
0 U3:B
4
7404
6
U2:D 5
13 12 7408
0
7404
U2:A
1 2
1
U3:A
7404
1
3
U2:B 2
3 4 7408
0 U3:C
9
7404
8
10
U2:C D3
7408 LED-RED
5 6
0 U3:B
4
7404
6
U2:D 5
13 12 7408
1
7404
COMBINACION DE PUERTAS LOGICAS AND: PRACTICA No. 5

OBJETIVO DE LA PRACTICA.- Analizar, experimentalmente, el
comportamiento de un conjunto de puertas AND interconectadas y
averiguar la ecuación lógica a la que responde.

ESQUEMA DEL MONTAJE.-
S T U
A 1
3 10
B 2 8 12
9 11
13
C 4
6
D 5
7408
Obtener la ecuación lógica a la que el esquema de la figura anterior

responde.
Si el interruptor C se avería e introduce siempre a un nivel lógico bajo,
indicar en que ocasiones se enciende el led señalizador U.
Completar el diagrama de los tiempos de las siguientes figuras.

D1
LED-RED
U1:A
1 2
0 U2:A
1
7404
3
2
U1:B
7408
3 4
0
7404
D1
LED-RED
U1:A
1 2
0 U2:A
1
7404
3
2
U1:B
7408
3 4
1
7404
COMPROBACION DEL TEOREMA DE MORGAN. PRACTICA No. 6.

OBJETIVO DE LA PRÁCTICA.- Demostrar, experimentalmente, la validez de
uno de los teoremas de MORGAN:

A+B = A*B
S
A 1 2
1
7404 3
2
3 4
B 7408
Completar la tabla de verdad de la siguiente figura:
A B A + A. B A + B A. B A +
B B
0 0
0 1
1 0
1 1
D1
LED-RED
U1:A
1 2
0 U2:A
1
7404
3
2
U1:B
7408
3 4
1
7404

U1:A
1 2 D1
0 U2:A LED-RED
1
7404
3
2
U1:B
7408
3 4
0
7404
LA PUERTA NAND: PRACTICA No. 7
OBJETIVO DE LA PRACTICA. - Comprobar, en la realidad, el

comportamiento de una puerta NAND integrada.
DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO
El presente gráfico se encuentra en la página siguiente:
14 13 12 11 10 9 8
Alimentación
7400
14; + 5 V
7; Tierra
1 2 3 4 5 6 7
ESQUEMA DE MONTAJE.
S
A 4
6
B 5

Rellenar la tabla de verdad de la siguiente figura, comprobando el

resultado en la práctica.
A B S
0 0 1
0 1 1
1 0 1
1 1 0
Indicar el estado de S si las patas 4 y 5 quedan al aire. Deducir la respuesta.

Con una puerta NOR y los inversores que se deseen, dibujar el diagrama
lógico al que esquema de la figura superior perteneciente al esquema de
montaje responde.
Si se cortocircuitan entre sí las patillas 4 y 5 del circuito integrado 7400,
¿Cuál será el estado de lógico de S?
U2:A
0 1 D2 D3
3 LED-RED LED-RED
2
0 7408 U1:A
1 U1:B
3 4
2 6
5
7408
7408
U2:B
0 4
6
5
0 7408

U2:A
1 1 D2 D3
3 LED-RED LED-RED
2
1 7408 U1:A
1 U1:B
3 4
2 6
5
7408
7408
U2:B
1 4
6
5
1 7408
COMBINACION DE PUERTAS: PRACTICA No. 8

OBJETIVO DE LA PRACTICA. - Interconexionar diferentes puertas y analizar su
funcionamiento.
DESARROLLO DE LA PRÁCTICA.-
Obtener la formula lógica simplificada a la que el esquema o la figura

anterior responde.
En que casos S y T poseen el mismo estado lógico.
Completar el diagrama de tiempos de la siguiente figura, al mismo tiempo

que se va implementando en la práctica.
A
B
C

D
S
Realizar el esquema lógico anterior (primera), usando únicamente puertas

lógicas NOR.
U3:A
1
1 3
2
D1
0 7432 LED-RED
D4
U3:C LED-RED
9
8
10
U3:D
7432 12
U3:B 11
0 4 13
6
5 7432
7432
0
U3:A
1
1 3
2
D1
0 7432 LED-RED
D4
U3:C LED-RED
9
8
10
U3:D
7432 12
U3:B 11
0 4 13
6
5 7432
7432
1

U3:A
1
0 3
2
D1
0 7432 LED-RED
D4
U3:C LED-RED
9
8
10
U3:D
7432 12
U3:B 11
0 4 13
6
5 7432
7432
0
LA PUERTA OR: PRACTICA No. 9

OBJETIVO DE LA PRACTICA.- Comprobar el funcionamiento de varias
puertas OR interconectadas.
DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO:

Esquema del montaje. -
Alimentación
14; + 5v
7: Tierra
Deducir la ecuación lógica a la que el esquema de la figura anterior
responde.
Rellenar la tabla de verdad siguiente, de forma práctica es decir, al mismo
tiempo que se va comprobando en la realidad, mediante el esquema de
la figura anterior.
8 4 2 1
A B C D S T
0 0 0 0 0 0
1 0 0 0 1 1
0 1 0 0 0 1
0 0 1 0 0 1
0 0 0 1 0 1
1 1 0 0 1 1
0 0 1 1 1 1
1 0 1 0 1 0
0 1 0 1 1 0
0 1 1 0 1 1
1 0 0 1 1 1

1 1 1 0 0 0
0 1 1 1 0 0
1 0 1 1 1 1
1 1 0 1 0 1
1 1 1 1 1 0
PUERTAS NOR: PRACTICA No. 10
OBJETIVOS DE LA PRACTICA.- Estudiar el comportamiento real de las

puertas NOR.
DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO.
Alimentación
14; + 5v
7: Tierra

Averiguar la ecuación lógica al que el esquema de la figura anterior

responde.
Resolver el esquema lógico de la figura anterior, empleando

exclusivamente puertas lógicas NAND.
Completar prácticamente el diagrama de tiempos de la siguiente figura:
LAS PUERTAS EXOR: PRACTICA No. 11
OBJETIVOS DE LA PRACTICA.- Analizar el comportamiento y habituarse a la

manipulación de las puertas OR EXCLUSIVAS o EXOR.

DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO.
Alimentación
14; + 5v
7: Tierra
Cuando S = 1, como debe estar los cuatros interruptores de entrada.
Definir la ecuación lógica del esquema de la figura anterior.
Resolver el esquema de la figura anterior con puertas NOR solamente.

Completar prácticamente el diagrama de tiempos de la siguiente figura:

U3:A D1
1
1 3
LED-RED
2 U3:C
9
0 7432 8
U3:B 10
4
0 6 7432
5
0 7432
U3:A D1
1
0 3
LED-RED
2 U3:C
9
0 7432 8
U3:B 10
4
0 6 7432
5
0 7432
BASCULA Y FLIP – FLOPS.

BASCULA R – S CON PUERTAS NOR: PRACTICA No. 1.
OBJETIVO DE LA PRACTICA.- Montar una báscula partiendo de puertas
lógicas y comprobar su funcionamiento.

Indicar qué estados debe cumplir A y B para obtener en las salidas la
condición de “Indeterminación”.
¿Qué estados deben tener las entradas A y B de la báscula para que los
dos led de salida, U y V, permanezcan apagados.
Completar el diagrama de tiempo de la siguiente figura.

U
(Q)
V
(Q)
U2:A
2
0 1
R2
3 10k
?
74LS02
U2:B
5
4
6
0
74LS02
BASCULA R – S CON PUERTAS NAND: PRACTICA No. 2

OBJETIVO DE LA PRACTICA.- Montar una báscula con puertas “NAND”
estudiar su funcionamiento y encontrar las diferencias con las diseñadas
con puertas NOR.
ESQUEMA DE MONTAJE:

Indicar que estados de las entradas Ay B provocan en las salidas de

condición de “Indeterminación”.
Explicar, brevemente, las diferencias entre el funcionamiento de la báscula

R – S con puertas NOR y la confeccionada con puertas NAND.
Rellenar el diagrama de tiempos de la figura siguiente:

• Prueba con el S=0 Y C=0.
U2:A
2
0 1
R2
3 10k
1
74LS02
U2:B
5
4
6
0
74LS02
U2:A
2
1 1
R2
3 10k
0
74LS02
U2:B
5
4
6
0
74LS02
Prueba con el S=0 Y C=1.

U2:A
2
0 1
R2
3 10k
1
74LS02
U2:B
5
4
6
1
74LS02
U2:A
2
1 1
R2
3 10k
0
74LS02
U2:B
5
4
6
1
74LS02
BASCULA R – S CON ENTRADAS DE RELOJ O DE ACTIVACIÓN: PRACTICA No. 3

OBJETIVOS DE LA PRACTICA.- Aumentar la complejidad de los montajes
con puertas, realizando una báscula con puertas NAND y con una entrada
de reloj. Comprobar el funcionamiento y la utilidad de este tipo de
báscula.

Indicar cuál será el estado de las salidas si los tres interruptores de entrada
están cerrados, introduciendo nivel 1. Razonar la respuesta.
¿Y si los tres interruptores están abiertos, generando un nivel 0?
Indicar la función de la entrada Cp.

Completar el diagrama de tiempos de la siguiente figura.
S1
R1
CP
Patilla 9

Patilla
13
Q
_
Q
U1:A
1
0 3
R1
2 360
?
74LS00
U1:B
4
6
5
0
74LS00
BASCULA TIPO D: PRACTICA No. 4.

OBJETIVO DE LA PRACTICA.- Comprobar el funcionamiento real de una
báscula tipo D, montada con puertas NAND.

¿En que ocasiones estarán al mismo nivel las patillas 1 y 4 del circuito
integrado 7400 usado en el montaje?
¿Cuál será el estado de las entradas para que se produzcan la condición

de “indeterminación”?
¿Qué ventaja fundamental supone la báscula D con relación a las R – S?

Completar el diagrama de tiempos de la figura siguiente.
Patilla 1 (7400)
Patilla 2 y 5
(7400)
Patilla 8 (7400)
Patilla 1 (7400)

U1:A
1
0 3
R1
2 360
1
74LS00
U1:B
4
6
5
0
74LS00

• Prueba con el S=1Y C=0.
U1:A
1
1 3
R1
2 360
0
74LS00
U1:B
4
6
5
0
74LS00
U1:A
1
0 3
R1
2 360
1
74LS00
U1:B
4
6
5
1
74LS00

U1:A
1
1 3
R1
2 360
1
74LS00
U1:B
4
6
5
1
74LS00
FLIP – FLOP INTEGRADO DEL TIPO D: PRACTICA No. 5.

OBJETIVO DE LA PRACTICA.- Comprobar el funcionamiento “FLIP - FLOP”
integrado en un chip y analizar la actuación de las entradas “PRESET y
CLEAR”.
DIAGRAMA DE CONEXIONADO Y TABLA DE VERDAD DE C.I. 7474.-

Tabla de la verdad
Entrada Salida
Salida
D Q
Q
L (0) L (0) H (1)
H (1) H (1) L (0)
Completar el diagrama de tiempos de la siguiente figura y analizar el
comportamiento de las entradas PR y CLR.
1 2 3 4 5 6 7 8 9 10 11 12
CP
PR
CLR

a. TABLA CARACTERÍSTICA DE LOS f-f D
0
U4:A
4
2 5
1 ?
S
D Q
3
1 CLK
6
Q
R
1
74LS74
PRUEBAS LÓGICAS DEL CIRCUITOEN PROTEUS 8.7

• Prueba con D=0.

1
U4:A
4
2 5
0 0
S
D Q
3
1 CLK
6
Q
R
1
74LS74
• Prueba con D=1.
1
U4:A
4
2 5
1 1
S
D Q
3
1 CLK
6
Q
R
1
74LS74
FLIP – FLOP INTEGRADO DEL TIPO J – K: PRACTICA No. 6.

OBJETIVOS DE LA PRACTICA.- Manejar el “FILP - FLOP” J – K y analizar sus
diferencias con los restantes tipos de “FLIP - FLOP”.
DIAGRAMA DE CONEXIONADO Y TABLA DE VERDAD DEL C.I. 7473.

Entrada Entrada Salida

J K Q
L (0) L (0) Qn
L (0) H (1) L (0)
H (1) L (0) H (1)

H (1) H (1) Qn
Estando las entradas J y K a nivel 1, ¿Cuántas veces pasa Q a nivel 1 si se
aplican 34 impulsos de reloj por Cp?
Completar el diagrama de tiempo de la siguiente figura.
b. FLIP-FLOP D

U3:B
7
9 11
0 ?
S
J Q
U5:A 6
CLK
1 2 12 10
K Q
R
74LS04
8
74LS76
• Prueba con D=0.
U3:B
7
9 11
0 0
S
J Q
U5:A 6
CLK
1 2 12 10
K Q
R
74LS04
8
74LS76
• Prueba con D=1.

U3:B
7
9 11
1 1
S
J Q
U5:A 6
CLK
1 2 12 10
K Q
R
74LS04
8
74LS76
c. FLIP-FLOP T
U6:A
0
2
4 15
?
S
J Q
1
CLK
16 14
K Q
R
3
74LS76
• Prueba con T=0.

U6:A
0
2
4 15
0
S
J Q
1
CLK
16 14
K Q
R
3
74LS76
• Prueba con T=1.
U6:A
1
4 2 15
J S Q 1
1
CLK
16 14
K Q
R
3
74LS76
U6:A
1
2
4 15
0
S
J Q
1
CLK
16 14
K Q
R
3
74LS76
II. Construya un f-f con compuertas NAND. Como se comprobará

manualmente el circuito es necesario construir el detector de flanco.

U1:A
1 U2:A
2 12 1
0 13 3
R1
2 10k
?
7410
L1 U4:C U4:B U4:A 7400
U3:A
5 6 3 4 1 2 1
470uH 3
2
74LS04 74LS04 74LS04
7408
U2:B
U1:B 4
3 6
4 6 5
0 5
7400
7410
• Prueba J=0 y K=0
U1:A
1 U2:A
2 12 1
0 13 3
R1
2 10k
1
7410
L1 U4:C U4:B U4:A 7400
U3:A
5 6 3 4 1 2 1
470uH 3
2
74LS04 74LS04 74LS04
7408
U2:B
U1:B 4
3 6
4 6 5
0 5
7400
7410
• Prueba J=1 y K=0

U1:A
1 U2:A
2 12 1
1 13 3
R1
2 10k
1
7410
L1 U4:C U4:B U4:A 7400
U3:A
5 6 3 4 1 2 1
470uH 3
2
74LS04 74LS04 74LS04
7408
U2:B
U1:B 4
3 6
4 6 5
0 5
7400
7410
Prueba J=0 y K=1
U1:A
1 U2:A
2 12 1
0 13 3
R1
2 10k
0
7410
L1 U4:C U4:B U4:A 7400
U3:A
5 6 3 4 1 2 1
470uH 3
2
74LS04 74LS04 74LS04
7408
U2:B
U1:B 4
3 6
4 6 5
1 5
7400
7410
• Muestra de señales en osciloscopio

➢ Canal A: Entrada J
➢ Canal B: Entrada K
➢ Canal C: Clock
➢ Canal D: Salida Q

CONTADORES Y REGISTROS
CONTADOR BINARIO: PRACTICA No.1.
OBJETIVO DE LA PRACTICA. - Estudiar experimentalmente la evolución de

un contador asincrónico compuesto por dos Flip – Flops J –K.
ESQUEMA DE MONTAJE:
Completar el diagrama de tiempos que se presenta en la siguiente figura:

Cada cuantos impulsos los indicadores marcados con 1 y 2 son 0

(Apagados) simultáneamente?
Explicar brevemente, la razón por lo que las entradas J y K de los Flip – Flops
están al aire (sin conectar).
Construir la tabla de la verdad a la que responde el circuito de esta

práctica (página anterior).
CIRCUITO DE RELOJ CON UN LM 555
G7 CLK
CE
RST
R1
G7
1k
U1
8
4 3
VCC
R Q
BAT1 DC
7
12V
5
CV
RV1
1k
6%
GND
2 6
TR TH
C1
1
10uF 555

CIRCUITO REALIZADO EN PROTEUS 8.5
G1 A0 A8
G2 A1 A9
G3 A2 A10
G4 A3 A11
G7 CLK G5 A4 A12
CE G6 A5 A13
RST A6 A14
A7 A15
B0[0..7] B2[0..7]
B1[0..7] B3[0..7]
U3:A
1 U4:A
3 1
2 2 12
R1 13
G7
1k 7432
7411
U2:A
4
U2:B U7:A
10
G3
2 5
S
U1 D Q G1
12 9 2 5
S
S
8
D Q D Q G5
3
CLK
4 3 11 3
VCC
R Q CLK CLK
6
Q
R
BAT1 DC
7
Q
8
Q
6
R
12V
1
5 7474
CV
13
RV1 7474 7474

1k
6%
GND
2 6
TR TH
C1 U8
1
10uF 555 U5
U6 G2
G4
G6 NOT R5
NOT R3 1k
1k NOT R4
1k


SEÑALES DEL CIRCUITO REALIZADAS EN UN ANALIZADOR LÓGICO

CONTADOR BCD: PRACTICA No. 2
OBJETIVO DE LA PRACTICA.-Comprobar prácticamente y analizar el

funcionamiento de un contador BCD (binario codificado en decimal).
ESQUEMA INTERNO Y DISTRIBUCION DE PATILLAS DEL C.I. 7490
ESQUEMA DE MONTAJE:

Completar el siguiente diagrama de tiempos.
QA

QB
QC
QD
Cada cuanto impulso de reloj cambia el indicador 8?

Dibujar la tabla de verdad de este contador.
• Construya el circuito generador de pulsos de reloj para frecuencia

variable o para frecuencia fija 1 Hz.
R1
U1 4.7k
8
4 3
VCC
R Q CLK
RV1 CE
7
DC RST
BAT1 5
CV D1
LED-BLUE
46%
5V
GND
2 6
TR TH
1k
C1
1
5uF 555

R1
U1 4.7k
8
4 3
VCC
R Q
7 RV1
DC
BAT1 5
CV D1
LED-BLUE
46%
5V
GND
2 6
TR TH
1k
C1
1
5uF 555
DIVISOR POR DOS: PRACTICA No. 3

OBJETIVOS DE LA PRÁCTICA.- Se trata de exponer de forma práctica del
C.I. 7490 como divisor por dos:
ESQUEMA DE MONTAJE:

Completar el diagrama de tiempos que se exponen en la siguiente figura.
Calcular la relación entre la frecuencia de entrada, F y la salida.
Comprobar el funcionamiento de los pulsadores encargados de la puesta

a 0 y de la puesta a nueve.
En qué ocasiones están QA y QC simultáneamente a 1.
QA
QB

QC
QD
• Construya un contador asíncrono binario de 4 bits con Flip Flop JK.
1
1
U2:A U2:B U3:A U3:B
2
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
0 CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
0
0
CONTADOR BIQUINARIO: PRACTICA No. 4
OBJETIVOS DE LA PRACTICA.- Realización práctica y comprobación del
funcionamiento de un contador binario.
ESQUEMA DEL MONTAJE:
Rellenar el diagrama de tiempos de la siguiente figura.

QA
QB
QC
QD
Realizar la tabla de verdad del contador binario.
En que ocasiones están activados (encendidos) simultáneamente los

cuatros diodos led?
1
R1 1
U2:A U2:B U3:A U3:B
2
U1 4.7k
8
4 15 9 11 4 15 9 11
S
J Q J Q J Q J Q
4 3
VCC
R Q
1 6 1 6
RV1 CLK CLK CLK CLK
7
DC
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
BAT1 5
CV D1
LED-BLUE
34%
5V
3
74LS76 74LS76 74LS76 74LS76
1
GND
2 6
TR TH
100k
A B C D
C1
1
10uF 555
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
REGISTRO DE DESPLAZAMIENTO. PRACTICA No. 5

OBJETIVOS DE LA PRACTICA.- Construcción de un registro de

desplazamiento de cuatro bits y evolución experimental de los Flip – Flops
de los que consta.
ESQUEMA DE MONTAJE:
Rellenar el diagrama de tiempos de la siguiente figura.
Q1

Q2
Q3
Q4
¿Cuantos impulsos de reloj son necesarios para vaciar completamente el

registro de desplazamiento?
En qué momento de la señal de reloj se efectúa la transferencia de bits en
los Flip – Flops.
Cárguese el dato 1010 en el registro.
CLK
1
R1 1
U2:A U2:B U3:A U3:B
2
7
U1 4.7k
8
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
4 3
VCC
R Q
1 6 1 6
RV1 CLK CLK CLK CLK
7
DC
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
BAT1 5
CV D1
LED-BLUE
46%
5V
3
8
74LS76 74LS76 74LS76 74LS76
1
GND
2 6
TR TH
1k
A B C D
C1
1
5uF 555
?
CODIFICADORES – DECODIFICADORES Y MULTIPLEXORES.
DISPLAY DE 7 SEGMENTOS: PRACTICA No. 1

OBJETIVOS DE LA PRACTICA.- Comprobar el funcionamiento real de un
display de 7 segmentos, activando cada uno de ellos de forma
independiente a través de unas resistencias e interruptores
ESQUEMA DE MONTAJE:
NOTA: El negativo del display se proporciona a través de los interruptores

(conectados a tierra). Diodos del ánodo común.

Activar los segmentos adecuados para que se visualicen los números del 0
al 9 e indicarlos en la tabla siguiente:
0: 5:
1: 6:
2: 7:
3: 8:
4: 9:
Activar los segmentos adecuados para visualizar la letra A.

Activar e ir indicando los diodos que se deben encender para obtener
todas las letras posibles del abecedario.
• Decodifique las salidas del contador y visualice en un Display de 7

segmentos

1
R1 1
U2:A U2:B U3:A U3:B
7
U1 4.7k
8
4 15 9 11 4 15 9 11
S
J Q J Q J Q J Q
4 3
VCC
R Q
1 6 1 6
RV1 CLK CLK CLK CLK
7
DC
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
BAT1 5
CV D1
LED-BLUE
34%
5V
8
74LS76 74LS76 74LS76 74LS76
1
GND
2 6
TR TH
100k
A B C D
C1
1
10uF 555
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
Visualización de Diferentes valore de entrada al decodificador:
• Entrada 0000 (0)
1
1
U2:A U2:B U3:A U3:B
2
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

• Entrada 0001 (1)
1
1
U2:A U2:B U3:A U3:B
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
• Entrada 0010 (2)
1
1
U2:A U2:B U3:A U3:B
2
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

• Entrada 0011 (3)
1
1
U2:A U2:B U3:A U3:B
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
• Entrada 0100 (4)
1
1
U2:A U2:B U3:A U3:B
2
4 15 9 11 4 15 9 11
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

• Entrada 0101 (5)
1
1
U2:A U2:B U3:A U3:B
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
• Entrada 0110 (6)
1
1
U2:A U2:B U3:A U3:B
2
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

• Entrada 0111 (7)
1
1
U2:A U2:B U3:A U3:B
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
• Entrada 1000 (8)
1
1
U2:A U2:B U3:A U3:B
2
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

• Entrada 1001 (9)
1
1
U2:A U2:B U3:A U3:B
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
• Entrada 1010 (10)
1
1
U2:A U2:B U3:A U3:B
2
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

• Entrada 1011 (11)
1
1
U2:A U2:B U3:A U3:B
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
• Entrada 1100 (12)
1
1
U2:A U2:B U3:A U3:B
2
4 15 9 11 4 15 9 7 11
S
J Q J Q J Q J S Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

• Entrada 1101 (13)
1
1
U2:A U2:B U3:A U3:B
7
4 15 9 11 4 15 9 11
S
S
J Q J Q J Q J Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
8
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48
• Entrada 1110 (14)
1
1
U2:A U2:B U3:A U3:B
2
4 15 9 11 4 15 9 7 11
S
J Q J Q J Q J S Q
1 6 1 6
CLK CLK CLK CLK
16 14 12 10 16 14 12 10
K Q K Q K Q K Q
R
R
3
74LS76 74LS76 74LS76 74LS76
1
A B C D
U4
7 13
A A QA
1 12
B B QB
2 11
C C QC
6 10
D D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

CODIFICADOR BCD A 7 SEGMENTOS: PRACTICA No. 2.

OBJETIVOS DE LA PRACTICA.- Comprobar, experimentalmente, el
comportamiento de un codificador que recibe un código BCD y lo
transforma en el código correspondiente a los displays de 7 segmentos,
donde se visualiza, en decimal dicho código de entrada.
NOTA: El negativo o tierra del display TIL 312 se proporciona a través del
7447.
Experimentar prácticamente y apuntar en la siguiente tabla, el signo que
visualiza el display para condiciones expuestas. ___ ____
A = 1; B = 0; C = 1; D = 0; LT = 1; RBI = 1
___ ____
A = 0; B = 1; C = 0; D = 0; LT = 1; RBI = 1
___ ____
A = 0; B = 0; C = 1; D = 1; LT = 1; RBI = 1
___ ____
A = 0; B = 0; C = 0; D = 0; LT = 0; RBI = 1
___ ____

A = 0; B = 1; C = 0; D = 0; LT = 1; RBI = 0
____
Indicar bajo que condiciones se ilumina RBO.
Razonar la visualización que se produce en el apartado C de la tabla

anterior.
¿Es posible, con los 4 interruptores de entrada visualizar la letra E?
Conseguirlo si es posible prácticamente y razonar la respuesta.
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0000 (0)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0001 (1)

U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0010 (2)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0011 (3)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0100 (4)

U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
*
• Entrada 0101 (5)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0110 (6)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0111 (7)

U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1000 (8)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1001 (9)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1010 (10)

U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1011 (11)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1100 (12)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1101 (13)

U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1110 (14)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 1111 (15)
U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
CONTADOR / DECODIFICADOR BCD A 7 SEGMENTOS: PRACTICA No. 3

OBJETIVOS DE LA PRÁCTICA.- A base de un contador ya conocido utilizar el

codificador y el display para la visualización del contaje.
NOTA: Para el normal funcionamiento del circuito, LT y RBI deben estar a

nivel 1.

Aplicar impulsos de reloj a la entrada del circuito de la figura anterior y a la

vista del funcionamiento, explicar brevemente la función de cada uno de
los circuitos integrados.
¿Qué sucede en el contaje en el caso de que durante el mismo, RBI = 0?
¿Y si RBI = 1 y LT = 0?
¿Cuál es el flanco de los impulsos de reloj aplicados a F que produce el
incremento del contador?
¿Cada cuántos impulsos implicados en F, pasa el display por el valor 3?

CONTADOR MOD-8
U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0000 (0)
U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0001 (1)

U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0010 (2)
U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0011 (3)
U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0100 (4)
U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0101 (5)

U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0110 (6)
U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
• Entrada 0111 (7)
U7 U6
14 12 7 13
CKA QA A QA
1 9 1 12
clk CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
CONTADOR MOD-16

U5 U4
14 12 7 13
clk CKA QA A QA
1 9 1 12
CKB QB B QB
8 2 11
QC C QC
11 6 10
QD D QD
2 4 9
R0(1) BI/RBO QE
3 5 15
R0(2) RBI QF
3 14
LT QG
74LS93
74LS48
DECODIFICADOR 2 A 4: PRACTICA No. 4

OBJETIVOS DE LA PRACTICA.- Montaje y comprobación del funcionamiento
de un decodificador de dos entradas (código binario) a cuatro salidas. Se
emplearán puertas lógicas simples.
Si el inversor presente tras el pulsador A se cortocircuita, indicar los cambios

que se producirían en la tabla anterior.
• Prueba con el 0.

• Prueba con el 1.
• Prueba con el 2

• Prueba con el 3
• Prueba con el 4

• Prueba con el 5

• Prueba con el 6
• Prueba con el 7

• Prueba con el 8
• Prueba con el 9

• Prueba de error con el 10

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INGENIERÍA ELÉCTRICA ELECTRÓNICA DE POTENCIA II (ELT-279)

UNIVERSIDAD MAYOR DE SAN ANDRÉS

ELECTRÓNICA DE POTENCIA II (ELT-279)

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 1

INVERSOR LÓGICO SIMPLE: PRÁCTICA NO.1

MATERIALES NECESARIOS.- C.I. 7404, diodos Leds (señalizadores de estado

DIAGRAMA DEL CONEXIONADO C.I.

ESQUEMA DEL MONTAJE

Nota: Las patillas 14: Vcc (5VDC) y 7: GND

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 2

• Rellenar Representar los diagramas de tiempo que se obtienen como

CUADRUPLE INVERSIÓN LOGICA: PRACTICA No.2

OBJETIVOS DE LA PRACTICA.- Análisis experimental del comportamiento de

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 3

Indicar el tiempo de retardo en un circuito integrado TTL estándar.

4 (tensión c.c.) --------------------------------------------------------------------------------------

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 4

U1:A U1:B U1:C U1:D

INVERSOR LÓGICO MOS. PRACTICA No. 3.

DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO. -

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 5

A (pulsador) Sin pulsar

2 (tensión c.c.) -------------------------------------------------------------------------------------

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 6

LA PUERTA LOGICA AND (Y). PRACTICA No. 4.

DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO:

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 7

Esquema del montaje.-

Cuando el interruptor está abierto, se toma el 1 lógico.

Cuando el interruptor esta cerrado, se tiene el 0 lógico.

Se saca la tabla de verdad.

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 8

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 9

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 10

COMBINACION DE PUERTAS LOGICAS AND: PRACTICA No. 5

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 11

ESQUEMA DEL MONTAJE.-

Obtener la ecuación lógica a la que el esquema de la figura anterior

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 12

COMPROBACION DEL TEOREMA DE MORGAN. PRACTICA No. 6.

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 13

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 14

LA PUERTA NAND: PRACTICA No. 7

OBJETIVO DE LA PRACTICA. - Comprobar, en la realidad, el

El presente gráfico se encuentra en la página siguiente:

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 15

Rellenar la tabla de verdad de la siguiente figura, comprobando el

Indicar el estado de S si las patas 4 y 5 quedan al aire. Deducir la respuesta.

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 16

COMBINACION DE PUERTAS: PRACTICA No. 8

Obtener la formula lógica simplificada a la que el esquema o la figura

Completar el diagrama de tiempos de la siguiente figura, al mismo tiempo

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 17

Realizar el esquema lógico anterior (primera), usando únicamente puertas

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 18

LA PUERTA OR: PRACTICA No. 9

DIAGRAMA DE CONEXIONADO DEL CIRCUITO INTEGRADO:

UNIV. LUIS VLADIMIR LÓPEZ COCA PÁGINA. 19

Esquema del montaje. -