Sprint2 - Rev Verilog - Blocos Construtivos - C

Universidade Federal De Campina Grande Departamento De Engenharia Elétrica
Laboratório De Arquitetura De Sistemas Digitais – LASD

Prof. Rafael B. C. Lima
Aluno: ___________________________________________________________________
Matrícula: ___________________ Data: ______________________
Sprint 2 – Revisão de Verilog - Blocos construtivos
Descrição geral do problema: Seguindo a revisão de Verilog/SystemVerilog, implemente um circuito que conte o tempo
entre 0 e 9s e mostre em um display de 7 segmentos.
Requisitos mínimos:
Abra o projeto da Sprint1 e edite-o para incluir as funcionalidades dessa sprint. Obs: “File > Open Project” e
NÃO “File > Open”.
1. Faça um assign entre os leds do display de 7 segmentos HEX0[0:6] e as chaves SW[6:0]. Varie as chaves e
observe qual segmento está associado a cada wire de HEX0.
2. Projete um decodificador de hexadecimal para 7 segmentos.

a) Crie o decodificador em uma estrutura de módulo. Para facilitar o reuso, salve-o em um arquivo .v/.sv
separado.
b) O decodificador deve possuir uma entrada de 4bits, para entrar um número em hexa e uma saída de
7bits para conectar um display de 7 segmentos e poder visualizar o dígito.
c) Para testar seu circuito, instancie um decodificador, no Mod_Teste, com o seguinte mapeamento de
entradas e saídas:
4 Decodificador 7
SW[11:8] Hexa 7seg HEX3[0:6]
Hexa-7seg
d) Dica: pesquise sobre a estrutura case. Implemente a lógica de funcionamento em alto nível.
3. Implemente um módulo divisor de frequência para gerar um clock de 1Hz a partir do clock de 50MHz disponível
na placa DE2 (CLOCK_50).
a) Esse circuito é basicamente um contador de pulsos do clock de entrada, que inverte sua saída cada vez
que uma condição é atingida.
b) O divisor deve possuir uma entrada de 1bit de clock (rápido, 50MHz) e uma saída de 1bit de clock (lento,
1Hz).
c) Para testar seu circuito, instancie um decodificador, no Mod_Teste, com o seguinte mapeamento de
entradas e saídas:
CLOCK_50
Clk_50MHz
Clk_1Hz LEDG[0]
Div. Freq
4. Implemente um contador módulo 10 para varrer, ciclicamente, os números de 0 a 9.
a) Esse circuito deve ter uma entrada de clock, uma entrada de reset e uma saída de contagem de 4 bits. A
cada borda de subida do clock, a saída de contagem deve ser incrementada em uma unidade até que
seu valor seja 9. Em um clock subsequente, a saída é zerada, reiniciando a contagem. Quando a entrada
de reset estiver em nível baixo, o valor de contagem também é zerado.
clk
4
Cont_M10 cont
rst
b) Para testar seu módulo, implemente a seguinte montagem final, envolvendo todos os outros blocos
implementados anteriormente:
CLOCK_50
Clk_50MHz clk
4 Decodificador 7
Clk_1Hz Cont_M10 cont Hexa
Hexa-7seg
7seg HEX4[0:6]
Div. Freq rst
KEY[1]
c) Caso o seu circuito passe por todos os testes, chame o professor para receber sua nota.
d) Após o professor conferir seus testes, compacte o projeto em um .zip e submeta-o no Google Classroom
da disciplina
Desafio (Valendo +0,1 na média geral)

1. Implemente uma animação nos displays HEX0, HEX1, HEX2 e HEX3, de modo que pareça que seus segmentos
estejam executando uma grande rotação, a 60RPM.

Sprint2 - Rev Verilog - Blocos Construtivos - C

Enviado por

Direitos autorais:

Formatos disponíveis

Sprint2 - Rev Verilog - Blocos Construtivos - C

Enviado por

Dados do documento

Título original

Direitos autorais

Formatos disponíveis

Compartilhar este documento

Compartilhar ou incorporar documento

Opções de compartilhamento

Você considera este documento útil?

Este conteúdo é inapropriado?

Direitos autorais:

Formatos disponíveis

Sprint2 - Rev Verilog - Blocos Construtivos - C

Enviado por

Direitos autorais:

Formatos disponíveis

Universidade Federal De Campina Grande Departamento De Engenharia Elétrica

Laboratório De Arquitetura De Sistemas Digitais – LASD

Sprint 2 – Revisão de Verilog - Blocos construtivos

2. Projete um decodificador de hexadecimal para 7 segmentos.

Desafio (Valendo +0,1 na média geral)

Você também pode gostar