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AMD K10

出典: フリー百科事典『ウィキペディア（Wikipedia）』
K10 / Family 10h
生産時期 2007から2012まで
販売者 AMD
設計者 AMD
生産者 AMD
CPU周波数 1.7 GHz から 3.7 GHz
FSB周波数 1 GHz から 2 GHz
プロセスルール 65 nm から 32 nm
命令セット AMD64(x86-64)
ソケット Socket AM2
Socket AM2+
Socket AM3
Socket F
Socket ASB2
Socket C32
Socket G34
Socket FM1
Socket FS1
前世代プロセッサ K8(Hammer)
次世代プロセッサ Bulldozer(Family 15h)
ブランド名 Sempron
Sempron X2
Athlon X2
Athlon II
Opteron
Phenom
Phenom II
Turion II
AMD APU
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AMD K10は、AMDが開発を行っているx86およびAMD64系のCPU設計である。かつてテック・タブロイド（英語版）やザ・インクワイア（英語版）により計画が中止されたと報道されていたが、AMDによりK10マイクロアーキテクチャはAthlon 64やOpteronなどをはじめとしたAMD K8マイクロアーキテクチャの直接の後継であると宣言された。

命名法

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AMD K8やAthlon 64プロセッサファミリーに""K8""というコードネームが使われてより後、AMDはKで始まる命名法(もともとはKryptniteを意味する)を用いないと広く思われていた。K8以降のKで始まる命名法は2005年の始めよりAMDの公式文書やプレスリリースに登場しなかったためである。

"K8L" という名称は、ザ・インクワイアのライターの一人であるチャーリー・デマジアン（Charlie Demerjian）によって 2005[1]年に最初に作り出され、わかりやすい名称として[2]Starsという名称とともに IT コミュニティで広く用いられた。AMDの公式文書によると、プロセッサファミリは"AMD Next Generation Processor Technology"[3]と呼称されているが、プロセッサのデスクトップの製品ライン用のコードネームは星や星座にちなんだものであった。

あるビデオインタビューで[4]、Giuseppe Amato は社内のコードネームがK10であることを認めた。

K9が飛ばされたのは、一説によると犬を意味する「Canine」に発音が近いからだともいわれている。

"K8L"というコードネームがK8ファミリーの低消費電力版（後にTurion 64と呼ばれる）を指すこと、K10はマイクロアーキテクチャ自体を指す社内の正式なコードネームであることが明らかになった。

発表と出荷の時期

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時系列での整理

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歴史的な情報

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2003年、AMDはこれから世代のK8ファミリー以降のプロセッサの機能をマイクロプロセッサ・フォーラム 2003[5])を含め、さまざまなイベントやアナリストミーティングで説明した。次世代マイクロプロセッサで導入される機能は次のようなものとされた。

2006年4月13日、AMDの上級副社長でマーケティングとセールスの責任者であるヘンリー・リチャードが、あるインタビューで新しいマイクロアーキテクチャの存在を認めた[6]。

2006年6月、AMDの上級副社長ヘンリー・リチャードは DigitTimesとこれからのプロセッサの開発についてインタビューを受けた。

Q: これから3〜4年先のAMDプロセッサ技術の開発における大きな展望とはどのようなものですか？

A: そうですね、ダーク・メイヤーが私どものアナリスト達との会議で述べたように、私たちは今でも立ち止まってはいないのです。既に、2007年に到来するであろう現在のK8アーキテクチャの世代交代について、整数演算の性能、浮動小数点演算の性能、メモリ帯域、相互接続などを含む、プロセッサの膨大で異なる範囲の重要な改良についても含めて話しました。ご存知の通り、プラットフォームにはこれらの下において未だに数多くの工程があります。しかしもちろん、今でも立ち止まってはいません。また、稼動している新世代のコアが存在します。

今回、私は皆様にこれ以上の詳細を明らかにすることは出来ません。しかし私は、大切なことはこれが二頭の馬のレースであることを明らかに証明していると考えます。そして、それにつれてこのレースで皆様は時々、1頭の馬がほかの馬よりほんのわずか前にいるとき、そのシチュエーションは逆転する、と予想するでしょう。しかし大切なことは、これはレースであるということです。 — AMD Executive Vice President, Henri Richard、Source: DigiTimes Interview with Henri Richard[7]

時期についての確認

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2006年7月21日、AMD 社長(COO) のダーク・メイヤー と上級副社長 のMarty Seyer は、新たなアーキテクチャに基づいたRevision Hの新しいマイクロプロセッサの出荷日が2007年の半ばに予定されていることを認めた。そしてそのプロセッサはサーバ、ワークステーションとハイエンドのデスクトップ用のクアッドコアバージョンと、コンシューマーデスクトップ向けのデュアルコアバージョンが存在するとされた。2007年に出荷されるRevision HのOpteronは熱設計電力（TDP）が68Wであるとされた。

2006年8月15日、最初のSocket F(別名Socket 1207)のデュアルコアOpteronの出荷の際、AMDはクアッドコアOpteronの設計が最終段階(テープアウト)に達したことを発表した。次の段階は今後数ヶ月間のサンプリングと試験・検証である[8]。

社内でのコードネーム

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2006年11月の時点で、今後のデスクトップ向けのコードネームが Agena, Agena FX であり、コアの速度が 2.4GHz - 2.9GHz の範囲で、コアごとの 512KB の L2 キャッシュ、2MB の L3 キャッシュ、HyperTransport 3.0を用い、TDP が 125W であることがいくつかの報告によりリークされた[9]。

最近の報告では、シングルコアのバージョン(コードネームSpica)とデュアルコアで L3 あり/なし(それぞれコードネームKumaとRana)が用意されている[9]。これらは同じマイクロアーキテクチャの製品群である[10]。

2006年12月14日に開催された AMD Day 2006 の期間に、AMD はサーバ、デスクトップ、モバイルプロセッサの公式なスケジュールを発表した[11]。 サーバセグメントでは、AMD は新たなアーキテクチャに基づくコードネーム"Barcelona"、"Budapest"という二つの新しいプロセッサをそれぞれ 1-way 以上、および 1way 向けに発表する[11]。 デスクトップはプロセッサのラインアップ全体を見直す。65nmの製造プロセスに基づくシングルコアの"Lima"は 2007Q1 に登場し、Sempron の65nmプロセスでのアップデート Sparta は 2007年Q2 に登場する。2007年後半に、前述のコンシューマー向けクアッドコアシリーズのために設計されたHyperTransport 3.0 と Socket AM2+ が発表され、以降命名規則が(2007年半ばまでの)都市の名前から星や星座の名前、たとえば Agena に変更される。さらに、AMD Quad FX platform とすぐ次のプラットフォームはAgena FX というコードネームのエンスージアスト向けデュアルプロセッサ版をサポートし[9]、AMD Quad FX platform向けのプロセッサ製品ラインを更新する。 コードネームBarcelonaのサーバチップと同様、新しいデスクトップのクアッドコアシリーズは共有 L3 キャッシュ、128bit の浮動小数点演算ユニットと改良されたマイクロアーキテクチャを備える。 Agenaはデスクトップ向けのネイティブクアッドコアプロセッサである。デュアルコア版の Kuma はQ3 に、L3 キャッシュがないデュアルコアの Rana は年末になることが期待されている[9]。

最初のモデル

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最初のプロセッサモデルは下記のようであると報告されている[12]。最近のレポートによると、ミッドレンジとハイエンドのデスクトップマイクロプロセッサはもはや""Athlon""のトレードマークは用いず、新たな "Phenom"という名前を用いる[13]と発表していたがPhenom X2はキャンセルされKumaはAthlon X2 6000シリーズとして登場することになった。L3 キャッシュを搭載しないローエンド向けプロセッサ（コードネーム Rana ）には、引き続き Athlon 64 X2 の名前を用いる[14]。

K10 models at launch
モデル 動作周波数
(GHz)		 コードネーム TDP
(W)		 ソケット プロセス (nm) L1-キャッシュ (kiB) L2-キャッシュ (kiB) L3-キャッシュ(共有) (kiB) Expected
Launch Date
Phenom X2 series(キャンセル)
Phenom X2 1900 1.9 Kuma 65 AM2/AM2+ 65nm SOI 2x(64+64) 2x512 2048 November 2007
Phenom X2 2100 2.1
Phenom X2 2300 2.3
Phenom X2 2500 2.5 89
Phenom X2 2700 2.7
Phenom X2 2900 2.9
Phenom X4 series
Phenom X4 1900 1.9 Agena 95 AM2/AM2+ 65nm SOI 4x(64+64) 4x512 2048 November 2007
Phenom X4 2100 2.1
Phenom X4 2300 2.3 120 August 2007
Phenom X4 2500 2.5
Phenom FX series(キャンセル)
Unknown
Phenom FX		 2.4 Agena FX 120 AM2/AM2+ 65nm SOI 4x(64+64) 4x512 2048 August 2007
Unknown
Phenom FX		 L1FX (1207)/
L1FX+ (1207+)		 July 2007
Unknown
Phenom FX		 2.6 unknown L1FX/L1FX+

インテルの Core 2 Duo プロセッサの番号付けに見られるように、それぞれのプロセッサを分類するのに用いる数字がPR Ratingから、クロック周波数や性能を差別化する別の指標に変更されたことは特筆すべき点である。

今後の製品の立ち上げについて

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四月始めのレポートでは、これからのモデルのうちいくつかは低めの45WのTDPであるということと、 [15]、さらに"Montreal"[16]というコードネームの、"Shanghai"コアを2つMCM技術を用いて作る、合計で 12 MiB の L3 キャッシュを備えた[17]コードネームAMD K10.5[18]というチップについて多くの情報を示している。

モデル命名法規則の変更

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2007年6月始めの Computex 2007 の期間中、今後の AMD のマイクロプロセッサの命名方法についての新しい情報が明らかになった。性能と消費電力の範囲を示す文字が4桁のモデルナンバーの前に追加される[19]。

新しいプロセッサ製品群のモデルナンバーは従来の Athlon 64 シリーズで用いられた PR レーティングとは明らかに異なっている（Athlon 64 FXシリーズの命名規則に従うと思われる Phenom FXシリーズは除く）。

DailyTech の報告[20]によれば、モデルナンバーはアルファベットと数字の組み合わせで AA-@### のような書式であり、AA はアルファベットで、1 文字目がプロセッサーの等級、2 文字目が標準的な TDP による消費電力の範囲を示す。@ は系統を示す数字で、ブランドにより変わり(下表参照)、最後の 3 文字がモデルナンバーで、大きな数字が高い性能を示す。

モデルナンバーの詳細についてはあまり多くの情報が明らかになっていないが、プロセッサーは 3 つのセグメントに分割される: プレミアム、インターミディエイト、バリューである。

AsRockのWebサイト[21]で明らかになったところではプレミアムセグメントのモデルナンバーは "G" クラスのプロセッサークラスを持ち、インターミディエイトは "B"、バリューレベルは "L" である。同様に、TDP にも 3 つのレベルがあり、"65W以上"、"65W"、"65W未満"、がそれぞれ "P", "S", "E" で表される[20]。

2007年11月の時点で、AMD はモデルネームから一部の文字と、X2/X3/X4 というプロセッサのコア数を示す文字を取り除き、最初にプロセッサファミリを識別する 4 桁の数字のみが残っている[22]。一方、Sempron は下記のような LE の接頭語を使い続けている。

2008年3月以降は、X2/X3/X4 というプロセッサのコア数を示す文字が導入されている。

シリーズナンバー[23]
プロセッサシリーズ 数字
Phenom クアッドコア(Agena) 9
Phenom トリプルコア(Toliman) 8
Athlon デュアルコア(Kuma) 6
Athlon シングルコア(Lima) 1
Sempron LE シングルコア (Sparta) 1

ライブデモンストレーション

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2006年11月30日、AMD は初めて "Barcelona" と呼ばれるネイティブクアッドコアチップのライブデモを行い、Windows Server 2003 64-bit Edition を動作させた[24]。 AMD は実際の負荷で 70% のパフォーマンスの向上と、コードネームClovertownのインテル Xeon 5355 プロセッサより高い性能である主張している[25]。 最近、このAMDの次世代マイクロプロセッサの最初のバージョンについての詳細な情報がクロック速度とともに web 上に掲載された[26][27]。

2007年1月24日、AMD の上級副社長ランディー・アレン は、ライブテストでは、さまざまな種類の負荷において、"Barcelona" は対抗する Intel Xeon (コードネームClovertown) のクアッドコアのデュアルプロセッサ(2P)構成に対して 40% 高い性能を示したと主張した[28]。

期待する1コアごとの浮動小数点演算性能は、同一クロックの場合 K8 ファミリーのおよそ 1.8 倍であると考えられる[29]。

2007年5月10日、AMDは非公開のイベントで、コードネーム Agena FX と呼ばれるプロセッサとチップセット、すなわちAMD Quad FX platform として Radeon HD 2900 XT ビデオカード を載せた RD790 チップセットのシステムについてデモを行った。またリアルタイムの 720p ビデオクリップを別の非公開のフォーマットにリアルタイムで変換するデモも行われた[30]。

姉妹アーキテクチャ

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また、同じような時期に姉妹マイクロアーキテクチャが登場し、モバイルプラットフォームやスモールフォームファクタでの低消費電力に焦点を置いたものになる。このマイクロアーキテクチャはモバイルに最適化されたクロスバースイッチやメモリコントローラー、そのほか HyperTransport3.0のためのリンク消費電力管理機構などのオンダイコンポーネントを備える。当時 AMD は、特定のコードネームを与えず、これを "新モバイルコア"とだけ呼んでいた。

2006年12月のアナリストデイで、上級副社長 Marty Seyer は、この Griffin と呼ばれる新たなモバイルコアが2008年に出荷される予定であると発表した[31]。

リリースの繰り返し

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2007年の後半から2008年の第二四半期にかけて、45nmプロセスで生産されるようコアに変更が加えられ[32]、また、FB-DIMM のサポートや、Direct Connect Architecture 2.0、改善された信頼性、可用性、サービス性(RAS)などの改善が行われ、またおそらくはプロセッサのダイにそれ以上の修正が行われる。プラットフォームでは、I/O仮想化、PCI Express 2.0, 10 ギガビット NIC、より大きなキャッシュなどが追加される。

しかし、FB-DIMMのサポートは、評判の悪さからAMD 製品の大部分のロードマップから削除されたと伝わる[33][34]。また FB-DIMM の業界標準としての将来には疑問が投げかけられている。

ある最近の「ザ・インクワイア」の記事は、時期について（本記事で引用したもの）の初期の報告について確信を強めている。レポートによれば、コアには3つの世代があり、まず 2007年 Q2 に登場する Barcelonaという名前の、マイクロアーキテクチャや CPU コアコンポーネントは新しいがこれまでの HyperTransport 2.0 インフラストラクチャに基づいたもの、二番目は Budapest という socket AM2+ あるいは socket AM3と HyperTransport 3.0 をそなえたシングルソケットシステム向けのもの、3番目は Shanghai というサーバチップの45nmプロセス[35]に基づく、おそらくHyperTransport 3.0 と DDR3 を実装したもので、2008年 Q1-Q8 に出荷される[36]。

2008年には、AMD は AMD Quad FX platform の置き換えとして Deneb FX をメインストリーム向けの Deneb と一緒に導入する。また低価格向け市場では Propos と Regor が Kuma と Rana を置き換える。2006年後半の時点で Socket AM2+ と呼ばれつつあるものは実際にはもともとの AM3 socket だった可能性があるが、命名法が変わったため、次世代のDDR3を利用できるコンシューマーデスクトップ用のソケットはsocket AM3である[37]。

特徴

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製造技術

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AMD は 65nm幅でSOI技術を用いて生産されたマイクロプロセッサを導入する。 K10 のリリースがこの製造プロセスの生産量の拡大時期と一致するためである[38]。 サーバ用のチップは、近い将来のAMDのロードマップで唯一のサーバソケットであるSocket F、Socket F+ (1207)用として生産される。デスクトップ用チップはSocket AM2 あるいは Socket AM2+で登場する。

AMD は Technology Analyst Day の期間に[39]、 Continuous Transistor Improvement (CTI) および Shared Transistor Technology (STT) の利用が、最終的に65nmプロセスCPUでのSilicon-Germanium-On-Insulator (SGoI) の実現につながったと述べた[40]。

サポートされる DRAM 規格

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K8 ファミリーは、SDRAMのレイテンシに敏感であることが知られている。 設計上、オンダイメモリコントローラ(CPUに統合されている)を用いてレイテンシを最小化することによりパフォーマンスを獲得しているためである。外部モジュールでレイテンシが増加すると、この特性を打ち消してしまうことになる。 DDR2 RAM はこれまでの DDR RAM に対して多少レイテンシを増加させている。なぜならDRAMはもともと内部的には外部のデータクロック周波数の1/4で動作しており、DDRでは1/2であるのだが、DDR2 のコマンドクロックが DDR やそのほかのレイテンシを削減する機能（たとえば追加レイテンシ)に対して 2 倍になったため、CAS レイテンシのみに基づく共通の比較では十分ではない。 たとえば、DDR2 SDRAMを用いるSocket AM2プロセッサはDDR-400 SDRAMを用いるSocket 939プロセッサと同様の性能を示すことが知られている。K10プロセッサは DDR2-1066 (1066MHz)までのDDR2 SDRAMをサポートする[41]。

強化したSIMD演算処理能力

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このマイクロアーキテクチャを実装するマイクロプロセッサはSSE 実行ユニットの幅が二倍になっている。 メモリサブシステムの大幅な改善（ロードの並べ替えやプリフェッチ機構の改善）や二倍になった命令フェッチ とロードにより、科学分野およびハイパフォーマンスコンピューティングの適合の度合いが増し、インテルの Xeon, Core 2, Itanium 2 やその他の最新のプロセッサとの競争力が向上することが期待された。

各コアの演算処理スループットの多数の改善点については以下に列挙する。

アーキテクチャの特徴

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[42]

  • フォームファクタ
  • 命令セットの追加と拡張
    • 新しいビット操作の命令 (コンピュータ): Leading Zero Count (LZCNT) and Population Count (POPCNT)
    • 新しいSSE命令の名はSSE4a: 複合されたマスクシフト命令 (EXTRQ/INSERTQ) と整数ストリーミングストア命令 (MOVNTSD/MOVNTSS)
    • アラインされていないSSEロード命令のサポート (以前は16バイトのアラインメントが必要であった)[44]
  • 実行ユニットの強化
    • 128ビット幅のSSEユニット
    • 毎サイクル2つの128ビットロードができるより幅の広いL1データキャッシュインターフェイス（K8では毎サイクル2つの64ビットロード）、ただし、ストアの帯域はK8のままであった。
    • 整数割り算のレイテンシの低下
    • 512エントリのインダイレクト分岐予測、K8の二倍のリターンスタックバッファ
    • サイドバンドスタックオプティマイザ,レジスタスタックポインタのインクリメント・デクリメントに貢献する
    • Fastpathed CALLとRET-Imm命令（以前はマイクロコード化されていた）:MOVs命令のようにSIMDレジスタから一般レジスタへ移動できるようになった
  • 新たなテクノロジーのCPUダイへの統合:
    • Four processor cores (Quad-core)
    • 効率的な電源管理のための、CPUコア、メモリコントローラ、ノースブリッジのパワープレーンの分割。最初は AMD はDynamic Independent Core Engagement あるいは D. I. C. E. と呼んでいたが、現在は Enhanced PowerNow! と呼ばれ、コアとノースブリッジ（統合メモリコントローラ）の消費電力を独立に増減させることができる[45]。
  • メモリサブシステムの改善:
    • アクセスレイテンシの向上:
      • ロードストアに先行したロードの並べ替え
      • より積極的な命令プリフェッチ、K8での16バイト命令プリフェッチ に対して32バイトプリフェッチする
      • バッファされた読み出しのための DRAM プリフェッチャ
      • 競合を減少させるための、RAMへのバッファ化されたバースト書き出し
    • メモリ階層構造への変更:
      • L1キャッシュへの直接のプリフェッチ。K8 ファミリでは L2 cache にプリフェッチしていた。
      • 32-way セットアソシアティブの、最低 2Mi B の L3 victim キャッシュ。シングルダイ上のコア(それぞれ 512 KiB の独立した専用 L2 キャッシュを備える)間で、共有を意識したデータ置き換えポリシーに基づき共有される。
      • 拡張可能な L3 キャッシュの設計。45nmプロセスでは 6 MiBに増量され、そのチップは Shanghaiのコードネームがついている。
    • アドレス空間管理の変更:
      • 独立した二つの 64-bit メモリコントローラー。それぞれが独立した物理アドレス空間を備える。これにより激しくマルチスレッド化された環境でメモリへのランダムアクセスが発生する場合に利用可能なバンド幅をうまく活用する可能性が高くなる。このアプローチは従来の、二つの64ビットデータチャンネルが共通の一つのアドレス空間に縛られている"インターリーブ"設計とは対照的である。
      • より大きなタグつきTLB; 1 GiB ページエントリーのサポートと、128エントリーの 2 MiB ページ TLB。
      • 256TiBメモリサブシステムのための 48ビットメモリアドレス
      • メモリミラーリングとデータポイゾニングのサポート、改善された RAS機能
      • AMD-V 仮想化技術をサポートするためのネステッドページテーブル。ワールドスイッチの時間を最大25%削減するとされる。
  • システムインターコネクトの改善:
    • HyperTransport リトライのサポート
    • HyperTransport 3.0のサポート、ソケット辺り8つのポイントトゥポイントを作成可能な HyperTransport Link
  • 追加機能によるプラットフォームレベルの改善点:
    • 動的なクロックの変更を許可する5つの電源状態
    • クロックゲーティングの増大
    • HTX スロットと空きCPUソケットを介した、HyperTransportで接続するコプロセッサの公式なサポート : Torrenza イニシアチブ。

後続の製品

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コードネーム "Fusion" が、システムコンポーネントの CPU ダイへ統合する(System Repuest Queue(SRQ), クロスバースイッチ、メモリコントローラー、HyperTransport リンクを統合する K8 から始まった )トレンドをさらに進めるCPU テクノロジーであり、前述の二つの製品ファミリに続くものとして計画され2008年後半か、2009年のどこかで登場する予定だったがロードマップの見直しによりキャンセルされた。Fusion 製品では新しい"Bulldozer"と"Bobcat"というコードネームの CPU コアをダイに統合する予定だった。 Bulldozer・Bobcatに先行する形で、2010年末から2011年初頭にFusion第1弾として"Llano"を発売する予定であると言われており、2010年6月にはサンプルを使用した動作デモンストレーションをComputex 2010で行っている。

メディアでの討論

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注: 以下のメディアにおける意見討論は出版年月日の若い方から順に並んでいる。

脚注

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  1. ^ The Inquirer report
  2. ^ Valich, Theo. “AMD explains K8L misnomer”. The Inquirer. http://www.theinquirer.net/default.aspx?article=37444 2007年3月16日閲覧。 
  3. ^ Official Announcement of "AMD Next Generation Processor Technology"
  4. ^ Video interview of Giuseppe Amato (AMD's Technical Director, Sales and Marketing EMEA) in February 2007]
  5. ^ Microprocessor Forum 2003 presentation slide
  6. ^ Hall, Chris. “Re-defining microprocessors: Q&A with AMD’s Henri Richard”. DigiTimes.com. 2007年3月18日閲覧。
  7. ^ AMD's vision for next few years - an interview with Henri Richard
  8. ^ “Next-Generation AMD Opteron Paves The Way For Quad-Core”. crn.com. (15 August 2006). http://www.crn.com/sections/breakingnews/dailyarchives.jhtml?articleId=191902502 
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  10. ^ “AMD to enter K10 era in 2H 2007”. HKEPC. (4 October 2006). http://www.hkepc.com/bbs/itnews.php?tid=679375 
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  43. ^ “AMD Quad-Core Altair upcoming in 2007 Q3”. HKEPC. (3 October 2006). http://www.hkepc.com/bbs/itnews.php?tid=678736 
  44. ^ Case, Loyd. “AMD Unveils Barcelona Quad-Core Details”. Ziff Davis. http://www.channelinsider.com/article/AMD+Unveils+Barcelona+QuadCore+Details/191008_2.aspx 2007年3月18日閲覧。 
  45. ^ “AMD Next Generation Processor Technology Slides”. HardOCP. (22 August 2006). http://www.hardocp.com/article.html?art=MTE0OCwsLGhlbnRodXNpYXN0 

関連項目

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外部リンク

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生産終了
x86以前
x86-16 (16ビット)
x86-32/IA-32 (32ビット)
x86-64/AMD64 (64ビット)
RISC
現行
ARMv8
x86-64
マイクロアーキテクチャ
その他
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