LAPORAN

PRAKTIKUM ELEKTRONIKA DIGITAL

FLIP FLOP

DosenPengampu Mata Kuliah:

Nanda KurniaWardati, S.Kom.,M.Kom

AsistenPraktikum:
RichoArthaWijaya

DisusunOleh:

NAMA : Bagus Satria Budi Harja

NIM : 1810621022

PRODI TEKNIK ELEKTRO

FAKULTAS TEKNIK
UNIVERSITAS MUHAMMADIYAH JEMBER
2020
 Teknik Elektro
Universitas MuhammadiyahJember
Jl. Karimata 49 Jember 68121
Telp .0331-226728
Fax. 0331-337957

A. JUDUL
“Praktikum 5 – flip flop”

B. TUJUAN
Setelah selesai melaksanakan percobaan ini, praktikan diharapkan dapat:
1. Mengenal, mengerti dan memahami operasi dasar rangkaian Flip-flop.
2. Mengenal berbagai macam IC Flip-flop

C. TEORI DASAR
Pemahaman terhadap rangkain Flip-flop (FF) ini sangat penting karena FF
merupakan satu sel memori. Keadaan keluaan FF dapat berada dalam keadaan tinggi atau
keadaan rendah, untuk selang waktu yang dikehendaki. Biasanya untuk mengubah
keadaan tersebut diperlukan suatu masukan pemicu. Berikut ini akan diuraikan secara
singkat tentang berbagai tipe FF.

A. Flip-flop SR

Flip-flop SR merupakan rangkaian dasar untuk menyusun berbagai jenis FF yang

lainnya. FF-SR dapat disusun dari dua gerbang NAND atau dua gerbang NOR.
B. Flip-flop SR Terlonceng

FF jenis ini dapat dirangkai dari FF-SR ditambah dengan dua gerbang AND atau
NAND untuk masukan pemicu yang disebut dengan sinyal clock (ck)

Dari tabel kebenaran kedua rangkaian di atas terlihat bahwa untuk sinyal clock yang
tinggi, FF ini bekerja seperti FF-SR dari gerbang NOR, sedangkan untuk sinyal clock
yang rendah, keluaran Q tidak bergantung kepada input R dan S, tetapi tetap
mempertahankan keadaan terakhir sampai datangnya sinyal clock berikutnya. Sebagai
ilustrasi, berikut ini diberikan contoh bentuk sinyal Q.

C. Flip-flop Data

Pada FF-SR ada nilai-nilai masukan yang terlarang. Untuk menghindari adanya
nilai terlarang tersebut, disusun suatu jenis FF lain yang dinamakan FF Data. Rangkaian
ini dapat diperoleh dengan menambahkan satu gerbang NOT pada masukan FF
terlonceng sebagai berikut.
 Gambar 5.6. a) Rangkaian FF-Data, b) Tabel Kebenaran, c) Penundaan Pulsa

Berdasarkan gambar 5.6 tersebut terlihat bahwa untuk sinyal clock yang rendah,
keluaran Q akan tetap “terkunci” atau “tergerendel” pada nilai terakhirnya. Dalam hal ini
dapat dikatakan bahwa pada saat kondisi clock rendah, sinyal masukan D tidak
mempengaruhi keluaran Q. Sedangkan untuk sinyal clock yang tinggi, maka akan
diperoleh keluaran sesuai dengan data D yang masuk saat itu.

D. Flip-flop JK

FF JK mempunyai masukan “J” dan “K”. FF ini “dipicu” oleh suatu pinggiran pulsa
clock positif atau negatif. FF JK merupakan rangkaian dasar untuk menyusun sebuah
pencacah. FF JK dibangun dari rangkaian dasar FF-SR dengan menambahkan dua
gerbang AND pada masukan R dan S serta dilengkapi dengan rangkaian diferensiator
pembentuk denyut pulsa clock seperti yang ditunjukkan pada gambar 5.7.

Pada FF JK ini, masukan J dan K disebut masukan pengendali karena kedua

masukan ini yang menentukan keadaan yang harus dipilih oleh FF pada saat pulsa clock
tiba (dapat pinggiran positif atau negatif, tergantung pada jenis FF-nya). FF ini berbeda
dengan FF-D karena pada FF-JK masukan clock adalah masukan yang dicacah, dan
masukan J serta K adalah masukan yang mengendalikan FF itu. Cara kerja dari FF-JK
adalah sebagai berikut:

Pada saat J dan K keduanya rendah, gerbang AND tidak memberikan tanggapan
sehingga keluaran Q tetap bertahan pada keadaan terakhirnya.
Pada saat J rendah dan K tinggi, maka FF akan diseret hingga diperoleh keluaran Q
= 0 (kecuali jika FF memang sudah dalam keadaan reset atau Q memang sudah pada
keadaan rendah).
Pada saat J tinggi dan K rendah, maka masukan ini akan mengeset FF hingga
diperoleh keluaran Q = 1 (kecuali jika FF memang sudah dalam keadaan set atau Q sudah
pada keadaan tinggi).
 Pada saat J dan K kedua-duanya tinggi, maka FF berada dalam keadaan “toggle”,
artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiran pulsa clocknya
tiba.
D. ALAT DAN BAHAN
• Modul Digital Electronic Trainer
• Kabel Jumper (penghubung)
• Multimeter analog dan digital

E. LANGKAH KERJA

1. Pada saat J dan K keduanya rendah, gerbang AND tidak memberikan tanggapan
sehingga keluaran Q tetap bertahan pada keadaan terakhirnya
2. Pada saat J rendah dan K tinggi, maka FF akan diseret hingga diperoleh keluaran
Q=0 (kecuali jika FF memang sudah dalam keadaan reset atau Q memang sudah
pada keadaan rendah
3. Pada saat J tinggi dan K rendah, maka masukan ini akan mengeset FF hingga
diperoleh keluaran Q= 1 (kecuali jika FF memang sudah dalam keadaan set atau Q
sudah dalam keadaan tinggi)
4. Pada saat J dan K kedua- duanya tinggi, maka FF berada dalam keadaan “toggle”
artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiran pulsa
clocknya tiba.

5. Pastikan catu daya pada posisi OFF pada digital Electric Trainer. Pasangkan kabel
penghubung pada modul sesuai gambar 5.8 , 5.9, 5.10 , 5.11.

Gambar 5.8 rangkaian SR flip flop dengan gerbang NAND

 Gambar 5.9 rangkaian RS dengan gerbang NOR

F. KESEHATAN DAN KESELAATAN KERJA

1. Periksalah kelengkapan alat dan bahan sebelum digunakan

2. Pelajari dan pahami petunjuk praktikum pada lembar kegiatan
3. Pastikan tegangan keluaran catu daya sesuai yang dibutuhkan
 4. Sebelum catu daya dihidupkan hubungi dosen pembimbing mengecek kebenaran
rangkaian
5. Yakinkan tempat anda aman dari sengatan listrik

G. PEMBAHASAN

rangkaian flip-flop dengan gerbang NAND, output Q dan Q’ akan sama-sama berlogika 1
jika input S dan R berlogika 0. Hal ini berupakan kebalikan dari tabel kebenaran SR flip-
flop yang menggunakan gerbang NOR. Namun pada flip-flop pada kondisi ini haruslah
dihindari, itulah sebabnyak dalam tabel kebenaran tertulis tidak terdefinisi.

Pada flip-flop gerbang NAND, apabila kondisi S=1 dan R=0, maka output Q akan
berlogika 1, yang mana output dari Q ini akan masuk juga ke bagian input gerbang
NAND yang kedua, sehingga output gerbang NAND yang kedua akan menjadi 0, dan
sebaliknya. Pada saat input S=0 dan R=1, maka kondisi output Q akan menjadi berubah
menjadi 1. Namun apabila S dan R diubah menjadi sama-sams berlogika 1, maka output
Q akan mengikuti kondisi sebelumnya. Berikut tabel kebenaran dari SR flip-flop dengan
gerbang NAND.

tabel rangkaian SR gerbang NAND

Rangkaian SR NOR dibangun dengan 2 buah nor gate yang akan menghasilkan nilai
output 1 pada Q jika salah satu inputnya berlogika 1. Misalnya, apabila input R diberikan
kondisi logika 1 dan S=0, maka output Q akan menghasilkan logika 1. Karena output
gerbang NOR pertama dihubungkan dengan input gerbang NOR yang kedua, maka pada
saat output Q bernilai 1 maka output Q’ akan berkondisi sebaliknya.

Sekarang ketika input input R diberikan logika 0 dan S=1, maka output Q akan berubah
menjadi 0 dan Q’=1. Namun jika R dan S sama-sama berlogika 0, maka output Q akan
tertahan pada kondisi sebelumnya sampai kondisi input berubah kembali. maka dari
itulah flip-flop disebut juga dengan memori 1 bit karena dapat menyimpan kondisi tadi.
Berikut tabel kebenaran dari RS flip-flop dengan gerbang NOR.
 tabel rangkaian RS gerbang NOR

JK flip-flop merupakan jenis flip-flop yang dibangun dengan dua buah SR flip-flop clocked yang
digabungkan menjadi satu. Yang mana kedua output dari flip-flop yang pertama dihubungkan
dengan input flip-flop kedua secara berderet. Sedangkan output flip-flop yang kedua
diumpanbalikan kepada input flip-flop yang pertama sehingga flip-flop yang pertama dapat
disebut sebagai master (induk), dan flip-flop kedua disebut sebagai slave (pembantu). Sifat flip-
flop yang kedua akan mengikuti sifat flip-flop yang pertama.
Ketika input clock diberikan pulsa 1, maka flip-flop master akan meneruskan informasi yang
diberikan dari input J-K, namun flip-flop slave belum bekerja. Namun ketika pulsa clock berubah
menjadi 0, maka flip-flop master yang akan berhenti bekerja dan bagian slave-lah yang akan
meneruskan informasi dan bekerja sebagai master, Pada saat input J=0 dan K=1, maka output Q
akan berlogika 0 atau reset, itupun ketika pulsa pertama masuk ke input Cp yang bergerak dari 1
ke 0. Kemudian ketika input J=1 dan K=1, maka output Q akan berubah setiap pulsa clock Cp
masuk dan bergerak dari 1 ke 0. Perubaahan seperti ini disebut juga dengan toggle.
Berikut adalah tabel dari JK flip flop Reset : 0 , dan reset : 1

Tabel jk flip flop reset 0

 Tabel jk flip flop reset 1

H. KESIMPULAN

1. Flip flop merupakan rangkaian logika yang di bangun dari gerbang dasar seperti
NAND dan NOR, memiliki dua keluaran yang saling berlawanan (0 dan 1). Keluaran
flip flop di pengaruhi oleh keadaan masukannya pada waktu itu. Notasi keluaran dari
flip flop biasanya dituliskan Q dan Q’.
2. Jk flip flop clock merupakan rangkaian yang memiliki prinsip kerja dengan
menambahkan clock (pengatur sinyal ) untuk menentukan berubah tidaknya output
dari clock.
 DAFTAR PUSTAKA

[1] Modul Praktikum Elektronika Digital, (2020). Prodi Teknik Elektro,Fakultas Teknik, Universitas
Muhammadiyah Jember.

[2] http://never-die-blog.blogspot.com/2013/11/sr-latch-flip-flop-rangkaian-sekuensial.html

[3] http://www.syahrulmedia.net/2016/05/pengertian-jenis-jenis-fungsi-dan-carakerja-flip- flop.html

[4] https://skemaku.com/mengenal-rangkaian-flip-flop-dan-cara-kerja-rangkaian-flip-flop-pada-
teknik-digital/