Flipflop

 
XVII.
 
TUJUAN PERCOBAAN
Setelah selesai Praktikum Mahasiswa diharapkan dapat:
 
3.
 
Memahami kerja rangkaian Latch yang tersusun dari gerbang NAND.4.
 
Memahami kerja rangkaian Latch yang tersusun dari gerbang NOR.5.
 
Memahami cara kerja rangkaian Clocked R-S Flip-Flop dari NAND Gate dan NORGate.6.
 
Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop dari NAND Gate.7.
 
Menjelaskan sifat dan cara kerja rangkaian D Flip-Flop yang menggunakan IC tipe7474.8.
 
Menjelaskan sifat dan cara kerja rangkaian J-K Flip-Flop dengan menggunakan ICtipe
7473.9.
 
Merangkai dan menganalisa rangkaian T Flip-Flop.10.
 
Menjelaskan sifat dan cara kerja rangkaian T Flip-Flop.
XVIII.
 
DASAR TEORIA.
 
NAND GATE LATCH
Rangkaian dasar Flip-Flop dapat disusun dari dua buah NAND gate atau NOR gate.Apabila
disusun dari NAND gate, disebut dengan NAND Latch atau secara sederhana disebutlatch,
seperti ditunjukkan pada gambar 7.1 (a). Dua buah NAND gate disilangkan antaraoutput
NAND gate-1 dihubungkan dengan salah satu input NAND gate-2, dan sebaliknya.
Output gate (output latch) diberi nama Q dan Q’. Pada kondisi normal kedua output tersebut
saling berlawanan. Input latch diberi nama SET dan RESET.Gambar 7.1 (b)
menunjukkansymbol dari NAND gate latch.Gambar 7.1 NAND gate Latch
 
 
B.
 
NOR GATE LATCH
Dua buah NOR gate yang paling disilangkan dikenal sebagai NOR gate latch,
dengan dua buah output Q dan Q’ yang saling berlawanan serta dua buah input
 SET danRESET, seperti ditunjukkan pada gambar 7.2. Jika logika 1 diberikan pada input S,
makakondisi ini menyebabkan FF di set ke 1 (Q=1). Jika logika 1 diberikan ke input R,
makakondisi ini menyebabkan FF di reset ke 0 (Q=0).Gambar 7.2 NOR gate Latch

C.
 
CLOCKED R-S FLIP
 – 
 FLOP
Clocked RS Flip-Flop merupakan suatu latch yang dilengkapi dengan sebuah terminaluntuk
pulsa clock. Pulsa clock tersebut akan mengatur keadaan SET ataupun RESET dariFlip-Flop
ini, yang juga tergantung dari keadaan logic pada terminal-terminal input R dan Snya.Apabila
pulsa clock berada pada keadaan logic 0, maka perubahan keadaan logic pada
terminal input R dan S tidak akan mengakibatkan perubahan pada input Q dan Q’.
 Tetapi bila pulsa clock berada pada keadaan logic 1, maka perubahan-perubahan pada
input R dan S akan mengakibatkan perubahan pada output Q dan Q’. Perubahan tersebut
sesuai dengan sifat latch pembentuknya.Clocked RS Flip-Flop akan berada pada keadaan
SET (Q=1) bila pulsa clock beradapada keadaan 1 dan input S juga berada pada keadaan SET
(Q=1) bila pulsa clock beradapada keadaan q dan input S juga berada pada keadaan logic 1. Sedangkan
keadaan RESET(Q=0) akan terjadi jika pulsa clock berada pada keadaan logic 1 dan input R
berada padakeadaan logic 1.
D.
 
CLOCKED RS FLIP-FLOP DENGAN NAND GATE
Selain dengan menggunakan NOR gate, Clocked RS Flip-Flop juga dapat dibentukdengan
menggunakan NAND gate. Clocked RS Flip-Flop akan berada pada keadaan SET

 
(Q=1) bila pulsa clock berada pada keadaan 1, dan input S juga berada pada keadaan logic
1.Sedangkan keadaan RESET (Q=0) akan terjadi jika pulsa clock berada pada keadaan logic
1dan input R juga berada pada keadaan logic 1.
E.
 
D FLIP-FLOP DENGAN NAND GATE
D Flip-Flop merupakan suatu RS Flip-Flop yang ditambah dengan suatu inverter padaRESET
inputnya. Sifat dari suatu D FF adalah : Output Q akan berada pada keadaan logic(Q=1) bila
input D dan pulsa clock dalam keadaan logic 1. Dan bilamana input D dalamkeadaan logic 0,
maka D FF ini akan berada dalam keadaan RESET (Q=0).Jika Clock berada pada kondisi
logic 0, maka perubahan logic pada input D tidakakan mempengaruhi outputnya.
F.
 
D FLIP-FLOP DENGAN IC 7474
Di dalam sebuah IC tipe 7474, terdapat 2 buah D FF yang memiliki terminal CLEAR
danPRESET. Apabila diberikan logic 0 ke terminal CLEAR maka output Q akan bearada
padakeadaan logic 1 (SET).Fungsi dari terminal-teminal input lainnya, yaitu Cloock dan Data
(D), samadengan D FFbiasa. Keadaan-keadaan logic yang terdapat pada input D akan
diteruskan ke output Q padasaat pulsa clock berubah dari keadaan logic 0 ke keadaan logicD
FF ini dapat digunakan untuk membuat rangkaian-rangkaian antara lain Shift
Resgister,counter.
G.
 
CLOCKED J-K FF
Gambar 10.1 (a) menunjukkan seubah Clocked JK FF yang ditrigger oleh sisi menujupositip
dari pulsa cock. Input
 – 
 input J dan K mengontrol keadaan FF dengan cara yang samaseprti input-input S dan R kecuali satu
perbedaaan menetu. Untuk keadaan ini FF akan selaluberada dalam keadaan yang
berlawanan.Gambar 10.1 Clocked JK Flip-FlopBekerjanya FF ini ditunjukkan oleh bentuk
gelombang pada gambar 10.2, yang dapatdianalisa sebagai berikut:

 
a)
 
Mula-mula semua input adalah 0 dan output Q samadengan 1.b)
 
Apabila terjadi sisi menuju positif dari pulsa clock pertama berlangsung pada kondisiJ=0 dan
K=1, maka output Q=0.c)
 
Pulsa clock kedua mendapatkan J=0 dan K=0 pada saat melakukan transisipositipnya, ini menyebabkan
output Q tetap berada pada kondisi sebelumnya yaituQ=0.d)
 
Pulsa clock ketiga mendapatkan J=1 dan K=0 pada saat melakukan transisipositipnya, ini
menyebabkan output Q=1.e)
 
Pulsa Clock keempat mendapatkan J=1 dan K=1 pada saat melakukan transisipositipnya, ini
menyebabkan FF toggle sehingga output Q berlawanan dari kondisisebelumnya yaitu menjadi
Q=0.Gambar 10.2 Bentuk GelombangDari bentuk gelombang ini hendaknya diperhatikan
bahwa FF tidak terpengaruh olehsisi menuju positip dari pulsa clock. JK FF adalah jauh
klebih baik dari pada SR FF karenatidak mempunyai keadaan kerja yang tidak menentu. Keadaan
J=K=1, yang menghasilkanoperasi toggle, sangat banyak ditemukan pemakiannya di dalam
semua jenis alat hitung biner.Oleh karena itu, JK FF digunakan secara luas oleh hamper
semua sisitem-sistem digital.
H.
 
T FLIP-FLOP
T (Toggle) Flip-Flop dapat diterminal T inpuy maka terbentuk dari modifikasiclocked RS FF,
D FF maupun J-K FF. T FF memiliki sebuah terminal masukan input, yaitu T
input dan 2 buah terminal keluaran yautu Q dan Q’.
 T FF banyak digunakan pada rangkaian-rangkaian counter, pulsa generator, frekuensidivider.
Karena pemakaiannya relative lebih mudah dibanding dengan Flip-Flop jenis lainyang
memiliki banyak terminal input. Pada penggunaannya sebagai pembagi frekuensi, makasatu
tingkat T FF berfungsi sebagai pembagi 2.

 
Apabila diberian pulsa-pulsa kontinyu pada terminal T input maka pada output-outputnya
akan diperoleh pulsa
 – 
 pulsa kontinyu dengan frekuensi sebesar setengah dariinputnya. Jadi setiap 2 buah pulsa
input akan menghasilkan sebuah pulsa output. Padapercobaan ini dibuat suatu rangkaian T FF
dengan menggunakan JK FF.
XIX.
 
ALAT DAN BAHAN PERCOBAAN
14.
 
Power Supply15.
 
Digital Trainer (EWB512)16.
 
IC TTL tipe : SN 7400 (NAND Gate)17.
 
IC TTL tipe : SN 7402 (NOR Gate)18.
 
IC TTL tipe : SN 7408 (AND Gate)19.
 
IC TTL tipe : SN 7432 (OR Gate)20.
 
IC TTL tipe : SN 7404 (NOT Gate)21.
 
IC TTL tipe : SN 7474 (D FF)22.
 
IC TTL tipe : SN 7473 (J-K FF)XX.
 
LANGKAH PERCOBAAN
 
SR Flip Flop
1.
 
Buatlah rangkaianseperti pada gambar7.1 (a)Gambar 7.1 a2.
 
Berilah input Set (S) dan Reset (R) dengan menggunakan input logic pada digitaltrainer.

 
3.
 
Amati dan catat logika Q dan Q’ u
ntuk setiap perubahan input.4.
 
Catat hasilnya pada table percobaan5
 
.Ulangi langkah 1-4 untuk gambar 7.2 (a)Gambar 7.2 a
2.
 
RS Flip Flop
1.
 
Buatlah rangkaian seperti pada gambar 9.1.Gambar 9.1 Clocked RS Flip-Flop dengan NAND
Gate2.
 
Hubungkan terminal input S , R dan Clock ke unit input yang ada pada trainer digital.3.
 
Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply4.
 
Berikanlah masukan logik seperti pada tabel keterminal input S, R, dan Clock. Catatkondisi
outputnya.5.
 
Matikan power supply.6.
 
Buatlah rangkaian seperti pada gambar 9.2
 
 Gambar 9.2 Clocked RS Flip-Flop dengan NOR Gate7.
 
Hubungkan terminal input S , R dan Clock ke unit input yang ada pada trainer digital.8.
 
Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply9.
 
Berikanlah masukan logik seperti pada tabel keterminal inpur S, R, dan Clock. Catatkondisi
outputnya.10.
 
Matikan power supply.
3.
 
D Flip Flop
1.
 
Buatlah rangkaian seperti pada gambar .1Gambar 9.1 D FF dari NAND gate2.
 
Hubungkan terminal input D dan Clock ke terminal input logik pada trainer digital3.
 
Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply4.
 
Berikanlah masukan logik seperti pada tabel keterminal input D dan Clock. Catatkondisi
outputnya.5.
 
Matikan power supply.6.
 
Buat rangkaian seperti pada gambar 9.2
 
7.
 
Hubungkan terminal input D, Clock, PRESET dan CLEAR ke terminal inputlogik pada
trainer digital8.
 
Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply9.
 
Berikanlah masukan logik seperti pada tabel keterminal input D , Clock., PRESETdan
CLEAR . Catat kondisi outputnya.10.
 
Matikan power supply.Gambar 9.2. D Flip-Flop dengan IC 7474
4.
 
JK Flip Flop
1.
 
Buatlah rangkaian seperti pada gambar 10.3.Gambar. 10.3. J
 – 
 K Flip Flop2.
 
Hubungkan terminal input J , K , Clock dan Clear ke unit input yang ada padatrainer digital.3.
 
Periksa kembali semua rangkaian, jika sudah benar nyalakan power supply4.
 
Selanjutnya berikanlah keadaan-keadaan logik input seperti pada tabel, kondisiClear
pada logik 0 , amati kondisi outputnya.5.
 
Ulangi percobaan tersebut untuk Clear = 1, amati kondisi outputnya.
 
6.
 
Berikanlah masukan logik seperti pada tabel keterminal input S, R, dan Clock.Catat kondisi
outputnya.
5.
 
T Flip Flop
1.
 
Buatlah rangkaian seperti pada gambar 11.Gambar 11. T Flip-Flop dari J K Flip-Flop2.
 
Hubungkan terminal input J, K dan Clock ke terminal input logik pada trainerdigital3.
 
Periksa kembali semua rangkaian, jika sudah benar nyalakan power4.
 
Berikanlah masukan logik seperti pada tabel keterminal, dan Catat kondisioutputnya.
XXI.
 
LAPORAN HASIL PENGAMATAN
D.
 
Tabel 1 : Percobaan NAND Gate Latch dan NOR Gate Latch
INPUT OUPUT FFSET RESETNAND Gate NOR Gate
 
Q
Q’
 Q
Q’
 1
1 Q Q Tak tentu Tak tentu
0
1 1 0 0 1
1
0 0 1 1 0
0
0 Tak tentu Tak tentu Q QE.
 
Tabel 2 : Percobaan rangkaian RS FF
INPUT OUPUT NAND OUTPUT NOR
 
A B Clock Q
Q’
 Q
Q’
 
0 0 0 Tak Tentu Tak Tentu Tak Tentu TakTentu0 0 1 Tak Tentu Tak Tentu Q Q0 1 0 Tak Te
ntu Tak Tentu Tak Tentu TakTentu0 1 1 0 1 0
11 0 0 Tak Tentu Tak Tentu Tak tentu Taktentu1 0 1 1 0 1
01 1 0 Tak Tentu Tak Tentu Tak Tentu TakTentu1 1 1 Q Q Tak Tentu TakTentu0 0 0 Tak Te
ntu Tak Tentu Tak Tentu TakTentu0 0 1 Tak Tentu Tak Tentu Q Q0 1 0 Tak Tentu Tak Tent
u Tak Tentu TakTentu0 1 1 0 1 0 1
 
 
C. Tabel 3
INPUT OUPUTD Clock Q
Q’
 
0 0 Tak Tentu0 1 0 11 0 Tak Tentu1 1 1 00 0 Tak Tentu0 1 0 11 0 Tak Tentu1 1 1 0D.
Tabel 4 : Percobaan rangkaian D FF dengan IC 7474
 INPUT INPUT OUTPUTPRESET CLEAR CLOCK D Q
Q’
 
0 0 0 0 1 10 0 0 1 1 10 1 1 0 1 0
 
 
0 1 1 1 1 01 0 0 0 0 11 0 0 1 0 11 1 1 0 Tak Tentu1 1 0 1 Tak Tentu1 1 1 1 Tak Tentu

 
 
E. Tabel 5 : Percobaan J-K FF
INPUT OUTPUT CLEAR (0) OUTPUT CLEAR (1)J K CLOCK Q
Q’
 Q
Q’
 
0 0 1 0 1 0 10 0 0 0 1 0 10 1 1 0 1 0 10 1 0 0 1 0 11 0 1 0 1 0 11 0 0 0 1 0 11 1 1
0 1 0 11 1 0 0 1 Tak Tentu1 0 1 0 1 0 11 0 0 0 1 0 11 1 1
0 1 0 11 1 0 0 1 Tak TentuF. Tabel 6 : Percobaan rangkaian T FF
XXII.
 
ANALISISINPUT OUTPUTJ - K CLOCK Q
Q’
 
1 0 0 11 1 0 11 0 0 11 1 0 11 0 0 11 1 0 11 0 0 11 1 0 11 0 0 11 1 0 1
 
 
Dari hasil percobaan yang telah kami lakukan, kami mendapatkan beberapa data sebagaiberikut.A.
 
NAND dan NOR Gate Latch
Pada rangkaian NAND gate latch apabila Set diberi logik 1 dan Reset diberi logik 1maka
outputnya Q
dan Q’
adalah Tak berubah. Bila Set diberi logik 0 dan Reset diberilogik 1 maka outputnya Q adalah
1
dan Q’adalah
0. Bila Set yang di input berlogik 1dan Reset di input logik 0 maka outputnya Q adalah 0
dan Q’ adalah
1. Sedangkan jikaSet dan Reset yang di input berlogik 0 maka outputnya Q
dan Q’
adalah Tak Tentu.Pada rangkaian NOR gate latch apabila Set dan Reset yang dinput berlogic 1 maka
outputnya Q dan Q’
 adalah Tak Tentu. Apabila Set 0 dan Reset 1 maka Keluaran Nor
gate Q adalah 0 dan Q’ adalah 1. Apabila Set 1 dan Reset 0 maka Keluaran Nor gate Qadalah
1 dan Q’ adalah 0.
Sedangkan bila Set dan Resetnya berlogic 0 maka outputnyaQ
dan Q’
adalah Tak Berubah.
B. RS FLIP FLOP
Pada rangkaian Clocked RS Flip-Flop dengan NAND gate, semua output akanberlogic Tak
Tentu kecuali jika inputnya : a) S=0, R=1 dan Clock = 1, b) S=1, R=0 danClock berlogic 1, c)
semua input S,R,Clock berlogic 1. Apabila nilai S=0, R dan Clock
= 1, maka outputnya Q=0 dan Q’=1. Jika nilai S=1, R=0 dan Clock berlogic 1,
makaoutputnya Q=1 dan Q’=0. Jika semua input baik S,R, dan Clock=1, maka outputnya
akan berlogic memory.Pada rangkaian Clocked RS Flip-Flop dengan NOR gate, semua outputnya
akanberlogic Tak Tentu jika a) logic S,R, dan Clock = 0, b) S=0, R=1, Clock=0, c) S=1,R=0,
Clock=0, d) S=1, R=1, Clock=0, e) semua input S,R, dan Clock = 0 ataupun 1.Apabila nilai S,R=0 dan
Clock = 1, maka outputnya memory. Jika nilai S=0, R danClo
ck=1 maka outputnya Q=0 dan Q’=1. Jika nilai S=1, R=0 dan Clock = 1, makaoutputnya
berlogic Q=1 dan Q’=0.
C. FLIP FLOP
Pada rangkaian D FF dari NAND gate apabila Input D dan Clock=0 makaoutputnya Q dan
dan Q’
berlogic Tak Tentu. Jika inputnya D=0, dan Clock=1 maka
outputnya adalah Q= 0 dan Q’=1. Jika input
nya D=1, Clock=0 maka keluaran Q dan
Q’
= Tak Tentu. Sedangkan untuk input D dan Clock=1 maka keluaran Q= 1 dan
Q’=0.
 Pada rangkaian D FF dengan IC 7474, output akan berlogic tak tentu jika inputnyaberlogic a)
Clock dan D berlogic 1, b) Clock=0, D=1, c) Clock=1, D=0. Namun Q
 
 
akan berlogic 0 jika semua input berlogic 0 ataupun Clock=0, dan D=1. Untuk Qberlogic 1
jika a) semua inputnya berlogic 0 atau 1, b) Clock=0, D=1, c) Clock=1,D=0. Sedangkan
untuk
Q’
 berlogic 1 jika semua inputnya berlogic 0 ataupun Clock=1,D=0 dan Clock dan D=1.
D. JK FLIP FLOP
Pada rangkaian JK Flip-Flop jika Clear=0, Semua output Q akan menghasilkan
logic 0 dan Q’ berlogic 1.
 Dan pada rangkaian JK Flip-Flop jika Clear=1, semuaoutput Q akan berlogic 0 dan Q
berlogic 1, kecuali jika logic J dan K=1 sedang Clockberlogic 0.
E. T FLIP FLOP
Pada rangkaian T F-F, semua input yang diinputkan nanti semuanya akan
menghasilkan outputan yang sama yaitu Q berlogic 0 dan Q’ berlogic 1.
 
VIII. PERTANYAAN DAN TUGASa)
 
LATCH
1.
 
Buatlah kesimpulan dari percobaan yang telah dilakukan.2.
 
Jelaskan kerja dari rangkaian Latch.3.
 
Jelaskan perbedaan antara NAND latch dengan NOR latch.
b)
 
RS FLIP FLOP
1.
 
Terangkan cara kerja rangkaian flip-flop diatas2.
 
Jelaskan perbedaan yang terdapat diantara rangkaian clocked RS Flip-Flopdengan RS Flip-
Flop biasa.3.
 
Kesimpulan apa yang dapat diambil dari percobaan diatas.
c)
 
D FLIP FLOP
1.
 
Jelaskan fungsi Clock, Clear dan Preset dari D Flip-Flop.2.
 
Simpulkan percobaan yang telah dilakukan.
d)
 
JK FLIP FLOP
1.
 
Jelaskan sifat dan cara kerja JK Flip-Flop2.
 
Buatlah kesimpulan dari percobaan tersebut.
 
 
e)
 
T FLIP FLOP
1. Buatlah rangkaian pembagi frekuensi yang mempunyai nilai pembagian 4.
 G. JAWABAN
 :
A
 
LATCH
1.
 
Pada rangkaian tersebut dapat disimpulkan bahwa terdapat 2 input yaitu S (Set) dan R
(Reset) yang mana juga mempunyai 2 output yaitu Q dan Q’
. Rangkain Flip-floptersebut dapat dibentuk dari kombinasi dua gerbang NAND atau gerbang
NOR. ICyang dipakai untuk rangkaian SR flip-flop tersebut dapat menggunakan IC
7400 yangmana sebagai IC NAND dan IC 7402 sebagai IC NOR.2.
 
Cara kerja dari rangkaian Latch tersebut dapat digambarkan dalam bentuk tablekebenaran
sebagai berikut.
INPUT OUPUT FFSET RESETNAND Gate NOR Gate
 
Q
Q’
 Q
Q’
 1
1 Q Q Tak tentu Tak tentu
0
1 1 0 0 1
1
0 0 1 1 0
0
0 Tak tentu Tak tentu Q Q3.
 
Pada rangkaian NAND Latch, yaitu 2 buah rangkaian NAND gate yang disilangkanantara output NAND
gate-1 yang dihubungkan dengan salah satu input NAND gate-2,dan sebaliknya. Output gate
(output latch) diberi nama Q dan Q’.
 Nor Lacth: Duabuah NOR gate yang saling disilangkan dikenal sebagai NOR gate latch, dengan dua
 buah output Q dan Q’ yang saling berlawanan serta dua buah input SET dan RESET.
 Selain itu, pada NAND Latch, jika semua input berlogika 0 maka output memory dan jika
semua input 1, maka outputnya tak tentu. Jika pada NOR Latch, jika semua inputberlogic 0
maka output akan berlogic tak tentu dan jika semua 1 maka akan berlogicmemory.
B RS FLIP FLOP
1.  Pada dasarnya cara kerja dari Clocked RS Flip-flop hampir mirip dengan RS flip-flop
hanya saja pada Clocked RS Flip-flop memiliki inputan tambahan yaitu sinyal clock untuk
mengubah nilai yang ada. Pada rangkaiannya juga terdapat penambahan berupa penambahan
dua gerbang NAND pada RS flip-flop dari gerbang NAND. Clocked RS Flip-Flop akan
berada pada keadaan SET (Q=1) bila pulsa clock berada pada keadaan 1 dan input S juga berada
pada keadaan logik 1. Sedangkan keadaan RESET (Q=0) akan terjadi jika pulsa clock berada pada
keadaan logik 1 dan input R juga berada pada keadaan logik 1.
2.Perbedaannya yaitu pada Clocked RS Flip-Flop terdapat penambahan inputansehingga
jumlah inputannya menjadi 3, sedang pada RS Flip-Flop biasa tidak terdapatpenambahan
sehingga jumlahnya hanya 2 inpuntan.
3.Flip-flop ini dapat dianggap sebagai flip-flop universal, karena flip-flop jenis laindapat
dibuat dari flip-flop JK. Simbol logika terbagi tiga input sinkron (J, K dan CK).Input J dan K
merupakan input data, dan input clock memindahkan data dari input keoutput. Diperlukan
keseluruhan pulsa (bukan sekedar tansisi low ke high atau high kelow saja) untuk memindahkan
data dari input ke output. IC yang digunakan dalam JKflip-flop adalah IC 7400.
C
 
D FLIP FLOP
1.
 
Fungsi dari Clock, Clear dan Preset sebagai berikut. Preset berfungsi memberikannilai set
awal. Clear memberikan nilai reset awal, Clock adalah pengaruh aksi Presetdan Clear pada
rangkaian tersebut.
2.Merupakan modifikasi dari SR flip-flop dengan tambahan gerbang pembalik padamasukan
R sehinga R merupakan komplemen dari masukan S. Pada dasarnya sebuahflip-flopmemiliki
dua input, pada FF D input yang dibutuhkan hanyalah 1. Denganmodifikasi tambahan pada FF SR
dengan NOT Gate, input D akan mengontrol kondisiset dan reset gate.
D
 
JK FLIP FLOP
1.
 
Sifat dari J-K Flip Flop yaitu Jika kedua data input pada keadaan nol, tidak akanterjadi
perubahan pada output meskipun diberikan sinyal clock (output tetap). Jikakedua data input pada
keadaan satu, pada tiap pulsa clock data output akan berubahdari sebelumnya (komplemen dari data
sebelumnya).Cara Kerjanya yaitu pada saat J= 0 dan K= 0 atau keduanya berlogika low, gerbangAND
tidak memberikan tanggapan sehingga keluaran Q tetap bertahan pada
keadaanterakhirnya. Pada saat J= 0 atau berlogika low dan K = 1 atau berlogika high, maka

 
 
flipflop akan direset hingga diperoleh keluaran Q=0 (kecuali jika flip-flop memangsudah
dalam keadaan reset atau Q memang sudah pada keadaan rendah). Pada saatJ=1 dan K= 0 atau ketika J
berlogika high dan K berlogika low, maka masukan iniakan mengeset flip-flop hingga
diperoleh keluaran Q=1 (kecuali jika flip-flop memangsudah dalam keadaan set atau Q sudah
dalam keadaan tinggi). Pada saat J dak Kkedua-duanya tinggi, maka flip-flop berada
dalam keadaan toggle, artinya keluaran Qakan berpindah pada keadaan lawan jika pinggiran
pulsa clocknya tiba. Berikut inimerupakan bentuk diagram konstruksi dari JK Flip-Flop dan
bagaimana mode togglebekerja2.
 
Flip-flop ini dapat dianggap sebagai flip-flop universal, karena flip-flop jenis laindapat dibuat
dari flip-flop JK. Simbol logika terbagi tiga input sinkron (J, K dan CK).Input J dan K
merupakan input data, dan input clock memindahkan data dari input keoutput. Diperlukan
keseluruhan pulsa (bukan sekedar tansisi low ke high atau high kelow saja) untuk memindahkan
data dari input ke output. IC yang digunakan dalam JKflip-flop adalah IC 7400
E. T FLIP FLOP
Rangkaian pembagi frekuensi
XXIII.
 
KESIMPULAN
Dari percobaan yang telah saya lakukan, dapat saya simpulkan bahwarangkaian Flip-Flop
merupakan salah satu contoh komponen penyimpan data yangs e r i n g
digunakan. Flip-flop termasuk dalam jenis Multivibrator Bistabil,
y a i t u mempunyai 2 keadaan output yang stabil, yaitu (1,0) dan (0,1). Rangkaian-
rangkaiantersebut dapat dibuat dengan cara NAND gate latch/NOR gate latch, RS Flip-
Flopdengan NOR gate/RS Flip-Flop dengan NAND gate, D Flip-Flop dengan NAND gate/D
 
 
Flip-Flop dengan IC 7474, J-K Flip-Flop dengan IC 7473, dan T Flip-Flop. Setiaprangkaian
penyimpan memilik fungsi masing-masing.

 
 
Laporan Praktikum VIIIPraktik Teknik DigitalCounter AsynchronousDisusun Oleh
:Nama : Imania Diah RachmaKelas : T. Elektronika B1NIM : 15507134009Dosen : Bek
ti Wulandari, M.PdTEKNIK ELEKTRONIKAFAKULTAS TEKNIKUNIVERSITAS
NEGERI YOGYAKARTA2016

 
 
XXIV.
 
TUJUAN PERCOBAAN
Mahasiswa diharapkan dapat mengkaji prinsip kerja dari :1. Counter Asynchronous modulo-
4.2. Counter Asynchronous modulo-8.3. Counter Asynchronous modulo-16.Yang tersusun
dari D Flip-flop dan JK Flip-Flop
 XXV.
 
DASAR TEORI
Counter (Pencacah/Penghitung) merupakan rangkaian logika sekuensial yangdibentuk dari
flip-flop. Mencacah dapat diartikan menghitung, hampir semua sistem logikamenerapkan
pencacah. Komputer digit menerapkan pencacah guna mengemudikan urutandan pelaksanaan langkah-
langkah dalam program. Fungsi dasar pencacah adalah untuk
“mengingat” berapa banyak pulsa detak yang telah dimasukkan kepada masukkan; sehingga
pengertian paling dasar pencacah adalah system memori. Terdapat 2 jenis pencacah(counter),
yaitu :1.
 
Pencacah sinkron (synchronous counters), (yang beroperasi serentak dengan pulsaclock) yang
kadang disebut juga pencacah deret (series counters), atau pencacah jajar.2.
 
Pencacah tak sinkron (asynchronous counters) (yang beroperasi tidak serentak denganpulsa
clock) atau pencacah kerut (ripple counters).Pencacah juga memliki karakteristik yang
penting, yaitu :i.
 
Sampai berapa banyak ia dapat mencacah (modulo pencacah);ii.
 
Mencacah maju, ataukan mencacah mundur;iii.
 
Kerjanya sinkron atau tak sinkron;Beberapa kegunaan pencacah :a. Menghitung banyaknya detak
pulsa dalam satu periode waktub. Membagi frekuensic. Pengurutan alamatd. Beberapa
rangkaian aritmatikaPencacah Tak sinkron (Asynchronous counters) dinamakan juga serial
counterkarena output yang dihasilkan masing-masing flip-flop yang digunakan akan
berubahkondisi dari 0 ke 1, atau sebaliknya dengan secara berurutan. Hal ini disebabkan
karenahanya flip -flop yang paling ujung saja yang dikendalikan oleh sinyal clock,
sedangkanclock untuk flip-flop yang lainnya diambil dari masing-masing flip-
flop sebelumnya.Prosedur analisis untuk rangkaian sekuensial setidak
 – 
 tidaknya memuat hal
 – 
 hal :penetuan rangkaian logika (jika diketahui terlebih dahulu), menurunkan persamaan
eksitasi,
 
 
membuat table Present state dan Next state, membuat state diagram, serta menurunkantiming
diagram.Perhatikan gambar 1 yang merupakan rangkaian counter Asynchronous modulo-
4.Dari hal pertama yang dikemukakan diatas didapatkan persamaan eksitasi :
Q0 (next) = D0 = Q0’ ………………….. (1)
 
Q1 (next) = D1 = Q1’ ………………….. (2)
 Sedangkan table present state dan next state
adalahPresent State Next StateQ1 Q0 Clock=0 Clock=10 0 0 0 0 10 1 0 1 1 01 0 1 0 1 11 1 1 1 
0 0State diagram dari gambar 1 tersebut diatas adalah
 
 
Gambar 2. State diagram table 1Dengan bantuan logic analyzer didapatkan timing diagram
dari counter gambar 1.Dari gambar 1 di atas dapat dikembangkan untuk
counter Asynchronous modulo-8,modulo-16 dan seterusnya. Dengan cara yang relative sama dapat
diketahui persamaaneksitasi, table present state dan next state, state diagram, serta timing
diagram. Padagambar 3 ditunjukkan counter Asynchronous modulo-8 dan gambar 4
ditunjukkan counterAsynchronous modulo-16 masing-masing dengan D FF sebagai
komponen dasarnya.Gambar 3. Counter Asynchronous modulo-8Gambar 4.
Counter Asynchronous modulo-16
 
 
Gambar 5. Counter Asynchronous modulo-4 dari JK FF
XXVI.
 
ALAT DAN BAHAN PERCOBAAN
Software EWB 5.12 dengan spesifikasi kebutuhan:a. D Flip-Flopb. JK Flip-
Flopc. Red Probed. Clocke. Seven SegmentXXVII.
 
KESELAMATAN KERJA
 1. Perhatikan langkah-langkah pengoperasikan computer.2. Data segera di save untuk
menghindari kecelakaan data.3. Bila selesai menggunakan, komputer di shut down.XXVIII.
 
LANGKAH PERCOBAAN
 1. Uji Gambar 1. Masukan Clock dapat saudara ganti dengan word generator jika
saudaraingin mengamati per step.

 
 
2. Amati dan catat setiap variasi masukan terhadap pola keluaran. Keluaran padaRed Probe
dapat saudara tambahh dengan logic analizer untuk mengetahui timing diagram.3. Ulangi
langkah 1 dan 2 untuk uji gambar 3, 4, dan 5. Buat tabel present state dan nextstate, serta
state diagram.Gambar 3Gambar 4
 
 
Gambar 5
4. Buat “catatan kecil” yang berkaitan dengan materi praktikum ini.
 5. Cetak hasil percobaan anda, untuk masing-masing counter.
 
 
XXIX.
 
HASIL PENGAMATAN
Pada Asynchronous counter, output dari Flip-Flop pada bit dengan level yang lebih
rendahmenjadi input dari Flip-Flop pada bit berlevel lebih tinggi. Dengan kata lain,
input clockdari masing-masing Flip-Flop berasal dari output Flip-Flop yang lain.Percobaan 1.
Modulo-4 dengan D FFRangkaian dengan logic analyzer
Present
 
State
 
Next
 
State
 Q1 Q0 Clock = 0Clock = 1 0 0 0 0 01 0 1 0 1 10 1 0 1 0 11 1 1 1 1 00 State
diagramnyaCatatan :Dari percobaan ini menggunakan D FF, clock bermula dari nol lalu
ketika sampai biner 3, clockakan berulang lagi dari nol lagi dan begitu seterusnya.Percobaan
2. Modulo-8 dengan D FF
 
 
Rangkaian dengan logic analyzer
Present
 
State
 
Next
 
State
 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 00 0 00 01 0 0 10 0 10 10 0 1 00 1 00 11 0 1 10 1 11 00 1 0 01 0 01 01 1 0 11 0 11 10 1 
1 01 1 01 11 1 1 11 1 10 00 State DiagramCatatan :Dalam percobaan counter asyncronous modulo-8
menggunakan D FF, clock bermula dari nol, laluketika telah mencapai biner 7. Maka clock akan
berulang kembali menjadi nol dan begituseterusnya.
 
 
Percobaan 3. Modulo-16 dengan D FFRangkaian dengan logic analyzer
Present
 
State
 
Next
 
State
 Q3 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 0 00 0 0 00 0 01 0 0 0 10 0 0 10 0 10 0 0 1 00 0 1 00 0 11 0 0 1 10 0 1 10 1 00 0 1 0 00 
1 0 00 1 01 0 1 0 10 1 0 10 1 10 0 1 1 00 1 1 00 1 11 0 1 1 10 1 1 11 0 00 1 0 0 01 0 0 01 0 01 
1 0 0 11 0 0 11 0 10 1 0 1 01 0 1 01 0 11 1 0 1 11 0 1 11 1 00 1 1 0 01 1 0 01 1 01 1 1 0 11 1 
0 11 1 10 1 1 1 01 1 1 01 1 11 1 1 1 11 1 1 10 0 00 
 
 
State DiagramCatatan :Counter Asynchronous modulo-16 dibuat menggunakan D FF. Clock
dalam modulo-16 iniberawal dari nol, lalu akan berjalan hingga biner F dan clock akan
kembali ke nol lagi danbegitu seterusnya.Percobaan 4. Modulo-4 dengan JK FFRangkaian
dengan logic analyzer
 
 
Present
 
State
 
Next
 
State
 Q1 Q0 Clock = 0Clock = 1 0 0 0 0 01 0 1 0 1 10 1 0 1 0 11 1 1 1 1 00 State
diagramnyaCatatan :Dari percobaan ini menggunakan JK FF, clock bermula dari nol lalu
ketika sampai biner 3, clockakan berulang lagi dari nol lagi dan begitu seterusnyaPercobaan
5. Modulo-8 JK FFRangkaian dengan logic analyzer
 
 
Present
 
State
 
Next
 
State
 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 00 0 00 01 0 0 10 0 10 10 0 1 00 1 00 11 0 1 10 1 11 00 1 0 01 0 01 01 1 0 11 0 11 10 1 
1 01 1 01 11 1 1 11 1 10 00 State DiagramCatatan :Dalam percobaan counter asyncronous
modulo-8 menggunakan JK FF, clock bermula dari nol,lalu ketika telah mencapai biner
7. Maka clock akan berulang kembali menjadi nol dan begituseterusnya

 

 
 
 

 

 

 

 

 
 
 
Percobaan 6. Modulo-16 JK FFRangkaian dengan logic analyzer
Present
 
State
 
Next
 
State
 Q3 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 0 00 0 0 00 0 01 0 0 0 10 0 0 10 0 10 0 0 1 00 0 1 00 0 11 0 0 1 10 0 1 10 1 00 0 1 0 00 
1 0 00 1 01 0 1 0 10 1 0 10 1 10 0 1 1 00 1 1 00 1 11 0 1 1 10 1 1 11 0 00 1 0 0 01 0 0 01 0 01 
1 0 0 11 0 0 11 0 10 1 0 1 01 0 1 01 0 11 1 0 1 11 0 1 11 1 00 
 
 
1 1 0 01 1 0 01 1 01 1 1 0 11 1 0 11 1 10 1 1 1 01 1 1 01 1 11 1 1 1 11 1 1 10 0 00 State
DiagramCatatan :Counter Asynchronous modulo-16 dibuat menggunakan JK FF. Clock
dalam modulo-16 iniberawal dari nol, lalu akan berjalan hingga biner F dan clock akan
kembali ke nol lagi danbegitu seterusnya.Percobaan 7. Modulo-4 dengan IC 7474Rangkaian
dengan logic analyzer
 
 
Present
 
State
 
Next
 
State
 Q1 Q0 Clock = 0Clock = 1 0 0 0 0 01 0 1 0 1 10 1 0 1 0 11 1 1 1 1 00 State diagramCatatan :Dari
percobaan ini menggunakan D FF, clock bermula dari nol lalu ketika sampai biner
3, clockakan berulang lagi dari nol lagi dan begitu seterusnyaPercobaan8.Modulo-8dengan
IC7474Rangkaian dengan logic analyzer 
 
 
Present
 
State
 
Next
 
State
 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 00 0 00 01 0 0 10 0 10 10 0 1 00 1 00 11 0 1 10 1 11 00 1 0 01 0 01 01 1 0 11 0 11 10 1 
1 01 1 01 11 1 1 11 1 10 00 State diagramCatatan :Dalam percobaan counter asyncronous
modulo-8 menggunakan D FF, clock bermula dari nol,lalu ketika telah mencapai biner
7. Maka clock akan berulang kembali menjadi nol dan begituseterusnyaPercobaan 9. Modulo-16
dengan IC 7474Rangkaian dengan logic analyzer 
 
 
Present
 
State
 
Next
 
State
 Q3 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 0 00 0 0 00 0 01 0 0 0 10 0 0 10 0 10 0 0 1 00 0 1 00 0 11 0 0 1 10 0 1 10 1 00 0 1 0 00 
1 0 00 1 01 0 1 0 10 1 0 10 1 10 0 1 1 00 1 1 00 1 11 0 1 1 10 1 1 11 0 00 1 0 0 01 0 0 01 0 01 
1 0 0 11 0 0 11 0 10 1 0 1 01 0 1 01 0 11 1 0 1 11 0 1 11 1 00 1 1 0 01 1 0 01 1 01 1 1 0 11 1 
0 11 1 10 1 1 1 01 1 1 01 1 11 1 1 1 11 1 1 10 0 00 State Diagram
 
 
Catatan :Counter Asynchronous modulo-16 dibuat menggunakan D FF. Clock
dalam modulo-16 iniberawal dari nol, lalu akan berjalan hingga biner F dan clock akan
kembali ke nol lagi dan begituseterusnya.Percobaan 10. Modulo-4 dengan IC 7476
Present
 
State
 
Next
 
State
 Q1 Q0 Clock = 0Clock = 1 0 0 0 0 01 0 1 0 1 10 1 0 1 0 11 1 1 1 1 00 State diagramCatatan :Dari
percobaan ini menggunakan JK FF, clock bermula dari nol lalu ketika sampai biner 3,
clockakan berulang lagi dari nol lagi dan begitu seterusnya.Percobaan 11. Modulo-8 dengan IC
7476
 
 
Present
 
State
 
Next
 
State
 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 00 0 00 01 0 0 10 0 10 10 0 1 00 1 00 11 0 1 10 1 11 00 1 0 01 0 01 01 1 0 11 0 11 10 1 
1 01 1 01 11 1 1 11 1 10 00 State diagramCatatan :Dalam percobaan counter asyncronous
modulo-8 menggunakan JK FF, clock bermula dari nol,lalu ketika telah mencapai biner
7. Maka clock akan berulang kembali menjadi nol dan begituseterusnyaPercobaan 12.
Modulo-16 IC 7476
 
 
Rangkaian dengan logic analyzer
Present
 
State
 
Next
 
State
 Q3 Q2 Q1 Q0Clock = 0 Clock =
1 0 0 0 00 0 0 00 0 01 0 0 0 10 0 0 10 0 10 0 0 1 00 0 1 00 0 11 0 0 1 10 0 1 10 1 00 0 1 0 00 
1 0 00 1 01 0 1 0 10 1 0 10 1 10 0 1 1 00 1 1 00 1 11 0 1 1 10 1 1 11 0 00 1 0 0 01 0 0 01 0 01 
1 0 0 11 0 0 11 0 10 1 0 1 01 0 1 01 0 11 1 0 1 11 0 1 11 1 00 1 1 0 01 1 0 01 1 01 1 1 0 11 1 
0 11 1 10 1 1 1 01 1 1 01 1 11 1 1 1 11 1 1 10 0 00 State Diagram
 
 
Catatan :Counter Asynchronous modulo-16 dibuat menggunakan JK FF. Clock dalam
modulo-16 iniberawal dari nol, lalu akan berjalan hingga biner F dan clock akan kembali ke
nol lagi danbegitu seterusnya.
XXX.
 
ANALISIS
Dari hasil percobaan yang telah kami lakukan, kami mendapatkan beberapa data sebagaiberikut.

 
Dari percobaan ini menggunakan D FF, dalam hal ini clock bermula dari nol laluketika
sampai biner 3, clock akan berulang lagi dari nol. Sesuai dengan logicanalyzer diatas.

 
Dalam percobaan counter asyncronous modulo-8 menggunakan D FF, dalam halini clock bermula dari
nol, lalu ketika telah mencapai biner 7. Maka clock akanberulang kembali menjadi nol
dan begitu seterusnya.

 
Dalam percobaan counter asyncronous modulo-16 menggunakan D FF, dalam halini clock bermula dari
nol, lalu ketika telah mencapai biner 15 tapi dituliskan F.Maka clock akan berulang kembali
menjadi nol dan begitu seterusnya.
VIII. TUGAS
1. Buat State diagram counter Asynchronous modulo-16.2. Rancanglah
counter Asynchronous untuk modulo-8 dan modulo-16 yang tersusundari JK Flip-Flop,
uji rangkaian saudara dengan program EWB.3. Rancanglah counter asynchronous modulo-8
arah turun (down counter)
G. JAWABAN
 :1.
 
State diagram modulo-16
 
 
2.
 
Modulo-8 dari J-K FFModulo-16
 
 
3.
 
Counter Asynchronous modulo-8 arah turun (down counter)
XXXI.
 
KESIMPULAN
Dari percobaan yang telah saya lakukan, dapat saya simpulkan bahwa CounterAsynchronous
merupakan rangkaian flip-flop yang outputnya akan berubah bergantiandari kondisi 0 ke 1
dan sebaliknya secara berurutan atau langkah demi langkah, hal inidisebabkan karena hanya
flip-flop yang paling ujung saja yang dikendalikan oleh sinyalclock, sedangkan sinyal clock
untuk flip-flop lainnya diambilkan dari masing-masingflip-flop sebelumnya. Dalam
rangkaian counter asynchronous, setelah flip-flop telahmencapai biner tertinggi, maka flip-
flop akan berulang kembali ke biner awal yaitu nol.