Cours Algebre de Bool

Cours d’´lectronique num´riqueee
Aur´lie Gensbittele
Enseignante-Chercheuse
Bertrand Granado
Enseignant-Chercheur
Universit´ Pierre et Marie Curiee

Mel : [email protected]
Mel : [email protected]
Hiver 2007
Plan du Cours
Introduction
Alg`bre de Boole et Codagee
Introduction au vhdl
Fonctions Combinatoire Simples
Fonctions Combinatoires Complexes
Fonctions S´quentielles Simplese
Fonctions S´quentielles Complexese
Pipeline
Technologie des circuits num´riquese
Les Convertisseurs Analogiques-Num´riques ete
Num´riques-Analogiquese
Les enseignants de l’UE201 ...
Cours A. Gensbittel
TD P. Ravary - H. Kokabi
TP P. Ravary - H. Kokabi
Evaluation des connaissances ...
Le Contrˆle Continu : Type QCM, Questions de Courso

L’examen Final : R´flexion (Les TD ne servent pas ` Bachoterea
!)
Le Mini-Projet
Evaluation des connaissances: Le Mini-Projet
Rapport Final ` la fin de toutes les scánces de TPae

Evaluation durant le TP
Soutenance de Mini-Projet
Evaluation des connaissances : Coefficients
Note de l’ćrit E : E = sup((0, 2CC + 0, 8Ex), Ex) o` CC esteu

la note du contrˆle continu et Ex la note de l’examen finalo
Note Finale F : F = 0, 65 ∗ E + 0, 25 ∗ TP + 0, 1 ∗ CC o` TPu
est la note des travaux pratiques.
Polycopi´ de TDe
Disponible ` la reprographie la semainea

2i`me ´tage - bˆtiment Esclangoneea
Horaires : 12 h 45 - 14 h 15 - Mardi - Mercredi - Vendredi
A avoir avant le TD !
Introduction
Un peu d’histoire ... Le boulier chinois

Introduction
Un peu d’histoire ... La machine de Babbage

Introduction
Un peu d’histoire ... Une Lampe Triode

Introduction
Un peu d’histoire ... Le transistor de 1947

Introduction
Un peu d’histoire ... Le 4004 d’Intel

Introduction
Un peu d’histoire ... Le 4004 d’Intel

Introduction
Aujourd’hui : Un Monde Num´rique ?e
Le monde num´rique est un monde discr´tisée e

Le monde rél est un monde continue
Le monde n’est pas num´riquee
Alors pourquoi l’´lectronique num´rique ?ee
Discr´tisation permet de se pr´munir du bruitee
Il est possible de quantifier les erreurs
Possibilit´ de mise en oeuvre d’une arithm´tique basé sur laeee
logique
Alg`bre de Boolee
Plan du Cours
Introduction
Alg`bre de Boole et Logique Combinatoiree
Alg`bre de Boolee
R´f´rencesee
Architecture des Ordinateurs - Philippe Darche - Vuibert,

Collection Passeport pour l’informatique - 77.8 DAR - MIE
Circuits Num´riques - Ronald J. Tocci - Dunod - PEe
Alg`bre de Boolee
Alg`bre de Boolee
Alg`bre de Boolee
Alg`bre de Boolee
Mister G. Boole
eMath´maticien Anglais du 19i `me si`cle.ee
1815 − 1864
Alg`bre de Boolee
La gń`see e
Georges Boole introduit un formalise math´matique de lae

logique
The Calculus of Logic
Cambridge and Dublin Mathematical Journal
Vol. III (1848), pp. 183–9
(3) That those laws are capable of mathematical expression,

and that they thus constitute the basis of an interpretable
calculus.
Au d´part beaucoup utilis´ dans les jeux de salonsee

Mais ` l’arrivé : V´ritable r´volution qui est devenue leaeee
fondement de l’´lectronique num´riqueee
Alg`bre de Boolee
L’alg`bre - Les bases - 1e
L’alg`bre de Boole manipule des variables qui ne peuvente

prendre que deux ´tats : Vrai ou Fauxe
Une telle variable est appelé variable Boolénneee
Il est possible aussi d’associer le chiffre 1 ` la valeur Vrai et lea
chiffre 0 ` la valeur Fauxa
Les variables Boolénnes dans ce cas sont des variablese
Binaires
Alg`bre de Boolee
L’alg`bre - Les basese
exemples
Alg`bre de Boolee
Alg`bre de Boole - D´finitionsee
Alg`bre de Boole Be
B =< E , +, .,− , 0, 1 >
+, . sont des lois de composition interne
−est la loi de compl´mentatione
Alg`bre de Boolee
Alg`bre de Boole - Lois de Compositione
loi de composition .
. 0 1
0 0 0
1 0 1
loi de composition +
+ 0 1
0 0 1
1 1 1
Alg`bre de Boolee
Alg`bre de Boole - Loi de compl´mentationee
Le compl´ment a d’une variable a est d´fini par :ee

si a = 1 → a = 0
si a = 0 → a = 1
La variable a, lorsqu’elle est noté a, est dite sous sa formee

normale
La variable a, lorsqu’elle est noté a, est dite sous sa formee
compl´mentéee
Alg`bre de Boolee
Axiomes de bases - 1
Commutativité
∀(a, b) ∈ E 2
a+b =b+a
a.b = b.a
Distributivité
∀(a, b, c) ∈ E 3
a + (b.c) = (a + b).(a + c)
a.(b + c) = (a.b) + (a.c)
Alg`bre de Boolee
Axiomes de bases - 2
El´ments Neutree
∀a ∈ E
a+0=a
a.1 = a
Compl´mentatione
∀a ∈ E
a+a =1
a.a = 0
Alg`bre de Boolee
Propri´t´s - 1ee
A partir des axiomes de base des propri´t´s fondamentalesee

sont d´duites.e
El´ments Absorbantse
∀a ∈ E
a+1=1
a.0 = 0
Loi d’idempotence
∀a ∈ E
a+a =a
a.a = a
Alg`bre de Boolee
Propri´t´s - 2ee
Loi d’involution
∀a ∈ E
a=a
Loi d’absorption
∀(a, b) ∈ E 2
a + (a.b) = a
a.(a + b) = a
Alg`bre de Boolee
Propri´t´s - 5ee
Loi d’associativité
∀(a, b, c) ∈ E 3
a + (b + c) = (a + b) + c
a.(b.c) = (a.b).c
Loi de De Morgan
∀(a, b) ∈ E 2
a + b = a.b
a.b = a + b
Alg`bre de Boolee
L’alg`bre - Ordre et Fonctione
Relation d’ordre :
Ordre Total : 0 < 1
Ordre Lexicographique : 00 < 01 < 10 < 11 Utile pour les
tables de v´rité e
Definition d’une fonction logique :

f (xn−1 , xn−2 , . . . , x1 , x0 ) : 0, 1n → 0, 1, n ∈ N∗
Alg`bre de Boolee
Fonctions Logiques ` une variable aa
1 variable soit 4 fonctions possibles :

f =0 : fonction constante nulle
f =1 : fonction constante ` una
f =a : fonction identité
f =a : fonction compl´ment ou fonction NONe
Alg`bre de Boolee
Fonctions Logiques ` deux variables a et ba
2 variables soit 16 fonctions possibles

f = a.b : fonction ET
f = a + b : fonction OU
f = a ⊕ b : fonction OU-EXCLUSIF
f = a.b : fonction NON-ET
f = a + b : fonction NON-OU
f = a ⊕ b : fonction NON-OU-EXCLUSIF
etc...
Alg`bre de Boolee
Fonctions Logiques ` n variablesa
n
n variables soit 22 fonctions possibles
3 variables → 256 fonctions possibles
4 variables → 65536 fonctions possibles
etc ...
Alg`bre de Boolee
Repr´sentation des fonctions logiquese
La Table de V´rité e
Repr´sentation sous forme de tableau des valeurs de lae
fonction logique pour toutes les combinaisons de ses variables
abf
0 0 f0
0 1 f1
1 0 f2
1 1 f3
Alg`bre de Boolee
Le Tableau de Karnaugh
Repr´sentation sous forme de matrice des valeurs de lae
fonction logique pour toutes les combinaisons de ses variables
en exploitant la propri´t´ d’adjacenceee
b 0 1
a c
0 0
f0 f1
0 1
f2 f3
1 1
f6 f7
1 0
f4 f5
Alg`bre de Boolee
Diagramme de Veitch
Diagramme de Venn
Arbre de dćision binairee
Logigramme Partie technologie
Repr´sentation alg´brique Ecriture logiqueee
Alg`bre de Boolee
Ecriture Alg´briquee
La repr´sentation sous forme de tableau ou de matrice este

limité ∼ 5 variables.e
Nćessit´ d’utiliser une ćriture alg´briqueeeee
La fonction logique s’exprime alors sous la forme de variables
boolénnes reliés entre elles par des op´rateurs de l’alg`breeeee
de Boole
f (a) = a Fonction NON

f (a, b, c) = cb + ab
Alg`bre de Boolee
Ecriture Alg´brique - Minterme et Maxtermee
Un produit boolén de variables boolénnes est appel´ p-termeeee

Une somme boolénne de variables boolénnes est appeléeee
s-terme
Un Minterme est un p-terme de degr´ ne
n−1
mj = ai , ai ∈ (ai , ai )˜ ˜
i =0
Un Maxterme est un s-terme de degr´ ne
n−1
Mj = ai , ai ∈ (ai , ai )˜ ˜
i =0
Alg`bre de Boolee
La somme logique de tous les Mintermes est ´gale ` 1 si laea

fonction rálisé est diff´rente de la fonction constante 0e ee
p−1
mj = 1
j=0
Le produit logique de tous les Maxtermes est ´gal ` 0 si laea

fonction rálisé est diff´rente de la fonction constante 1e ee
p−1
Mj = 0
j=0
Relation entre Minterme et Maxterme
mj = Mj
Alg`bre de Boolee
Exemples
Alg`bre de Boolee
Ecriture Alg´brique - Forme Canoniquee
Ecriture alg´brique d’une fonction logique n’utilisant que dese

Mintermes ou des Maxtermes.
Il existe deux possibilit´s d’ćriture :e e
Forme Canonique Disjonctive ou premi`re forme canonique :e
Elle s’exprime sous forme d’une somme de Mintermes
Forme Canonique Conjonctive ou seconde forme canonique :
Elle s’exprime sous forme d’un produit de Maxtermes
Alg`bre de Boolee
Fonction Ou-exclusif ⊕ : la valeur de la fonction est un si une

et une seule des deux variables a la valeur un.
abf
000
011
101
110
Forme Canonique Disjonctive :
f (a, b) = ab + ba → Somme des Mintermes tel que f(a,b)=1, lu
directement de la table
Forme Canonique Conjonctive :

f (a, b) = (a + b).(a + b) → Produit des Maxtermes tel que
f(a,b)=1, cherche les mintermes pour lesquels f(a,b)=0 et on d´terminee
les valeurs de a et de b liés ` ce minterme qui nie f(a,b)=0e a
Alg`bre de Boolee
Exemples
Alg`bre de Boolee
Domaine de d´finition des fonctionse
Un fonction logique peut-ˆtre soit compl´tement soitee

incompl´tement d´finieee
Une fonction est compl´tement d´finie lorsque pour toutes lesee
combinaisons de ses variables la valeur de la fonction est
d´finiee
Une fonction est compl´tement d´finie lorsque pour toutes lesee

combinaisons de ses variables la valeur de la fonction est
d´finiee
abf
000
010
100
111
Alg`bre de Boolee
Domaine de d´finition des fonctionse
Une fonction est incompl´tement d´finie lorsque pour toutesee

les combinaisons de ses variables la valeur de la fonction n’est
pas d´finiee
Une fonction est incompl´tement d´finie lorsque pour toutesee

les combinaisons de ses variables la valeur de la fonction n’est
pas d´finiee
abf
001
01X
10X
111
Alg`bre de Boolee
Minimisation de Fonctions
Utilisation des axiomes de base et des Propri´t´s qui enee
dćoulente
f (a, b, c) = ab + bc + c en utilisant la loi d’absorption
bc + c = c on obtient f (a, b, c) = ab + c
f (a, b) = a.(a + b) en utilisant l’axiome de la
compl´mentation a.a = 0 on obtient f (a, b) = ab.e
f (a, b, c) = (a + bc)ab = aab + abbc = ab + abc = ab en
utilisant successivement la loi d’idempotence et la loi
d’absorption.
Alg`bre de Boolee
Exemples
Alg`bre de Boolee
Une m´thode graphique : Les Tableaux de Karnaughe

Les variables sont pr´sentés de fa¸on ` faire apparaˆ la loieec aıtre
d’absorption
a.b + a.b = a
Pour ce faire le code binaire r´flćhi ou code de Gray est utilisé ee
Alg`bre de Boolee
Les Tableaux de Karnaugh : ´tapese

Regroupement d’ensembles de 2i cases de mˆme valeur (ene
gń´ral de valeur 1) en maximisant i ` chaque fois. Possibilité eae
de regrouper les cases extrˆmese
Regrouper les cases de mˆme valeur restantes avec des casese

d’ensembles d´j` ´tablis pour avoir 2j cases en maximisant jea e
Ecrire l’´quation boolénne alg´brique.eee
Alg`bre de Boolee
Exemples
Alg`bre de Boolee
Les Tableaux de Karnaugh : remarques

Dans le cas de fonctions incompl´tement d´finies, consid´rereee
X comme un 1 afin de maximiser les ensembles
M´thode limité ` ∼ 5 variables.ee a
Alg`bre de Boolee
Exemples
Codage
Codage
Codage
Codage
Codage
Syst`me de base : codage dćimalee

Conversion dćimal-binaire et binaire-dćimalee
∄n ⇒ 2n = 10, nćessit´ codage octal ou h´xadćimaleee e
Codage DCB : Dćimal Cod´ Binaireee
Code de Gray ou binaire r´flćhie e
Code ASCII
Codage
Conversion binaire-dćimale
La conversion binaire-dćimal s’effectue simplement ene

rálisant la somme des bits pond´r´s par leur positioneee
n−1
∗ 2i o` bi est la valeur du bit de position iu
i =0 bi
Nombre Binaire 1 0 1 1 0
Position du bit 4 3 2 1 0
Nombre Dćimale 24 0 22 21 0
= 16 + 0 + 4 + 2 + 0 = 22
Codage
Conversion dćimal-binairee
La conversion dćimal-binaire peut s’effectuer en utilisant lae

m´thode inverse de celle ńoncé prć´demment. Exemples.eeee e
Fastidieux pour de grand nombre.
Rálise un division par 2e

29 2
1 14 2
072
132
112
10
Nombre binaire = 11101

Codage
Codage Hexadćimale
Travaille avec des quartets binaires : 1010

Int´ressant la taille du mot binaire de base est l’octete
Un octet = Deux Quartets
Codage
La base du syst`me H´xadćimal est la base 16ee e

Il faut donc 16 symboles
0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F
Codage
Hexa Dćimale Binaire Hexa Dćimale Binaire

0 0 0000 8 8 1000
1 1 0001 9 9 1001
2 2 0010 A 10 1010
3 3 0011 B 11 1011
4 4 0100 C 12 1100
5 5 0101 D 13 1101
6 6 0110 E 14 1110
7 7 0111 F 15 1111
Codage
Conversion Hexadćimal-Dćimalee
De mˆme que pour la conversion binaire-dćimal, il s’agit iciee

de faire une sommation pond´r´ des symbolesee
Nombre Hexadćimale A 2 E
Position du symbole 2 1 0
Puissance associée 162 161 160
Nombre Dćimale 10 ∗ 162 +2 ∗ 161 +14 ∗ 160
= 2606
Codage
Conversion Dćimal-Hexadćimalee
De mˆme que pour la conversion dćimal-binaire on a recourtee

a` la division
311 16
7 19 16
3 1 16
10
Nombre H´xadćimal = 137e e

Codage
Conversion Hexadćimal-Binairee
Le nombre binaire est d´duit en rempla¸ant chaque chiffreec

hexadćimal par son quartet binairee
Nombre Hexadćimale E 3 B 1
Nombre Binaire 1110 0011 1011 0001
Codage
Conversion Binaire-Hexadćimale
La m´thode est l’inverse de la prć´denteee e

on regroupe les bits par quartet et on remplace les quartets
par leur ´quivalent hexadćimal.ee
Nombre Binaire 0101 1010 1100 1011

Nombre Hexadćimale 5 A C B
Codage
Notations
Les symboles 0,1 appartiennent au code binaire, dćimal ete

hexadćimale
les symboles 0,1,2,3,4,5,6,7,8 et 9 appartiennent au code
dćimal et hexadćimalee
Nćessit´ d’une convention d’ćriture pour diff´renciereeee
Binaire 100B
Dćimale 100
Hexadćimale 100H
Codage
Dćimal Cod´ Binaire : DCBee
Remplacer chaque chiffre d’un nombre dćimal par sone

´quivalent binairee
Faire une correspondance directe entre binaire et dćimale
Nombre Dćimale5371
Nombre Binaire0101 0011 0111 0001
Nombre Binaire0101 1001 1000 0011
Nombre Dćimale5983
Codage
Dćimal Cod´ Binaireee
Sous-Utilisation de l’espace de repr´sentation binairee

6 repr´sentations interditese
1010B ,1011B ,1100B ,1101B ,1110B ,1111B
Diff´rence entre codage binaire et DCBe
231 =11100111B en binaire
231 =001000110001B en DCB
Codage
Code de Gray
Une repr´sentation ne diff`re de la prć´dente que d’un biteee e

Dćimale Binaire Gray Dćimale Binaire Gray
0 0000 0000 8 1000 1100
1 0001 0001 9 1001 1101
2 0010 0011 10 1010 1111
3 0011 0010 11 1011 1110
4 0100 0110 12 1100 1010
5 0101 0111 13 1101 1011
6 0110 0101 14 1110 1001
7 0111 0100 15 1111 1000
Codage
Code ASCII
Besoin de traiter de l’information non num´riquee

Information Alphanum´rique : , ? R t je
Mise en place d’un codage sur 7 bits : l’ASCII
American Standard Code for Information Interchange
7 bits : 26 lettres minuscules, 26 lettres majuscules, 10
chiffres, 7 signes de ponctuation soit 69 signes ` coder. Lea
reste sert pour des caract`res spćiauxee
ASCII ´tendu : 8 bitse

Codage
ASCII
Caract`ree Code Hexadćimale

A 41H
E 45H
I 49H
M 4DH
N 4EH
Q 51H
R 52H
U 55H
4EH 55H 4DH 45H 52H 49H 51H 55H 45H

NUMERIQUE
Introduction a VHDL`
Conception
Conception
Comment Concevoir un Circuit ?
Cela d´pend du circuit.e

petits circuits : A la main, en sch´matiquee
circuits moyens : A la main ` l’aide de composants discretsa
gros circuits : A l’aide de langage de Description de circuits
num´riquese
Les Langages de description
Langage de type HDL : Hardware Description Language

VHDL : Volont´ d’Industriels et de Chercheurs de d´finir unee
langage HDL
Verilog : Issu de la soci´t´ Cadence Inc.ee
System C : Mettre au mˆme niveau Logiciel et Mat´rielee
VHDL
Existe depuis 1987 date de la premi`re norme. 1993 secondee

norme.
Langage Mˆr et couramment utilisúe
3 Niveaux :
Niveau Structurel
Niveau Flot de Donnése
Niveau Comportemental
VHDL - RTL
RTL : Register Transfert Level

Description Synth´tisablee
Utilisable pour fondre un circuit
Utilisé dans ce course
VHDL - Base
3 blocs de base:
Les biblioth`quese
L’entit´ : Dćrit l’interfa¸age du composanteec
L’architecture : Dćrit le fonctionnement du composante
VHDL - Biblioth`quee
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
VHDL - Entité
entity MON-ET is
port( A : in std_logic;
B : in std_logic;
S : out std_logic);
end entity MON-ET;
VHDL - L’architecture
S = A et B
architecture FLOT of MON-ET is
begin
S <= A and B;
end architecture FLOT;
flot de conception
De la description au circuit
Dćrit en VHDL le circuite
Simule le circuit
Synth´tise le circuite
Placement-Routage du circuit
Rálise un masquee
Cuisson du circuit
Langage HDL, a quoi ca sert ?¸
A la conception d’ASIC
A la programmation de FPGA (cours SSN)
A la v´rification fonctionnelle de circuits num´riques.ee
Logique Combinatoire
Transposition de l’alg`bre de Boole ` l’´lectroniqueea e

Rendu possible grˆce au composant tel que le transistora
command´ en tensione
Le domaine de validit´ de ce qui suit est l’´lectroniqueee
num´riquee
D´finition :e
Un circuit ´lectronique est dit combinatoire si ses sorties sonte
ed´terminés par la combinaison de ses
variables d’entrés et ceciee
apr`s un temps fini. L’´tat d’un syst`me est donc d´fini par laeeee
combinaison des variables e1 , . . . , ei , . . . , en .
e1
ei Circuit
s1
en Combinatoire
si
sn
tp
Les Alás Temporelse
a+a=0 ?
Logique Combinatoire - Op´rateurs de basee
Fonctions ` une variablea

Buffer (identit´) : s = ae
Inverseur : s = a
1
Fonctions ` deux variablesa

ET (AND) : s = a.b
&
NON-ET (NAND) : s = a.b
&

OU (OR) : s = a + b
1
NON-OU (NOR) : s = a + b
1

OU-EXCLUSIF : s = a ⊕ b = ab + ab
1
NON-OU-EXCLUSIF : s = a ⊕ b = ab + ab = ab + ab
1
Plan du Cours
Introduction

introduction
Composés ` partir des op´rateurs de basee ae

Conditionnement de donnése
Contrˆle de donnésoe
D´finies par leur table de v´ritée e
Fonction Egalité
Egalit´ 2 bitse
a b s
0 0 1
0 1 0
s =a⊕b
1 0 0
1 1 1
Egalit´ - VHDLe
entity egalite is
port( a,b : in std_logic;
s : out std_logic);
end entity egalite;
architecture flot of egalite is

begin
s <= not(a xor b);
end architecture flot;
Fonction Egalité
Egalit´ 2 mots de 2 bitse

a = a1 , a0 et b = b1 , b0
a1 0 0 1 1
a0 0 1 1 0
b1b0
00 1
01 1
11 1
10 1
s = (a1 ⊕ b1 )(a0 ⊕ b0 )
Egalit´ de 2 mots de n bits :e
s = (an−1 ⊕ bn−1 )(an−2 ⊕ bn−2 )(...)(a1 ⊕ b1 )(a0 ⊕ b0 )
Egalit´ - VHDLe
entity egalite is
port( a,b : in std_logic_vector(1 downto 0);
s : out std_logic);
end entity egalite;
architecture flot of egalite is

begin
s <= not(a(1) xor b(1)) and not(a(0) xor b(0));
Egalit´ - VHDLe
VHDL apres l’UE LE201

Ce que peut faire VHDL
Hors du cadre du cours LE201
entity egalite is
port( a,b : in std_logic_vector(1 downto 0);
s : out std_logic);
end entity egalite;
architecture comp of egalite is

begin
process(a,b) is
begin
if a= b then
s<=’1’;
else
s<=’0’;
end if;
end process;
end architecture comp;
Multiplexeurs
Multiplexeur = Aiguillage
Une commande choisie l’entrée
Entré choisie recopié sur la sortieee
Partie Commande : p bits
Partie Donné : 2p = n entrés, 1 sortieee
Multiplexeurs 2 vers 1 - Table de v´rité e
a 0 0 1 1
b 0 1 1 0
sel
0 1 1
1 1 1
s = sel .a + sel .b
Multiplexeurs 2 vers 1
Sch´mae
sel
a
s
b
VHDL - mux2v1
entity m2v1 is
port(a,b,sel : in std_logic;
s: out std_logic);
end entity m2v1;
architecture flot of m2v1 is

begin
s <= (a and not(sel)) or (b and sel);
VHDL - mux2v1
VHDL un petit cran en plus

Ou l’on utilise des constructions VHDL un peu plus expressives
entity m2v1 is
port(a,b,sel : in std_logic;
s: out std_logic);
end entity m2v1;
architecture flot of m2v1 is

begin
s <= a when sel=’0’ else b; -- s prend la valeur de a s
-- sinon si sel <> ’0’ s pr
4 donnés et 2 commandese
26 = 64 lignes dans la table de v´rité e
Toutes les lignes ne sont pas int´ressantese
Une commande ⇒ Une variable pertinente
sel1 sel0 s
00a
b01
c10
d11
s = sel 1.sel 0.a + sel 1.sel 0.b + sel 1.sel 0.c + sel 1.sel 0.d
sel0
sel1
a
s
b
d
Multiplexeurs
Permet de ráliser des fonctions logiquese

Un Multiplexeur n vers 1 rálise 2n fonctionse
Valeurs des entrés = valeurs de la fonctione
Un Multiplexeur 4 vers 1
x y s entré muxe
0 0 0 a=0
0 1 0 b=0
1 0 0 c=0
1 1 1 d=1
x et y commandes du multiplexeur
D´multiplexeurse
Inverse du Multiplexeurs
1 donnés, p commandes, 2p = n sortiese
D´multiplexeur 1 vers 2e
sel a s1 s0
0 0 0 0
0 1 0 1
1 0 0 0
1 1 1 0
D´multiplexeurse
sel a s1 s0
0 0 0 0
0 1 0 1
1 0 0 0
1 1 1 0
s0 = sel.a et s1 = sel .a
D´multiplexeurse
sel
a s0
s1
D´multiplexeurs - VHDLe
entity demux is
port ( sel,a : in std_logic;
s0,s1 : out std_logic);
end entity demux;
architecture flot of demux is

begin
s0 <= a when sel = ’0’ else ’0’;
s1 <= a when sel = ’1’ else ’0’;
Dćodeurse
Dćodage Binaire → Codage 1 parmi ne

n entrés, 2n sortiese
a b s3 s2 s1 s0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
Autant de tableaux de Karnaugh que de sorties !

Trivial :
s0 = a.b,
s1 = a.b,
s2 = a.b,
s3 = a.b
Dćodeure
b
a
s0
s1
s2
s3
Dćodeure
Dćodeur Binaire Base ne
a0 0
1
{
2
3
4
Nombre a1 5
Décodeur 6
Binaire 7
4 vers 16 8
a a2 9
A
B
C
a3 D
E
F
Encodeurs
inverseur des dćodeurs :codeurse

2n entrés, n sortiese
s3
s2 s1 s0 a b
0
0 0 1 0 0
0
0 1 0 0 1
0
1 0 0 1 0
1
0 0 0 1 1
b = s3.s2.s1.s0 + s3.s2.s1.s0 = s2.s0(s3 ⊕ s1)

a = s3.s2.s1.s0 + s3.s2.s1.s0 = s1.s0.(s3 ⊕ s2)
Encodeurs
s0
s1 a
s2
s3
b
Fonctions Combinatoires Arithm´tiquese

Nombres Sign´se
Comment Coder les Nombres Sign´s en Binaire ?e

Introduire un bit de signe : bit de poids fort
Nombre sur 4 bits
b3 b2 b1 b0 signe valeur dćimalee
0 100+ 4
1 -100 -4
Codage Signe + Valeur Absolue
Nćessite trop de logique pour ráliser des op´rateurseee

arithm´tiquese
Compl´ment ` 2ea
Utilisation d’un codage qui permet de limiter les op´rateure

Compl´ment ` 2 :ea
Bit de signe : bit de poids fort
Si bit de signe = 0 : Le nombre est codé
Si bit de signe = 1 : Compl´ment ` 2 pour avoir la valeurea
Principe : Pour un nombre de n bits compl´menter le nombree

npour arriver ` 2a
Compl´ment ` 2ea
Codage de 7 :
b3 b2 b1 b0 signe valeur dćimalee
01 1 1 + 7
Codage de -7 :
b3 b2
10
b1 b0 signe valeur dćimalee
0 1 - -7
Compl´ment ` 2ea
Etapes pour compl´menter ` 2ea

Faire le compl´ment ` 1 du nombre : compl´mentation bit èaea
bit
Ajouter 1 au nombre
Exemple : codage de -5
b3 b2 b1 b0 Commentaires
0 1 0 1 Valeur Absolue
1 0 1 0 Compl´ment ` 1ea
+ 1 Ajout de 1
1 1 Compl´ment ` 2ea
0 1
Compl´ment ` 2ea
Avantage :
Unicit´ du 0e
Utilisation du mˆme op´rateur pour l’addition et laee
soustraction
Modulo : 9H - 4H = (9H + CH )modulo(10H ) = 5H
Exemples en binaire.
Compl´ment ` 2ea
Codage sur N bits, N fini

On veut coder un nombre n´gatif −P sur N bits, P ∈ [0, 2N ]e
On sait que 2N = CP + P
On pose −P = CPmod2N
Ce qui donne −P = (2N − P)mod2N
On sait que P ∈ [0, 2N ] donc on a bien (2N − P)mod2N = −P
Compl´ment ` 2ea
Si P positif on le code
P =N−1P = ii =0 bi ∗ 2i
P =N−2P = bN−1 ∗ 2N−1 + ii =0 bi ∗ 2i avec bN−1 = 0
Si P n´gatif on le codee
P =N−1P = −(2N − ii =0 bi ∗ 2i )
P =N−2P = −(2N − bN−1 ∗ 2N−1 − ii =0 bi ∗ 2i ) avec bN−1 = 1
P =N−2P = −(2N − 2N−1 − ii =0 bi ∗ 2i )
P =N−2P = −(2N−1 (2 − 1) − ii =0 bi ∗ 2i )
P =N−2P = −(2N−1 − ii =0 bi ∗ 2i )
P =N−2P = −bN−1 ∗ 2N−1 + ii =0 bi ∗ 2i avec bN−1 = 1
Nombre en compl´ment ` 2ea

Pi =N−2P = −bN−1 ∗ 2N−1 + i =0 bi ∗ 2i
Demi-Additionneur
Rálisation d’un demi-additionneure

abs r
000 0
011 0
101 0
110 1
s =a⊕b
r = a.b
Demi-Additionneur
a
s
b
c
Demi-Additionneur
entity demi-add is
s,c : out std_logic);
end entity demi-add;
architecture flot of demi-add is
begin
s<= a xor b;
c<= a and b;
Additionneur 1 bit
Introduction d’une retenue d’entrée

Trois variables d’entrés, deux de sortiese
ai ,bi ,ci et si ,ci +1
si = ai ⊕ bi ⊕ ci
ci +1 = ai .bi + ai .ci + bi .ci
Utilisation de deux demi-additionneurs
Additionneur 1 bit
ai si
Demi Demi
bi Additionn Additionn ci+1
eur eur
ci
Additionneur 1 bit
entity add1 is
port( a,b,cin : in std_logic;
s,cout : out std_logic);
end entity add1;
architecture struct of add1 is
signal stemp,ctemp1,ctemp2 : std_logic;
begin
demi-add1 : entity work.demi-add(flot)
port map(a,b,stemp,ctemp1);
demi-add2 : entity work.demi-add(flot)
port map(stemp,cin,s,ctemp2);
cout <= ctemp1 or ctemp2
end architecture struct;
Additionneur 1 bit
entity add1 is
port( a,b,cin : in std_logic;
s,cout : out std_logic);
end entity add1;
architecture flot of add1 is
begin
s<= a xor b xor cin;
cout<= (a and b) or (a and cin)
or (b and cin);
Additionneur 1 bit
VHDL apres l’UE LE201

Ce que peut faire VHDL
Hors du cadre du cours LE201
entity add1 is
s : out std_logic);
end entity add1;
architecture comport of add1 is
begin
s<= a + b;
end architecture comport;
Additionneur 4 bits
s0 s1 s2 s3
a0 a1 a2 a3
b0 b1 b2 b3
c0 c1 c2 c3
c4
Additionneur 4 bits : Entité
ENTITY add4 IS
port (a,b : in std_logic_vector(3 downto 0);
cin : in std_logic;
s : out std_logic_vector(3 downto 0);
cout : out std_logic);
END ENTITY add4;
Additionneur 4 bits : Architecture Simple
ARCHITECTURE struct_simple OF add4 IS

signal c : std_logic_vector(4 downto 0);
BEGIN
c(0) <= cin;

cout <= c(4);
add1_0 : entity work.add1(flot)

port map (a(0),b(0),c(0),s(0),c(1));

port map (a(1),b(1),c(1),s(1),c(2));

port map (a(2),b(2),c(2),s(2),c(3));

port map (a(3),b(3),c(3),s(3),c(4));
END ARCHITECTURE struct_simple;
Additionneur 4 bits : Architecture avec Gń´ratione e
ARCHITECTURE struct_generate OF add4 IS

signal c : std_logic_vector(4 downto 0);
BEGIN
c(0) <= cin;

cout <= c(4);
instance : for i in 0 to 3 generate

add1_i : entity work.add1(flot)
port map (a(i),b(i),c(i),s(i),c(i+1));
end generate;
END ARCHITECTURE struct_generate;

Multiplieur
Utilisation de l’algorithme de Multiplication

n ∗ m m additions de n
a0 p1 p0
0
ci
a1 ai
bi
ci+1
si
p2
ci ci
ai si
a2
ai si
bi bi
ci+1 ci+1
p3
ci
ci
ai si
ai si
bi
0 bi
ci+1
ci+1
p5 p4
ci
ai si
bi
ci+1
b0 b1 b2
Compl´ment VHDL : Mod´lisation du tempsee
library ieee;
entity mon-et is
port(a,b : in std_logic;
s : out std_logic);
end entity mon-et;
architecture flot of mon-et is

begin
s <= a and b after 25 ns;
Compl´ment VHDL : Dćalage et mise ` l’ćhelleeea e
library ieee;
entity conversion is
port(a : in std_logic_vector(5 downto 0);
s,s2,s3 : out std_logic_vector(11 downto 0));
end entity conversion;
architecture flot of conversion is

begin
a <= "010101";
s <= "0000" & a & "00"; -- s = "000001010100"
s2 <= "00000" & a & ’0’; -- s2 = "000000101010"
s3 <= a & "000000"; -- s3 = "010101000000"
Logique S´quentiellee
Plan du Cours
Introduction
El´ments s´quentiels de base : Les Basculesee
Les ´l´ments s´quentiels de baseeee
El´ments de basee
R´gulation du flux des donnésee
Fonction M´morisatione
El´ments Asynchronese
El´ments Synchronese
El´ments Asynchronese
Les Bascules Asynchrones

Le bascule RS
0
0
0
0
Le bascule RS
R S Q Q
0 0 Q Q
Table de V´rit´ 0e e 1 1 0
1 0 0 1
1 1 Etat Interdit
El´ment Asynchronee
Base de toutes les bascules

La bascule D
1 1
0
1
0
La bascule D
D Q
Q
El´ments Synchronee
Bascules Synchrones
La bascule D active sur niveau
D
0
Q
0 Q
0
Q
D Q
CK Q
Table de V´rité e
D H Qn+1 Qn+1
0 0Qn Qn D H Qn+1 Qn+1
00 1 1 X 0 Qn Qn
Qn1 0 Qn 0 1 0 1
1 11 0 1 1 1 0
La bascule D active sur niveau : chenillar
1 1 1 1 1
D Q D Q D Q D Q
1 CK Q CK Q CK Q CK Q
La bascule D active sur front
D
S
S
Q
H
R
Q
R
Maitre Esclave
Architecture Maˆıtre-Esclave
D Q
CK Q
Table de V´rité e
Front Montant
D H Q Q
X 0 Q Q
Front Descendant 0 ↓ 0 1
1 ↓ 1 0
La bascule D active sur front : chenillar
1 0 1 0
D Q D Q D Q D Q
1 -> 0 CK Q Q Q Q
CK CK CK
La bascule D active sur front : Consid´rations Temporellese
CK
D STABLE
ts th
ts est le temps de pr´positionement (setup en anglais)e

th est le temps de maintien (hold en anglais)
Vhdl : Bascule D active sur front
entity bascule is
port ( d, clk : in std_logic;
q : out std_logic );
end entity bascule;
architecture comport of bascule is

begin
stockage : process(d,clk) is
begin
if clk=’1’ and clk’event then
q <= d;
end if;
end process stockage;
La bascule JK
J K H Qn+1 Qn+1
0 0 ↑ Qn Qn
0 1 ↑ 0 1
Front Montant
1 0 ↑ 1 0
1 1 ↑ Qn Qn
J K H Qn+1 Qn+1
0 0 ↓ Qn Qn
0 1 ↓ 0 1
Front Descendant
1 0 ↓ 1 0
1 1 ↓ Qn Qn
Symbole Bascule JK
J Q
CK
K Q
La bascule T
T H Qn+1 Qn+1
Front Montant 0 ↑ Qn Qn
1 ↑ Qn Qn
T H Qn+1 Qn+1
Front Descendant 0 ↓ Qn Qn
1 ↓ Qn Qn
Symbole Bascule JK
T Q
CK Q
Entrés Asynchronese
Nćessit´ de forcer les sortiesee

Ajout d’entrés asynchronese
RAU : Remise ` Un ou entré Set en anglaisae
RAZ : Remise ` Z´ro ou entré Reset en anglaisa ee
RAU
D Q
DH
CKQ RAU RAZ Qn+1 Qn+1
X X10 1 0
RAZX X01 0 1
O ↑00 0 1
1 ↑00 1 0
Combinaison RAU=RAZ=1 interdite
Entrés RAU et RAZ souvent actives ` 0ea

RAU
D Q
CK Q
RAZ
Et apr`s ?e
Les registres
Les registres
Taille des donnés 1 bitse

Associer des Bascules pour augmenter la taille
El´ments importants dans les micro-processeurs : permet dee
ráliser un pipelinee
Rálise des barri`res de synchronisationee
Registre bascules D
Registre ` Dćalagea e
D Q D Q D Q D Q
CK Q CK Q CK Q CK Q
Registre bascules D
Registre ` chargement parall`leae
D3 D2 D1 D0
D Q D Q D Q D Q
CK Q CK Q CK Q CK Q
Q3 Q2 Q1 Q0
Registre bascules JK
J Q J Q J Q J Q
CK CK CK CK
K Q K Q K Q K Q
Vhdl : registre
entity reg8generic is
generic (N : natural := 8);
port ( d :in std_logic_vector(N-1 downto 0);
clk : in std_logic;
q: out std_logic_vector(N-1 downto 0) );
end entity reg8generic;
architecture comport of reg8generic is

begin
stockage : process(clk,d) is
begin
if (clk=’1’ and clk’event) then
q <= d;
end if;
Les monostables
Monostable simple
Circuit ne poss´dant qu’un ´tat stableee

Q QEtat
Souvent :0 1Stable
1 0 Quasi Stable
Etat Quasi Stable est momentané
Duré Quasi Stable fixé par circuit RCee

Monostable simple
τ=RC Q
C
R
Monostable simple
τ=f(RC) τ=f(RC) τ=f(RC)

τ=f(RC)
Monostable redćlencheablee
Monostable Simple : Duré Etat Quasi Stable Fixee
τ=f(RC) τ=f(RC) τ=f(RC)
Nćessit´ de pouvoir rester Quasi Stableee
τ=f(RC)τ=f(RC)
2τ=2f(RC)
Les portes 3 ´tatse
Boole = 2 ´tats : 0 et 1e
Connexion de 2 composants sur le mˆme fil ?e
Premi`re Solution : Court Circuit PERDUe
Seconde Solution : multiplexeur encombrant
Troisi`me Solution : Composant d’interface La porte 3 ´tatsee
GAGNE
Les portes 3 ´tatse
Introduction d’un Etat Z

Etat Haute Imp´dancee
Tout ce passe comme si le fil n’´tait pas connectée
Vhdl : registre
entity reg8generic is
generic (N : natural := 8);
port ( d :in std_logic_vector(N-1 downto 0);
en, clk : in std_logic;
q: out std_logic_vector(N-1 downto 0) );
end entity reg8generic;
architecture comport of reg8generic is

begin
stockage : process(d,en,clk) is
begin
if (clk=’1’ and clk’event) then
if en = ’1’ then
q <= d;
else
q<= (others=>’Z’);
end if;
end if;
Syst`mes S´quentiels Complexesee
Syst`mes S´quentielsee
Syst`mes S´quentielsee
Les registres (D´j` vus)ea

Les m´moirese
Les compteurs
Le contrˆle (les pipelines)o
Les Machines ` Etats (Cours Synth`se des Syst`mesaee
Num´riques)e
What Else ?
Les m´moirese
Association de plusieurs Registres

Utilisation de Bascules D souvent
M´moires Asychrones ⇒ Bascules Asynchronese
M´moires Synchrones ⇒ Bascules Synchronese
Ajout d’une entré de s´lectionee
Les m´moirese
S´lection ⇒ sortie 3 ´tatsee

Enable
D Q
CK Q
Les m´moirese
M´moire 2 mots de 2 bitse

Adresse
E E
D Q D Q
CK Q CK Q
2 Donnée
Donnée 2 Sortante
Entrante
E E
D Q D Q
CK Q CK Q
Horloge
Les Compteurs
Syst`me s´quentiel dont les sorties sont une suiteee

pr´-d´terminé d’´tatse eee
Bascules D ou JK
Plus ou Moins Complexes
Simple (Bˆte) compte de 0 ` N − 1 en boucleea
log2 (N) bascules
Complexes
Initialisation
Arrˆt - Reprisee
Compteur - Dćompteure
Fonctions nćessaires ` l’applicationea
Le contrˆleo
Contrˆle du flux des donnésoe

Un registre entre 2 op´rateurse
Rálisation d’un pipelinee
A
Registre S Registre
Additionneur Multiplieur
B
Sn = (An−1 + Bn−1 ) ∗ Bn
Les Aláse
D Q S
CK Q
Le pipeline
Pipeline
Le pipeline
Pipeline
Principe :
Dćouper l’op´rateur en plusieurs ´tages isol´s les uns des autres.eeee
C’est le signal d’horloge qui autorise les transfert des donnés d’une
´tage ` l’autre. Cette technique permet d’acc´l´rer la cadence deeaee
production des r´sultats.e
Latence
La latence (duré d’exćution totale) de l’op´rateur est sup´rieureeeee
d’au moins ǫ ` celle d’un op´rateur non pipeliné. Si la duréaeee
maximale d’un ´tage de l’op´rateur pipelin´ est de tmax et qu’il y aeee
n ´tages, alors la latence de l’op´rateur est T = n ∗ tC LK avecee
tc lk > tm ax + th + ts avec ts et th les temps de pr´positionnemente
et de maintien des bascules.
Technologie de circuits num´riquese
R´f´rencesee
Conception des ASICS - P. Naish et P. Bishop - Masson

Logic Reference Guide 4Q2001 - Texas Instrument -
http://www.ti.com
Des Liens Utiles pour tous les Electroniciens -
http://perso.wanadoo.fr/xcotton/electron/index.htm
Vocabulaire
Quelques grandeurs caract´ristiquese

F Fr´quence de Fonctionnemente
P Puissance Dissipée
Tp Temps de Propagation
Sortance : nombre maximal d’entrés qui peuvent ˆtreee
pilotés par une sortie.e
Int´gration ?e
Plusieurs niveaux d’int´gratione

SSI: Small Scale Integration < 12 portes logiques
MSI: Mean Scale Integration de 12 ` 99 portes logiquesa
LSI: Large Scale Integration de 100 ` 9999 portes logiquesa
VLSI: Very Large Scale Integration de 10000 ` 99999 portesa
logiques
ULSI: Ultra Large Scale Integration 100000 et plus de portes
logiques
Technologie - 1
Comment ráliser des fonctions logiques ?e

Nćessit´ de composants command´s ´lectriquementeee e
Les Diodes (Famille DTL)
Vdd = 5V
B S
Vss = 0V
Les Transistors
Technologie - 2
La logique Bi-polaire
Famille originelle des transistors
Bipolaire=Rapidité
Bipolaire=Consommation
Bipolaire
La Famille TTL : Transistor - Transistor - Logic

Vdd = 5V
R1 R2 R4
A
B
S
R3
Vss = 0V
T.T.L 1
Historique : premi`re famille : 1964 - Texas Instrument -e

Famille 54/74
Famille 74 : Famille de r´f´renceee
Tous les fabricants utilisent cette r´f´renceee
Compatibilit´ des circuits entre euxe
Tension d’alimentation : 0-5V
1 logique : Vih > 2V
0 logique : Vil < 0, 8V
T.T.L 2
Plusieurs Variantes de la famille 74

74L : Famille Faible consommation
74H : Famille rapide
74S : Famille rapide basé sur des Diodes Schottkye
74LS : Famille Schottky Faible consommation
74AS et 74 ALS : Famille Avancé Schottkye
T.T.L 3
74 74L 74S 74LS 74ALS

tp (ns) 9 33 3 9,5 4
P (mW) 10 1 20 2 1,2
Fmax (MHz) 35 3 125 45 70 (200 pour AS)
Sortance 10 20 20 20 20 (40 pour AS)
Bipolaire
Il existe d’autres technologies bipolaire pour le num´riquee

ECL : Emitter Coupled Logic - Plus Rapide et Plus ch`ree
I2L : Utilis´ dans des circuits logiques complexese
Maintenant et Demain
Quelle technologie aujourd’hui et demain ?

Hasardeux de pr´dire l’avenire
Mais ...
Pr´visions Texas Instrumentse
PRODUCT LIFE CYCLE
AC BCT
HC
ALS
ABT Bipolar
FCT
F
CMOS
GTL FB+ AS BiCMOS
LVC CD4000
LVT
CBT LV LS
AHC ALVC S
CBTLV
TTL
AV C ALVT
GTLP
Little Logic
AUC
Introduction Growth Maturity D ecline Obsolescence
CMOS
Avantage du CMOS
Faible Coˆtu
Facilit´ de fabricatione
Petite Dimension, jusqu’` un rapport 50 par rapport aua
bipolaire
Pas d’´l´ment r´sistifeee
Faible consommation originale
Principe de Base du CMOS - 1
Il existe deux types de transistors dans le CMOS
le PMOS le NMOS
Mise en oeuvre de charges mobiles de polarit´ compl´mentaireee
=⇒ ComplementaryMOS
NMOS conduit si Vg > Vs de plus de VT
PMOS conduit si Vg < Vs de plus de VT
Principe de Base du CMOS - 2
Num´rique =⇒ Fonctionnement en mode interrupteure

NMOS Vg = 0 =⇒ transistor bloqu´, interrupteur ouverte
NMOS Vg = Vdd =⇒ transistor passant, interrupteur fermé
PMOS Vg = 0 =⇒ transistor passant, interrupteur fermé
PMOS Vg = Vdd =⇒ transistor bloqu´, interrupteur ouverte
Utilisation du CMOS - l’Inverseur

Rálisatione
1
Vdd
Vss
Utilisation du CMOS - l’Inverseur

Mod´lisatione
Vdd Vdd
1 00 1
Vss Vss
Caract´ristique d’un inverseur CMOSe

Courbe de Transfert
Vdd
Vout
0 Vin Vdd
Caract´ristique d’un inverseur CMOSe

Courant Consommé
Imax
Ic
0 Vdd
Sch´ma Equivalent d’un inverseur CMOSe
Vdd = 5V
out
in
Vss = 0v
Mod`le coh´rent jusqu’` 20 MHzeea

Permet de mod´liser la sortance d’une portee
La compl´mentarit´ - La porte Non-ETee
&
La compl´mentarit´ - La porte Non-ETee
Vdd
PMOS Parallèle
B
NMOS Série
Vss
La compl´mentarit´ - La porte Non-OUee
1
La compl´mentarit´ - La porte Non-OUee
Vdd
PMOS Série
B
S
NMOS Parallèle
Vss
CMOS - limites ?
2P ≡ Vdd ∗ C ∗ F o` C est la capacit´ totale du circuitue

Du ` la commutationa
A technologie constante, le CMOS finit par consommer plus
que le bipolaire si F ou C augmente
Baisser la tension d’alimentation
Modifier les proc´d´s technologiques de fabrication de CI.e e
Famille CMOS
Plusieurs familles CMOS

74HC : Compatibilit´ TTLe
Famille CMOS
Famille CMOS
Conversion Analogique-Num´rique - Num´rique-Analogiqueee
R´f´rencesee
Michel Hubin -
http://perso.wanadoo.fr/michel.hubin/physique/elec/chap can
Communication
Le monde num´rique est un monde discr´tisée e

Le monde rél est un monde continue
Le monde n’est pas num´riquee
Comment Interfacer les 2 mondes ?
A travers des Capteurs
Communication
Capteur = Fonction de conversion du Monde en grandeur

´lectriquee
Capteur renvoie une Valeur Analogique
Nćessit´ d’une fonction de conversion Analogique -ee
Num´riquee
Conversion Analogique Num´rique : CANe
Conversion Num´rique Analogique : CNAe
Communication
Grandeur
Grandeur
Physique
Electrique
Capteur
CAN N bits
Système de Traitement
Numérique
eur
nn
tio CNA M bits
Ac
CAN : D´finitionse
La conversion analogique num´rique consiste ` transformer uneea

grandeur ´lectrique repr´senté par un signal en une grandeureee
num´rique exprimé sur N bits apr`s ćhantillonage eteee e
quantification du signal. Cette valeur est une valeur codée
repr´sentant un nombre proportionnel ` la grandeur ´lectrique.eae
Echantillonage : prise p´riodique de valeur du signal,e

attention ` Shannon Fe > 2 ∗ Fsignala
Quantification : association d’une mesure ` la valeura
ćhantillonné, c’est une fonction de m´morisation.eee
Pour le traitement Echantillonage/Quantification on parle
aussi d’ćhantillonnage-blocage oue
d’ćhantillonage-m´morisation.ee
Codage : repr´sentation de la valeur quantifié dans unee

alphabet interpr´table par un circuit num´riqueee
Signal continu
Signal échantillonné
Signal quantifié
CAN : Caract´ristiquese
R´solution : Amplitude de la plus petite variation. Corresponde

au LSB (Least Significant Bit)
Temps de conversion : Temps de stabilisation de la donné ene
sortie
Erreur de Quantification : Incertitude du ` la conversiona
Pleine Echelle : Etendue de la grandeur Analogique d’entrée
CAN : Types
Il exite diff´rents type de conversione

La conversion ` rampea
La conversion ` double rampea
La conversion ` approximation successivea
La conversion Flash
La conversion Sigma-Delta
Vin
-
Compteur
+ Raz
Horloge
Controle
Phase 1 : Vc , tension aux bornes de C mis ` 0 ainsi que Na

1 Phase 2 : Int´gration aux bornes de C ,Idt
Vc= ICt
= Ce
tant que Vin > Vc le compteur est incr´mentée
Vin = Vc le comparateur passe de 1 ` 0 et bloque le compteura
sur la valeur N correspondant au nombre binaire recherché
La conversion ` rampe num´riqueae
Utilisation d’un CNA pour gń´rer une rampe num´rique.e ee

Vin
-
Compteur
+ Raz
Horloge N
CNA
Controle
La conversion double rampe
Vin
R
-
Vref
-
+ Compteur
+ Raz
Controle
La conversion double rampe
Phase 1 : Connexion du montage sur Vin . Chargement de C

pendant un temps fixe T0
Phase 2 : Connexion du montage sur Vref , de polarit´ inversee
a` Vin . Dćhargement de C jusqu’` 0. Durant ce temps onea
incr´mente le compteur jusqu’` N. N est la valeur binaireea
recherché.e
La conversion ` approximations successivesa
Vin
-
Registre
+
Horloge N
CNA
Controle
D´termination des valeurs de bits de N les unes apr`s lesee

autres en commen¸ant par le bit de poids fortc
On fixe le bit de poids fort ` 1 et les autres a 0. Conversiona`
NA du registre et comparaison ` Vina
Si Vin est plus grand alors le bit reste ` 1 sinon il passe ` 0.aa
On garde la valeur du bit de poids fort et on passe au bit
suivant
On r´rˆte le mˆme traitement que prć´demment pour ce biteeee e
et ainsi de suite jusqu’au bit de poids faible.
Exemple : Convertisseur 8 bits, Vref =10 V

Tension ` convertir 6,92 Va
10000000 = 5V < 6, 92 → B7 = 1
11000000 = 7, 5V > 6, 92 → B6 = 0
10100000 = 6, 25V < 6, 92 → B5 = 1
10110000 = 6, 675V < 6, 92 → B4 = 1
10111000 = 7, 1875V > 6, 92 → B3 = 0
10110100 = 7, 03125V > 6, 92 → B2 = 0
10110010 = 6, 95312V > 6, 92 → B1 = 0
10110001 = 6, 91406V < 6, 92 → B0 = 1
Valeur Num´rique :10110001e
La conversion Flash
Vref Vin
R1
-
+
S1
R2
-
Codeur
+
S0
R3
- S2
R4
-
+
R4
-
+
R4
-
+
R4
-
+
R4
La conversion Flash
Flash = Parall`lee
Principe : Comparer Vin ` un ensemble de tensions pr´d´finieae e
Utiliser un codeur pour gń´rer le nombre binairee e
La conversion Flash : Exemple

10V Vin
3k - C7
7V +
1k -
6V +
C6
Codeur
1k - C5
5V +
S1
1k - C4 S0
4V +
S2
1k - C3
3V +
1k
- C2
2V +
1k - C1
1V +
1k
La conversion Flash : Exemple
Vi n C1 C2 C3 C4 C5 C6 C7 S2 S1 S0
<1 1 1 1 1 1 1 1 0 0 0
>1, <2 0 1 1 1 1 1 1 0 0 1
>2, <3 0 0 1 1 1 1 1 0 1 0
>3, <4 0 0 0 1 1 1 1 0 1 1
>4, <5 0 0 0 0 1 1 1 1 0 0
>5, <6 0 0 0 0 0 1 1 1 0 1
>6, <7 0 0 0 0 0 0 1 1 1 0
>7 0 0 0 0 0 0 0 1 1 1
La conversion Sigma-Delta
Convertisseur Sigma-Delta : peut ˆtre vu comme un convertisseure

double rampe en commutation continue pour maintenir la charge
int´gré nulle en moyenne.e e
CAN : Comparaison
Type Vitesse Erreur R´solutione

Simple Faible Elevée Moyenne ` ´levéae e
Rampe (ms) Elevée (7 ` 14 bits)a
Double Faible Faible Elevée
Rampe (ms) Faible (10 a 18 bits)`
Appro- Moyenne Moyenne Moyenne ` ´levéae e
-ximation ( ≈ 10µs) Moyenne (8 ` 6 bits)a
Flash Elevée Moyenne Faible ` Moyennea
(ns,µs) Moyenne (4 ` 10 bits)a
CNA : Types
Il existe diff´rents type de Conversion Num´rique Analogiqueee

R´sistances Poids Proportionnelse
R´seau R2Re
CNA : R´sistances Poids Proportionnelse
2R
a1
4R a2
Vref 8R -
a3
+
N
2R
aN
CNA : Comparaison
R´sistances R2Re
Type Vitesse Erreur R´solutione

Poids Pond´r´see Elevé (µs)e Elevée Faible
R2R Elevé (µs)e Faible Elevée

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