These Romanjek

CARACTÉRISATION ET MODÉLISATION DES
TRANSISTORS CMOS DES TECHNOLOGIES 50nm

ET EN DEÇÀ
Kruno Romanjek
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Kruno Romanjek. CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES
TECHNOLOGIES 50nm ET EN DEÇÀ. Sciences de l’ingénieur [physics]. Institut National Polytech-
nique de Grenoble - INPG, 2004. Français. <tel-00460563>
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INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE
N° attribué par la bibliothèque

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THESE
pour obtenir le grade de
DOCTEUR DE L'INPG
Spécialité : PHYSIQUE DES COMPOSANTS

dans le cadre de la formation Microelectronique
préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

dans le cadre de l'Ecole Doctorale "Électronique, Électrotechnique, Automatique,
Télécommunications, Signal"
présentée et soutenue publiquement par
Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004
Titre:
CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

TECHNOLOGIES 50nm ET EN DEÇÀ
Directeur de thèse:
Gérard GHIBAUDO
'
JURY
M. Francis BALESTRA Président

M. Cor CLAEYS Rapporteur
M. Pascal MASSON Rapporteur
M. Thomas ERNST Examinateur
M. Frédéric BŒUF Examinateur
M. Gérard GHIBAUDO Directeur de thèse
1
INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE
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DOCTEUR DE L'INPG
Spécialité : PHYSIQUE DES COMPOSANTS

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préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

dans le cadre de l'Ecole Doctorale "Électronique, Électrotechnique, Automatique,
Télécommunications, Signal"
présentée et soutenue publiquement par
Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004
Titre:
CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

TECHNOLOGIES 50nm ET EN DEÇÀ
Directeur de thèse:
Gérard GHIBAUDO
'
JURY
M. Francis BALESTRA Président

M. Cor CLAEYS Rapporteur
M. Pascal MASSON Rapporteur
M. Thomas ERNST Examinateur
M. Frédéric BŒUF Examinateur
M. Gérard GHIBAUDO Directeur de thèse
2
A mes parents,
Hvala za sve
3
Table des matières
Introduction 10
Chapitre I : Le transistor MOS 12
I.1 Introduction 13
I.2 Principe de fonctionnement d’un transistor MOS 13
I.2.1 Notion de potentiel de bandes plates 15
I.2.2 Calcul des charges dans le substrat 16
I.3 Régimes de fonctionnement d’un transistor MOS et équations

19
de base
I.3.1 Calcul du courant de drain en régime ohmique 19
I.3.1 a) Cas de la forte inversion 19
I.3.1 b) Cas de la faible inversion 20
I.3.2 Calcul du courant de drain en régime de saturation 21
I.3.3 Notion de tension de seuil 23

I.3.3 a) La tension de seuil à courant constant Vtcc 23
I.3.3 b) La tension de seuil à courant extrapolée Vt,ext 23
I.3.3 c) La tension de seuil de charge Vtch 24
I.3.4 Notion de mobilité 24
I.3.4 a) Collisions sur les phonons 25
I.3.4 b) Collisions sur les centres coulombiens 25
I.3.4 c) Collisions sur la rugosité de surface 25
I.3.4 d) Synthèse 26
I.4 Effets de la miniaturisation des MOSFETs 27
I.4.1 Origine des effets de canaux courts 28
I.4.2 Effet du champ électrique sur la mobilité 29
I.4.3 Effet de la résistance série source - drain 30
I.4.4 Influence des zones de déplétion de source et de drain 31

I.4.4 a) Partage de charge 31
I.4.4 b) Effet de canal étroit 33
4
I.4.5 Effet DIBL 34
I.4.6 Perçage 36
I.4.7 Effets de porteurs chauds 37
I.5 Solutions technologiques 38
I.5.1 Siliciuration source et drain 38
I.5.2 Extensions LDD 39
I.5.3 Poches de surdopage 40
I.5.4 Synthèse 41
I.6 Méthode « Fonction Y » d’extraction de paramètres 42
I.6.1 État de l’art 43

I.6.1 a) Méthode Shit&Ratio 43
I.6.1 b) Méthode McLarty 45
I.6.1 c) Méthode Hamer 47
I.6.2 Méthode « Fonction Y » 49
I.6.2 a) Définition de la fonction Y 49
I.6.2 b) Tension de seuil 51
I.6.2 c) Facteurs d’atténuation de mobilité et résistance série source-drain 52
I.6.2 d) Longueur de grille effective 54
I.6.2 e) Mobilité à bas champ 55
I.6.2 f) Itération de la fonction Y 56
I.6.2 g) Comparaison modèle d’extraction - mesures 57
I.6.2 h) Régime de saturation 57
I.6.2 i) Conclusion intermédiaire sur la méthode « Fonction Y » 61
I.7 Conclusion 62
Chapitre II : Caractérisation électrique de MOSFETs sub-

64
0,1µm à base de mesures courant-tension
II.1 Introduction 65
II.2 Transistors ultracourts à oxyde ultrafin 65
II.2.1 Dispositifs étudiés 66

II.2.1 a) Description des transistors du lot « GRI » 66
5
II.2.1 b) Description des transistors du lot « MDX » 67
II.2.1 c) Description des transistors du lot « HKC » 68
II.2.1 d) Récapitulatif 69
II.2.2 Partition du courant de grille 70
II.2.2 a) Coefficients de partition du courant de grille αd et αs 71
II.2.2 b) Extraction de αd,s en régime ohmique : méthode gd-gs 73
II.2.2 c) Extraction de αd,s en régime ohmique : méthode Direct Reverse 79
II.2.2 d) Extraction de αd et αs quelque soit la tension de drain 82
II.2.2 e) Modèle de partition du courant de grille 85
II.2.2 f) Conclusion sur la partition du courant de grille 91
II.2.3 Résultats expérimentaux 91
II.2.3 a) Principaux résultats sur le lot « GRI » 91
II.2.3 b) Principaux résultats sur le lot « MDX » 99
II.2.3 c) Principaux résultats sur le lot « HKC » 103
II.2.3 d) Comparaison des lots « GRI », « MDX » et « HKC » 109
II.3 Transistors ultracourts nMOS Si:C 113

II.3.1 a) Description des transistors du lot « A » 113
II.3.1 b) Description des transistors du lot « B » 115
II.3.1 d) Récapitulatif 115
II.3.2 a) Principaux résultats sur le lot « A » 116
II.3.2 b) Effets des poches de surdopage. 124
II.3.2 c) Principaux résultats sur le lot « B » 129
II.3.2 d) Conclusion intermédiaire sur les nMOS Si:C 137
II.4 Transistors ultracourts pMOS SiGe 138

II.4.1 a) Description des transistors des lot « α » et « β » 139
II.4.1 b) Récapitulatif 140
II.4.2 a) Principaux résultats sur le lot « α » 141
II.4.2 b) Principaux résultats sur le lot « β » 147
6
II.4.2 c) Conclusion intermédiaire sur les pMOS SiGe 149
II.5 Conclusion 151
Chapitre III : Méthode Split C-V canaux courts 154
III.1 Introduction 155
III.2 Présentation de la méthode Split C-V canaux courts 155
III.2.1 Méthode Split C-V classique 156
III.2.2 Méthode Split C-V canaux courts 159

III.2.2 a) Mesures brutes 159
III.2.2 b) Capacités d’overlap 160
III.2.2 c) Extraction de la longueur de grille effective 162
III.2.2 d) Correction de la capacité Cov,canal 163
III.2.2 e) Correction de la résistance série source-drain Rsd 165
III.2.2 f) Comparaison avec la méthode « Fonction Y » 165
III.3 Résultats sur les pMOS SiGe 166
III.3.1 Étude de la mobilité effective pour le lot β 167
III.3.2 Étude à basse température 170

III.3.2 a) Mesures de la mobilité effective à basse température 170
III.3.2 b) Modélisation du comportement en température de défauts 172
III.3.3 Conclusion sur les pMOS SiGe 174
III.4 Résultats sur les nMOS Si:C 174
III.4.1 Étude de la mobilité effective pour le lot B 175
III.4.2 Conclusion sur les nMOS Si:C 176
III.5 Résultats sur les MOS n et p à oxyde ultra fin 177
III.5.1 Étude de la mobilité effective pour le lot « GRI » 177
III.5.2 Étude de la mobilité effective pour le lot « MDX » 180
III.5.3 Étude de la mobilité effective pour le lot « HKC » 181
III.5.4 Comparaison des lots 183
II.6 Conclusion 189
7
Chapitre IV : Bruit électrique Basse Fréquence 192
IV.1 Introduction 193
IV.2 Rappels sur le bruit électrique 193
IV.2.1 Rappels de théorie du signal 193
IV.2.2 Sources de bruit dans un transistor MOS 195

IV.2.2 a) Bruit thermique 195
IV.2.2 b) Bruit de grenaille (Shot Noise) 195
IV.2.2 c) Bruit RTS 195
IV.2.2 d) Bruit en 1/f (Flicker Noise) 196
IV.2.3 Récapitulatif 199
IV.3 Bruit BF dans les transistors à oxyde ultrafin 199
IV.3.1 Bruit BF du courant de drain 200

IV.3.1 a) Apparaillage 200
IV.3.1 b) Résultats expérimentaux et modélisation 201
III.3.2 Bruit BF du courant de grille 206
III.3.3 Synthèse 210
IV.4 Bruit BF des transistors pMOS SiGe 210
IV.4.1 Mesures du bruit 1/f canaux courts 211
IV.4.2 Modélisation du bruit 1/f canaux courts 213

IV.4.2 a) Présentation du modèle de bruit 1/f dans les pMOS SiGe 214
IV.4.2 b) Comparaison du modèle avec les données expérimentales 215
IV.4.3 Conclusion sur le bruit 1/f dans les pMOS SiGe 218
IV.5 Conclusion 219
Conclusion 222
Remerciements 226
Références 228
Publications 234
Annexes 236
8
9
Introduction
La technologie CMOS représente près de 90% du marché des semi-conducteurs et

poursuit sa route dans la miniaturisation qui amènera l’utilisation de dispositifs MOS de
longueur de grille de 40-50nm en 2007-2008 au plan industriel comme l’illustre la figure 1.
Figure 1 : Évolution de la longueur de grille des transistors (d'après la feuille de route ITRS 2001)
La réduction de la longueur de grille des transistors MOS est principalement motivée

par la volonté d’augmenter la densité d’intégration des transistors sur une puce et par le désir
d’augmenter leurs performances, par exemple en niveau de courant délivré ou bien en temps
de propagation. Par loi d’échelle cette réduction de la longueur de grille entraîne des
réductions de paramètres technologiques et électriques des transistors MOS comme
l’épaisseur de l’oxyde de grille ou bien la tension nominale. Cette miniaturisation globale
entraîne aussi des effets néfastes sur certains paramètres électriques régissant le
fonctionnement des transistors MOS. Pour contrecarrer ces effets, plusieurs solutions
technologiques ont été proposées ces dernières années, soit en optimisant les architectures
existantes, soit en proposant de nouvelles architectures. Afin de quantifier les avantages et les
inconvénients de tels dispositifs ultracourts il est indispensable de pouvoir les caractériser
électriquement de façon efficace ainsi que de modéliser le comportement de leurs paramètres
électriques avec la réduction des dimensions.
Au cours de cette thèse nous nous sommes attaché à proposer ou améliorer des
méthodes expérimentales et des modèles physiques pour caractériser le transport électrique
pour trois types d’architecture de transistors MOS conçus pour des longueurs de grille de
50nm et en deçà. Il s’agit de transistors à oxyde ultrafin (1.2nm) fruits d’une collaboration
avec STMicroelectronics, de transistors nMOS à incorporation de Carbone (Si:C) et de
transistors pMOS à hétérojonction Silicium-Germanium (SiGe) fruits d’une collaboration
avec le CEA-Leti. Nous avons décidé d’organiser ce mémoire en fonction des divers types de
caractérisation électrique utilisés et non en fonction des diverses architectures de transistors
MOS afin de mettre en avant le travail effectué pour adapter ces méthodes de caractérisation
électrique et les modèles décrivant le comportement des paramètres extraits par ces méthodes
aux longueurs de grille ultracourtes. Bien sûr, pour chaque type de caractérisation électrique
seront présentés et discutés les résultats obtenus sur les différentes architectures étudiées.
10
Le premier chapitre présentera tout d’abord ce qu’est un transistor MOS à effet de
champ, puis décrira son principe de fonctionnement ainsi que les équations de base régissant
en terme de courants les différents modes de fonctionnement dans lesquels sont utilisés les
transistors MOS. Les effets qu’entraîne la miniaturisation d’un transistor MOS sur les
principaux paramètres électriques conditionnant son fonctionnement seront alors présentés
ainsi que quelques solutions technologiques couramment employées pour des filières 50nm
permettant de limiter certains de ces effets néfastes. Seront ensuite décrites les principales
procédures d’extraction de paramètres basées sur des mesures courant-tension dont la
méthode dite « Fonction Y », principale méthode employée lors de cette thèse.
Le second chapitre décrira technologiquement les trois architectures étudiées lors de

cette thèse ainsi que les résultats obtenus sur le comportement des principaux paramètres
électriques, extraits sur ces dispositifs via des mesures courant-tension par la méthode «
Fonction Y » en fonction de la réduction de la longueur de grille. Nous nous attarderons sur
un paramètre clef, la mobilité des porteurs du canal d’inversion, qui régit le niveau de
transport électrique d'un transistor MOS. Nous nous apercevrons qu’il est nécessaire pour
chaque architecture de considérer que la mobilité à bas champ peut varier avec la réduction
des dimensions. De plus, nous montrerons dans le cas des transistors à oxyde ultrafin qu’il est
nécessaire de faire une correction sur les mesures de courant de drain afin d’extraire
correctement les paramètres électriques. Pour cela nous proposerons une méthode complète
pour extraire les coefficients de partition géométrique du courant de grille afin de corriger le
courant de drain des fuites vers la grille. Nous validerons cette méthode en comparant les
résultats obtenus avec un modèle physique basé sur le calcul de la réponse temporelle d’une
charge d’inversion vers la source, le drain et la grille donnant cette répartition géométrique du
courant de grille en fonction des polarisations source, drain et grille.
Le troisième chapitre montrera une optimisation pour les canaux courts de la méthode
Split C-V basée sur des mesures capacitives pour pouvoir extraire séparément la longueur de
grille effective et la mobilité effective de ces transistors, tout cela dans le but de comprendre
l’origine physique de la dégradation de mobilité constatée au second chapitre sur les trois
architectures aux plus courtes longueurs de grille. Grâce à cette méthode nous pourrons
comprendre les mécanismes physiques engendrant une dégradation de la mobilité, lorsque
c’est le cas, pour chacune de nos architectures. Par exemple, grâce à l’application de cette
méthode à basse température, nous caractériserons les défauts présents dans la couche
enterrée des transistors pMOS SiGe qui peuvent expliquer en partie la dégradation de la
mobilité aux courtes longueurs de grille de ce type de dispositifs.
Le dernier chapitre sera consacré à l’étude du bruit électrique basse fréquence pour deux
architectures. Nous montrerons comment l’étude du bruit en excès dans les transistors MOS
dit bruit 1/f permet de caractériser la qualité de l’oxyde de grille et comment il apporte des
informations utiles au transport électrique des dispositifs. Pour les oxydes ultrafins nous
montrerons que l’oxyde de grille reste de bonne qualité même aux plus courtes longueurs de
grille et pour les transistors à canal enterré SiGe nous montrerons et modéliserons le fait que
leur niveau de bruit 1/f en forte inversion est nettement inférieur à celui de transistors de
référence à canal surfacique et cela même aux plus courtes longueurs de grille.
Finalement nous conclurons sur les principaux résultats pour chaque architecture et sur
l’intérêt de ce type d’études pour des filières CMOS 50nm et en deçà.
11
Chapitre I :
Le transistor MOS
12
Chapitre I : Le transistor MOS
I.1 : Introduction
Avant toute présentation de résultats il est indispensable de rappeler les principes de base
des transistors Métal-Oxyde-Semiconducteur à effet de champ.
Pour cela, une approche simple des équations modélisant le fonctionnement du transistor
MOS sera utilisée afin notamment de relier la valeur des paramètres électriques extraits aux
grandeurs physiques telles que la mobilité, le dopage etc.
Ainsi, le début de ce paragraphe s’efforcera de présenter les équations de base d’un
transistor MOS dans ses différents régimes de fonctionnement. Tout d’abord sera défini ce
qu’est un transistor MOS d’un point de vue technologique, puis seront posées les équations de
base régissant son fonctionnement électrique et cela selon les polarisations appliquées à sa
structure.
Ensuite, les effets de la miniaturisation des dispositifs sur les paramètres électriques d’un
transistor MOS seront présentés. En effet, la miniaturisation des transistors MOS permet
l'augmentation de la densité d'intégration, la réduction de coûts de fabrication, la réduction du
temps de transit des porteurs dans le canal et la réduction de la consommation. Mais la
réduction de la géométrie des transistors MOS entraîne aussi des modifications néfastes de
certains paramètres électriques dont nous présenterons les principaux effets.
Pour contrebalancer ces effets néfastes de la miniaturisation seront présentées certaines
des principales solutions technologiques couramment utilisées dans les technologies CMOS les
plus avancées.
Pour finir, seront présentées les diverses méthodes d’extraction des paramètres électriques
d’un transistor MOS ainsi que celle utilisée principalement dans toutes nos études.
I.2 : Principe de fonctionnement d’un transistor MOS

Tout d’abord, commençons par une approche simple des équations modélisant le
fonctionnement du transistor MOS.
En préambule, définissons ce qu’est le dopage de type N ou P d’un cristal de Silicium :
l’atome de silicium fait parti de la colonne IVA du tableau de Mandeleiv (voir tableau 1) donc il
a 4 électrons sur son niveau de valence. Si on introduit un atome de la colonne VA, ayant donc
5 électrons sur son niveau de valence, dans un cristal de silicium cet atome aura tendance à
donner au cristal un électron libre pour se placer en site substitutionnel d’un atome de Silicium.
Donc, si on introduit une dose importante d’atomes de la colonne V dans un cristal de Silicium,
on aura un surplus de la densité d’électrons libres d’électrons par rapport à son état initial. C’est
ce qu’on appelle doper un substrat et dans ce cas on aura un dopage de type N car on aura
favorisé les électrons (N=charge négative). De façon symétrique, si on introduit un atome de la
colonne IIIA, ayant donc 3 électrons sur son niveau de valence, celui-ci aura tendance à prendre
au cristal un électron libre pour se placer en site substitutionnel d’un atome de Silicium. On peut
considérer qu’il a donné une charge virtuelle positive au cristal que l’on appelle « trou ». Ceci
est un dopage de type P (P=charge positive). Pour des raisons de compatibilité technologique,
c’est le Bore qui est utilisé principalement pour doper positivement un substrat Silicium alors
que ce sont le Phosphore et l’Arsenic qui sont utilisés habituellement pour le doper
négativement.
13
Tableau 1: Tableau périodique des éléments.

Le principe de fonctionnement d’un transistor à effet de champ (JFET, MOSFET)
consiste en la possibilité de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par l’application d’une tension sur une électrode de commande située en
surface appelée grille. Ceci le différencie d’un transistor bipolaire (BJT) dont la concentration et
le flux des porteurs circulant entre un émetteur et un collecteur sont contrôlés par un courant au
niveau de la base située entre l’émetteur et le collecteur.
Un transistor MOS à enrichissement à canal N est une structure MOS (Métal-Oxide-
Semiconducteur) sur un substrat de type P à laquelle on adjoint des zones de type N de part et
d’autre de la capacité MOS (voir figure 1) de façon à pouvoir faire passer un courant dans une
couche d’inversion d’électrons formée dans le substrat juste sous l’oxyde de grille. La capacité
MOS se compose d’une première couche appelée « grille » la plupart du temps en Silicium poly
cristallin très fortement dopée N ou P qui sert de contact électrique (le M de MOS), d’un
« oxyde de grille » (le O de MOS) généralement en Silice (SiO2) qui est réalisé par oxydation
thermique d’un « substrat » en silicium cristallin (le S de MOS). Ce sera cette capacité MOS qui
contrôlera, selon la polarisation qu’on lui applique, la création ou non d’une couche d’inversion
dans le substrat mettant en contact électrique la source et le drain (voir §I.2.2).
Vg Vd
Grille
Source Drain
Oxyde
tOX
+
y n xj n+
Canal L W
x Substrat P
Vsub
Figure 1 : Structure schématique de base du transistor Métal-Oxyde-Semiconducteur (canal N).
14
Ainsi, le transistor MOS se décompose en trois parties principales: l’électrode de grille,

les électrodes de source et de drain et le canal de conduction entre ces deux dernieres. La grille
est polarisée par la tension Vg, le drain par la tension Vd et la source ainsi que le substrat sont
reliés à la masse. Les tensions Vg et Vd permettent de contrôler le courant qui passe dans le
canal.
Le dopage du canal, la profondeur xj des jonctions source et drain, la largeur Wm et la
longueur Lm sur le masque, l’épaisseur tox de l’oxyde de grille sont les paramètres
caractéristiques du transistor. W et L sont les dimensions effectives du canal du transistor.
I.2.1 : Notion de potentiel de bandes plates [Sze'81]
En polarisant la grille à un potentiel Vg nul, il ne devrait pas avoir de courbure de bande à

l’interface Si/SiO2 et dans le cas général le potentiel Vg devrait être égal à la différence entre le
potentiel de surface Ψs et de celui crée par les charges de désertion sous la grille :
Q SC
VG = ΨS − (1)
C ox
Mais, dans les oxydes de grille des transistors MOS se trouvent habituellement des
charges, de sorte que même si le potentiel de grille appliqué est nul il y a une courbure de bande
à la surface de semiconducteur. En général, ces charges d'origines technologiques sont
positives. La valeur du potentiel de grille qu'il faut appliquer pour contrecarrer l'effet de ces
charges s'appelle le potentiel de bande plate VFB. De plus, ce potentiel de bande plate de la
structure MOS est non seulement relié à la densité de charges dans l'oxyde Qox mais aussi à la
différence des travaux de sortie entre le métal de grille et le semiconducteur : Φ MS = Φ M − Φ S .
L'équation de continuité des potentiels s'écrit alors :
QSC
VG = V FB + ΨS − (2)
C ox
QSC étant la charge de la zone désertée sous l’oxyde de grille, Ψs est le potentiel à
l’interface Si/SiO2 et Cox la valeur de la capacité MOS.
En annulant le potentiel de surface ( Ψ s = 0 ) la tension de bande plate devient :
Q ox
VFB = Φ MS − (3)
C ox
Au plan technologique, la valeur de VFB permet de déduire et de contrôler la quantité de
charges fixes présentes dans les oxydes. Cette valeur de VFB s’extrait principalement de mesures
capacitives via la méthode de Maserjian.
Dans les structures MOS réelles l'interface oxyde – semiconducteur n'est pas parfaite. Le
gap du semiconducteur très près de la surface se trouve rempli d'états localisés identiques aux
états localisés des semiconducteurs amorphes ou fortement désordonnés. On peut définir une
capacité associée à la charge des états d'interface de sorte que :
dQ SS
C SS = − = qN SS (4)
dΨ S
15
Dans le cas d'une densité d'états faiblement dépendante de l'énergie et dans

l'approximation d'une statistique de température nulle pour les états localisés (T = 0K) on peut
obtenir le potentiel de grille Vg par :
Qi + Q D + QSS
VG = V FB + ΨS − (5)
C ox
avec Q SS = qN SS ΨS , la charge d'états d'interface excédentaire.
Figure 2 : Etats d'interfaces localisés et densité d'états Nss dans un nMOSFET.

Sur la figure 2, est représentée l’interface Si/SiO2 d’un MOS réel avec des états
d’interface répartis dans le gap du semiconducteur. Ainsi, dans le gap nous auront une densité
d’états non nulle que l’on considère au premier ordre comme constante (états distribués
uniformément dans le gap).
I.2.2 : Calcul des charges dans le substrat [Sze'81]
L'effet de champ consiste à modifier la concentration des porteurs au voisinage de

l'interface oxyde/silicium par l'application d'un potentiel électrique sur la grille qui modifie les
courbures des bandes d'énergie du semiconducteur.
Pour une polarisation positive (régime d'inversion) ou négative (régime d'accumulation)
les bandes près de l'interface Si/SiO2 sont courbées par effet de champ, ce qui crée une
concentration plus élevée à la surface du semiconducteur que dans le volume.
Pour un potentiel de grille Vg > 0 on attire les électrons du semiconducteur près de la
surface. Pour un potentiel de grille Vg < 0 on attire les trous du semiconducteur près de la
surface. L'équation de neutralité s'écrit : n o + N A− = p o , ou N −A représente les accepteurs
ionisés, n0 et p0 les concentrations intrinsèques d’électrons et de trous.
L'équation de Poisson donne l'évolution du potentiel dans la structure. La charge dans le
silicium QSC s'obtient dans l'hypothèse d'une statistique de Boltzmann, selon :
12
 2
12 n  qΨ s
  − qΨ s  qΨ s 
Q SC = (2ε Si kT )  i2  e kT − 1 +  e kT − 1 +
    kT  (6)
 N A     
où Ψs est le potentiel de surface, ni la concentration intrinsèque (ni2=n0+p0) et εSi la
permittivité électrique du Silicium.
16
Figure 3 : Diagrammes de bandes d'énergie dans un nMOSFET.

Sur la figure 3, est représentée le diagramme de bande de la capacité MOS à Vg nul.
Maintenant selon la polarisation que l’on appliquera sur la grille ce diagramme va changer. On
peut donc distinguer 3 régimes:
• accumulation : Ψs < 0, Vg < VFB , dans ce cas le potentiel de surface est tel qu'il y
a davantage de porteurs majoritaires (des trous en surface) donc :
qΨs
−
p s = po e kT
>> p o >> n o (7)
d'où :
qΨs
−
Q SC = (2ε kTN A ) e (8)
12 2 kT
• désertion (déplétion) : V g ≥ 0 , 0 < Ψs < ΦF . Dans ce cas le potentiel de surface

est tel qu'il y a une désertion des porteurs majoritaires en surface sans avoir
beaucoup de porteurs minoritaires:
n ( x ) << p( x ) << N A (9)
d'où :
12
 qΨs 
QSC ≅ (2ε kTN A )
12
  (10)
 2kT 
Ce qui nous donne QSC ≅ 2qε N A ΨS pour la charge de déplétion (ou
désertion). Elle correspond à la charge constante QD distribuée entre 0 et xd, où xd
s'appelle la largeur de la zone de désertion :
xd
Q D = ∫ qN A dx = qN A x d = 2qε N A ΨS (11)
0
• inversion : Le potentiel de surface est tel qu'il y a un enrichissement de porteurs

minoritaires à la surface. Dans le cas n (ΨS ) = p o résulte ΨS = 2ΦF avec ΦF le
potentiel de Fermi. Donc la charge dans le semiconducteur provenant pour
l'essentiel des porteurs minoritaires s’écrit :
17
qΨ 12 qΨS
ni 2 kTS  2ε kTni2 
QSC = (2ε kTN A ) ≈   e 2 kT
12
e  (12)
NA  NA 
On appelle cette charge la charge d'inversion et on la note Qi. On peut distinguer :
o l’inversion faible : Φ F < ΨS < 2Φ F et donc Qi << Q D
o l’inversion forte : ΨS > 2Φ F et donc Qi >> Q D
Oxyde
Métal Semiconducteur
EC EFm EC
φf
EFm Ei Vg<0 Ei
EF EF
EV EV
(a) (b)
EC EC
Ei Ei
EF EF
Vg>0 EV Vg>0 EV
EFm
EFm
(c) (d)
Figure 4 : Diagrammes de bandes d'énergie du système Métal-Oxyde-Semiconducteur à canal N :
(a) bandes plates, (b) accumulation, (c) déplétion ou faible inversion et
(d) forte inversion [Sze'81].
La figure 4 synthétise les différents régimes et montre le diagramme de bandes pour

chacun d’eux. Ainsi, en forte inversion se crée une couche de porteurs minoritaires (pour un
NMOS des électrons) à l’interface Si/SiO2. C’est dans ce régime qu’est principalement utilisé le
transistor MOS car cette couche de porteurs minoritaires met électriquement en contact la
source et le drain. En effet, la source et le drain étant de dopage opposé au substrat leurs
porteurs majoritaires correspondent aux porteurs minoritaires de la couche d’inversion. Ainsi, si
on polarise le drain positivement en gardant la source à la masse, on va attirer les électrons de la
couche d’inversion vers le drain et comme la charge d’inversion doit rester constante sous la
grille, c’est la source qui fournira des électrons en quantité équivalente pour compenser ceux
partis vers le drain. Nous avons donc créé un courant d’électrons de la source vers le drain que
l’on peut contrôler via la polarisation que l’on applique à la grille. Nous obtenons donc un
transistor à effet de champ comme nous l’avions défini précédemment (voir § I.2).
18
I.3 : Régimes de fonctionnement d’un transistor MOS et

équations de base
Concernant la tension appliquée au drain nous pouvons distinguer trois régimes de
fonctionnement : le régime ohmique, non-ohmique et le régime de saturation.
I.3.1 : Calcul du courant de drain en régime ohmique
Nous commençons par le régime ohmique bien que le régime principal de fonctionnement
d’un transistor MOS soit le régime de saturation car c’est dans ce régime que sont faites
principalement les mesures courant-tension servant à extraire les paramètres électriques du
transistor MOS (voir § I.6).
I.3.1 a) : Cas de la forte inversion
Le régime ohmique est caractérisé par de faibles tensions de drain. Dans ce cas, le canal
du transistor se comporte comme une résistance quasi bidimensionnelle contrôlée par la tension
de grille. Le courant de drain s’écrit alors :
W
Id = µ eff QiVd (13)
L
où Qi est la charge absolue d’inversion et µeff la mobilité effective des porteurs dans le canal.
La mobilité effective dépend de la charge d’inversion selon [Ghibaudo ’86] :
µo
µ eff =
Q (14)
1+ i
Qc
où µo est la mobilité sous champ électrique faible, et Qc est la charge critique qui caractérise la
diminution de mobilité aux fortes tensions de grille. Une valeur typique de Qc est 1013 q.cm -2 .
La transconductance du transistor g m = dI d dVg s’obtient à partir des relations (13) et
(14) et de l’équation de neutralité électrique (conservation de la charge) :
W µ eff
2
Ci
gm = C oxVd (15)
L µ o C ox + C d + C ss + C i
où Cox, Cd, Css, Ci sont les capacités associées respectivement à l’oxyde de grille, à la zone de
déplétion, aux états d’interface et à la couche d’inversion. Cette relation décrit la
transconductance de façon continue de la faible à la forte inversion.
Le potentiel de surface dépend peu de la tension de grille en forte inversion. Le courant
s’obtient alors avec l’aide des relations (2) et (3) :
W V g − Vt
Id = µ o C oxVd (16)
L 1 + θ 1 (V g − Vt )
19
où θ 1 = C ox Qc est le facteur intrinsèque de réduction de la mobilité du à l’interaction entre les

porteurs du canal d’inversion et les phonons du réseau cristallin appelé « premier facteur
d’atténuation de mobilité », et Vt est la tension de seuil de charge (voir § I.3.3 c)). La
transconductance est donnée par :
W µo
gm = C oxVd
[
L 1 + θ 1 (V g − Vt ) 2 ] (17)
Pour des transistors de faible longueur de grille, il faut tenir compte du « second facteur
de réduction de la mobilité » θ2 qui tient compte de la rugosité de surface à l’interface Si/SiO2.
Dans ce cas, le courant de drain s’écrit [Hong '87]:
V g − Vt − V d 2
I d = Gm Vd
1 + θ 1 (V g − Vt − Vd 2) + θ 2 (V g − Vt − Vd 2 )
2 (18)
W
avec G m = µ0 C ox le paramètre de transconductance.
L
La transconductance devient dans ce cas :
g m = G mV d
[1 − θ (V
2 g − Vt − V d 2 )
2
]
[1 + θ (V
1 g − Vt − Vd 2 ) + θ 2 (V g − Vt − Vd 2 ) ]
2 2
(19)
Les expressions (18) et (19) sont très importantes car ce sont elles qui servent de base à
l’extraction des paramètres électriques du MOSFET.
I.3.1 b) : Cas de la faible inversion
En régime de faible inversion le courant de drain varie exponentiellement avec Vg et il

est donné par [Grotjohn '84] :
W kT  qA(V g − Vt ) 
Id = µ o C d Vd exp 
 (20)
L q  kT 
Avec :
C ox
A= (21)
C ox + C d + Css
Dans la relation (20) on a tenu compte qu'en faible inversion Q i Q c << 1 , donc la
dépendance de µeff avec la charge est négligeable, la mobilité atteint un plateau de valeur µo.
La transconductance varie proportionnellement au courant:
q
gm = AI d (22)
kT
Les caractéristiques g m I d en fonction de Vg permettent de connaître la densité des états
d’interface, si la valeur de rapport des capacités, A, est connue.
20
Une estimation de la densité d'états d'interface Nss peut être effectuée si on calcule
l'inverse de la pente en inversion faible S (en anglais "subthreshold swing") :
 ∂VGS  kT  C D + C SS 
S =   = 2.3 1 +  (23)
 ∂logI DS  VDS = const. q  C ox 
Ce paramètre S a une grande importance car il permet de savoir si une technologie ne
présente pas trop d’états d’interface, donc il caractérise la qualité de l’interface Si/SiO2. Mais
surtout il gouverne (en fonction aussi de la tension de seuil) le courant de drain à l’état « off »,
c'est-à-dire à tension de grille nulle. Ainsi, une faible valeur du paramètre S permet de garantir
une interface de bonne qualité, ce qui améliore le transport dans la couche d’inversion, et
garantit une faible consommation du transistor à l’état « off » pour peu que la tension de seuil
soit bien maîtrisée.
En regardant la formule (23), on se rend compte qu’il y a une valeur minimale de cette
kT
pente sous le seuil qui vaut S min = 2.3 , ce qui donne environ 60mV par décade de courant à
q
température ambiante. Pour des technologies Silicium massif, une valeur satisfaisante pour le
paramètre S est d’environ 80mV par décade.
Log(Id) Id
Vd << Vd,sat
Inversion Inversion
faible forte effet
d’atténuation de
S la mobilité
Inversion Inversion
Vd << Vd,sat faible forte
0 Vt Vg 0 Vt Vg
Figure 5 : Caractéristique Id-Vg en régime ohmique schématisée en échelle logarithmique (a) et linéaire (b).
Au final, la figure 5 montre la variation du courant de drain à une polarisation de drain

donnée en régime ohmique en fonction de la tension de grille. C’est ce que l’on appelle une
caractéristique Id-Vg. C’est à partir de ce type de courbes que sont extraits les paramètres
électriques contrôlant le fonctionnement d’un MOSFET.
I.3.2 : Calcul du courant de drain en régime de saturation
Lorsque la tension du drain augmente, la différence de potentiel entre le drain et la grille

VDG diminue, en conséquence la charge d'inversion diminue lorsqu'on approche du drain. Pour
une valeur de tension de drain Vd,sat ≈ V g − Vt , le canal proche du drain est pincé et le courant
de drain reste constant avec l'augmentation de la tension de drain. Après intégration de la
conductance le long du canal nous obtenons l’expression suivante pour le courant de drain :
21
Vd
W 1
I d,sat = ∫
0
L
µ eff Q i dΦ c ≈ G mV d2, sat
2
(24)
où Q i = C ox ⋅ (Vg − Vt − Φ c ), Φc étant la différence entre les quasi niveaux de Fermi des

électrons et des trous.
Mais pour des dispositifs courts, le courant de drain ne reste pas constant mais continue à
augmenter légèrement avec la polarisation de drain. Cette augmentation est due à trois effets du
second ordre [Skotnicki ’2000] :
• L’éloignement du point de pincement par rapport au drain
• La réduction de la tension de seuil avec l’augmentation de la tension de drain
• L’effet d’avalanche
Le calcul du courant de saturation dans ce cas est assez complexe, néanmoins on peut
l’approximer par :
 V d − V d , sat 
I d , sat (V d ) = I d , sat 1 +  (25)
 VE 
L ε 
où V E = Vd , sat avec λ 0 =  Si x j t ox  .
λ0  ε ox 
C’est dans ce régime avec Vd=VDD , VDD étant la tension d’alimentation du transistor, que
sont généralement utilisés les transistors MOS, c’est ce qu’on appelle l’état « on ». Le transistor
MOS se comporte alors comme une source de courant dont l’intensité est contrôlée par une
grille de commande (Vg).
Si on continue à augmenter la tension de drain, le champ électrique longitudinal Ex
deviendra très important. Les porteurs dans le canal peuvent alors acquérir des énergies
suffisantes pour générer des paires électron-trou par ionisation par impact. A leur tour, les
porteurs générés par impact, accélérés par le fort champ, peuvent générer des nouvelles paires
électrons-trous. Ce phénomène d'avalanche conduit à une forte et brusque augmentation du
courant de drain.
Id
effet
régime régime d’avalanche
ohmique de saturation
Id,sat
Vg >> Vt
0 Vd,sat = Vg - Vt
Vd
Figure 6 : Caractéristique Id-Vd en forte inversion schématisée.
22
Au final, la figure 6 montre la variation du courant de drain à une polarisation de grille

donnée en forte inversion en fonction de la tension de drain. C’est ce qu’on appelle une
caractéristique Id-Vd. C’est aussi à partir de ce type de courbes que sont extraits certains
paramètres électriques contrôlant le fonctionnement d’un MOSFET.
I.3.3 : Notion de tension de seuil
La tension de seuil Vt est la valeur de tension de grille pour une valeur particulière du
potentiel de surface ψ s = 2φ F , φ F représentant le potentiel de Fermi. Il y a différentes
définitions pour Vt et différentes méthodes d'extraction de la tension de seuil.
I.3.3 a) : La tension de seuil à courant constant Vtcc [Ghibaudo ’89a]
Vtcc est la tension de grille pour laquelle le courant de drain en régime ohmique vaut
W
0.1µA × . Ce type d'extraction est utilisé dans les études de fiabilité parce que sa
L
détermination est rapide et simple.
I.3.3 b) : La tension de seuil à courant extrapolée Vt,ext [Ghibaudo ’89a]
Vt ext est égale à la tension de grille extrapolée linéairement à partir du point d'inflexion de
la caractéristique Id(Vg) en régime ohmique au maximum de la transconductance (voir figure
7) :
I d max
g m max = (26)
V g max − Vt ,ext
En utilisant l'équation précédente on obtient :
1 + θ 1 (V g max − Vt − Vd 2 ) + θ 2 (V g max − Vt − Vd 2 )
2
I d max = g m max ⋅ (V − Vt − V d 2) ⋅ (27)

1 − θ 2 (V g max − Vt − V d 2)
g max 2
d'où :
θ 1 (V g max − Vt − Vd 2 )2 + 2θ 2 (V g max − Vt − Vd 2)3
Vt ,ext = Vt + V d 2 − (28)
1 − θ 2 (V g max − Vt − V d 2)
2
Donc :
Si θ 2 = 0 , Vt ext = Vt + Vd 2 − θ 1 (Vgmax − Vt − Vd 2)
2
•
• et si θ 1 = 0 , Vt ext = Vt + Vd 2
Donc Vt ext est une sous-estimation de Vt à partir du moment où le phénomène de
réduction de la mobilité et l'effet parasite de résistance source - drain ne sont pas négligeables.
23
gm,max
Id
gm
Id(gm,max)
Vd << Vd,sat
0 Vt,ext Vg
Figure 7 : Illustration de la méthode pour extraite la tension de seuil extrapolée.
I.3.3 c) : La tension de seuil de charge Vtch
En forte inversion on peut extraire la tension de seuil Vt et le paramètre de

W
transconductance G m = µ0 C ox en utilisant les caractéristiques I d g m en fonction de Vg en
L
régime ohmique [Ghibaudo '88] :
⋅ (Vg −Vt −Vd 2)

Gm Vd
Y(Vg ) ≈
1−θ2(Vg −Vt −Vd 2)
2 (29)
Si θ 2 = 0 la fonction Y est donc une droite qui coupe l'axe des abscisses à
Vg = Vt ch + Vd 2 d'où Vtch.
Dans le cas des transistors avancés θ 2 ≠ 0 et l'extraction devient délicate, mais des
méthodes d'extraction ont été proposées.
Le paragraphe I.6 présentera en détail cette méthode d’extraction de paramètres appelée
« Fonction Y » notamment pour extraire la tension de seuil. C’est cette méthode que nous avons
utilisée préférentiellement lors de nos études. Nous appellerons donc par la suite dans ce
mémoire tension de seuil la tension de seuil de charge calculée par cette méthode.
I.3.4 : Notion de mobilité
La mobilité traduit l'aptitude des porteurs à se déplacer dans la couche d’inversion sous
l'effet d'un champ électrique. C’est un paramètre clef des transistors MOS car c’est elle qui
gouverne le niveau du courant de drain à polarisation fixe. Une technologie donnant une bonne
mobilité permet d’obtenir un bon niveau de courant ce qui est crucial pour des transistors MOS.
Elle dépend de nombreux paramètres : le champ électrique, l’orientation du cristal, le dopage du
substrat ou encore la température. Dans ce paragraphe, nous allons passer en revue les
24
principaux effets qui influent sur la mobilité et en particulier, les différents mécanismes de
collision qui détériorent la mobilité des porteurs dans la couche d’inversion.
Ces mécanismes de collisions sont nombreux, on peut citer entre autres :
• les collisions sur les phonons acoustiques ou optiques
• les collisions Coulombiennes
• les collisions sur la rugosité de surface
• les collisions porteurs-porteurs
• les collisions sur les impuretés neutres.
L’influence de ces mécanismes sur la mobilité dépend fortement des conditions
intrinsèques et extérieures (dopage, température, etc.). Les trois mécanismes de collisions
dominants sont les collisions sur les phonons, coulombiennes et sur les rugosités de surface
[Jeon '89].
I.3.4 a) : Collisions sur les phonons
Ce type de collisions résulte des vibrations du réseau. Pour une température inférieure à
100K, on trouve les phonons acoustiques, donnant des collisions quasi-élastiques à faible
champ qui conduisent à une mobilité à l’interface de la forme [Sah '72, Jeon '89] :
µpha ∝ Ninv1/3 T-1 (30)
où Ninv est la concentration de porteurs de la couche d’inversion, T la température
absolue.
A des températures plus élevées (100K≤ T ≤ 370K), on trouve les phonons optiques. Ils
conduisent à l’expression de la mobilité suivante [Sah'72, Jeon'89] :
µpho ∝ Ninv1/τ T-n (31)
où τ=3.6 et n=1-1.5, ces deux constantes dépendant essentiellement de l’orientation
cristallographique.
I.3.4 b) : Collisions sur les centres coulombiens
Ce mécanisme est dû aux sites chargés près du canal. Dans la plupart des cas, ces charges
sont localisées principalement près de l’interface Si/SiO2. Ces collisions coulombiennes
commencent à se manifester à des températures suffisamment basses lorsque les collisions sur
les phonons ne sont pas dominantes. Elles sont importantes en situation de faible inversion,
mais deviennent moins effectives lorsqu’on passe en forte inversion à cause de l’effet
d’écrantage des charges par les porteurs minoritaires. L’atténuation de la mobilité est donnée
par l’expression analytique suivante [Sah '72] :
µcc∝Ncs-1T (32)
où Ncs est la concentration de charges de surface, comprenant la charge fixe de l’oxyde et la
charge d’états d’interface, plus la charge localisée due aux impuretés ionisées.
I.3.4 c) : Collisions sur la rugosité de surface
25
Les défauts à l'interface Si/SiO2 constituent une importante source de collisions. Ces
collisions sur les rugosités de surface sont indépendantes de la température et dominantes pour
les forts champs électriques. Elles peuvent être modélisées par [Jeon '89] :
µsr ∝ Eeff-2 (33)
Eeff étant le champ électrique transversal effectif, donné par [Sun'80]:
q (η .Ninv + Ndep)
E eff = (34)
εsi
où q est la charge électronique, Ninv et Ndep les densités de charge des zones d’inversion et de
déplétion, εsi la permittivité du silicium et η une constante (1/2 pour les e- et 1/3 pour les h+).
I.3.4 d) : Synthèse
La contribution relative de ces trois mécanismes dépend de la température et de la

concentration de porteurs dans le canal. A température ambiante et en faible inversion, la
mobilité est contrôlée par les collisions sur les phonons et par les collisions coulombiennes,
alors qu’en forte inversion les collisions sur les rugosités de surface sont prépondérantes. A
basse température, seuls les deux derniers mécanismes sont significatifs, les collisions sur les
phonons étant minimes et "masquées" par les autres mécanismes. La figure 8 résume tout cela
de façon schématique.
collisions sur
LOG µeff les rugosités
collisions
Coulombiennes de surface
4K
77K
300K
collisions sur les phonons
LOG Ninv
Figure 8 : Variations de la mobilité µeff en fonction de la concentration de porteurs de la couche

d’inversion Ninv pour différentes températures [Jeon'89].
Un lien peut être fait entre ces composantes de la mobilité et les facteurs d’atténuations de
mobilité définis au paragraphe I.3.1 a). On définit la mobilité effective en fonction de la tension
de grille en régime ohmique ainsi :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
é (35)
avec :
26
W
θ 1 = θ 1, 0 + µ0 C ox R sd (36)
L
où Rsd est la résistance série source-drain (voir § I.4.3).
On peut alors dire que le premier facteur d’atténuation de mobilité représente les
collisions sur les phonons (θ1,0) et la perte de mobilité dans les accès source et drain et le second
facteur d’atténuation de mobilité représente les collisions sur les rugosités de surface à
l’interface Si/SiO2. Le terme µ0 est la mobilité à bas champ, ce qui veut dire en terme de
caractéristique Id-Vg que c’est la mobilité des porteurs sous le seuil (dans la partie exponentielle
du courant) ; celle-ci est généralement considérée constante avec la tension de grille et ne
dépends donc principalement que du dopage.
I.4 : Effets de la miniaturisation des MOSFETs
Figure 9 : Diminution de longueur de grille des technologies CMOS (source : ITRS2001).

Depuis des décennies, le monde de la microélectronique s’évertue à réduire de plus en
plus la dimension des transistors MOS. La technologie d'aujourd'hui permet la réalisation des
transistors MOS avec des canaux ultracourts allant jusqu’à des longueurs décananométriques
(voir figure 9). Parmi les principaux avantages induits par la réduction d'échelle ont peut citer
l'augmentation de la densité d'intégration, la réduction de coûts de fabrication, la réduction du
temps de transit des porteurs dans le canal, la réduction de la consommation. Mais la réduction
de la géométrie des transistors MOS entraîne aussi des modifications néfastes de certains
paramètres électriques parmi lesquels : la diminution de la mobilité, la dépendance de la tension
de seuil avec la longueur de canal, l'augmentation de la conductance de sortie etc.
Des lois de réduction d'échelle ont été proposées afin de minimiser les effets de canaux
courts. Leur but est de garder le même niveau de champ électrique interne quelque soit les
dimensions du transistor.
On présente ci-dessous une méthode qui autorise des facteurs de réductions d'échelle
différents (λ et κ). Cette loi a été proposée par Baccarani [Baccarani '84] pour les applications
sub-0.25 µm. Ces relations sont résumées sur le tableau 2 ci-dessous :
27
Paramètre Expression Facteur d’échelle

physique
Dimensions W, L, Tox, xj 1/λ
Potentiels ΦG, ΦD 1/κ
Concentrations NA, ND
d’impuretés λ2/κ
Champ E
Electrique λ/κ
Capacités Cox, Cj 1/λ
Puissance ID.VDD 1/κ2
Tableau 2: Lois de réduction d’échelle d’après Baccarani [Baccarani '84].
De façon générale, le tableau 2 montre qu’il ne suffit pas de diminuer les dimensions
géométriques du transistor (L et W) mais aussi les dimensions des couches technologiques de
celui-ci : oxyde de grille, jonctions source et drain …etc. Par exemple, pour un transistor de
50nm de longueur de grille, l’oxyde de grille ne doit pas être plus épais que 1.2nm, ce qui ne
signifie que quelques monocouches de silice. Or une si fine couche d’isolant va fuir par effet
tunnel et ne jouera plus son rôle d’isolant. C’est pour cela notamment que pour des générations
encore plus avancées, le changement de la nature de l’oxyde de grille est envisagé pour aller
vers des matériaux à haute permittivité électriques (High K), comme l’oxyde d’Hafnium (HfO2)
qui permettront de garantir la même capacité d’oxyde mais avec des épaisseurs de la couche
d’oxyde plus grandes afin de limiter les fuites à travers l’oxyde. Ce type de transistors n’ont pas
fait l’objet d’étude de notre part mais il nous semble pertinent de parler de certaines solutions
envisagées pour des problèmes que notre étude soulèvera (voir § II.2.2).
I.4.1 : Origine des effets de canaux courts
Afin de comprendre l’origine des effets de canaux courts, nous reprenons ici une étude
proposée par T. Nguyen et J. Plummer [Nguyen '81].
L'équation de Poisson, qui donne l'évolution du potentiel dans la structure s'exprime par :
∂Ex ∂Ey
εsi ( x, y ) + εsi ( x, y ) = ρ ( y ) (37)
∂x ∂y
La composante verticale du champ électrique Ex provient principalement de l'électrode de
grille. La composante latérale Ey du champ électrique est originaire des jonctions de source et
de drain. On peut associer le premier terme de l'équation à une densité de charge de grille qNg et
le deuxième à une densité de charges de jonction qNj. La somme de qNg et qNj peut être
interprétée comme la densité de charge totale.
Dans le cas des transistors à canaux long, la composante transversale de champ Ey peut
être négligée. L'équation de Poisson se résume dans ce cas à sa forme unidimensionnelle :
qNg = ρ (38)
En réduisant les dimensions des transistors, la composante latérale du champ n’est plus
négligeable et le terme qNj ne peut plus être ignoré. La charge n’est alors plus contrôlée
28
uniquement par la grille. Comme la densité de charges de jonction est dépendante des
dimensions du transistor et des polarisations appliquées, la tension de seuil dépend également de
ces grandeurs.
La miniaturisation du canal change la distribution du potentiel qui passe d’une
distribution unidimensionnelle à une distribution bi-dimensionnelle. On voit donc que
l’approximation du canal graduel faite dans le cas des canaux longs n’est plus valable pour les
transistors MOS à canaux courts. Par la suite, nous allons décrire les principales conséquences
de cette distribution de potentiel bi-dimensionnelle.
I.4.2 : Effet du champ électrique sur la mobilité
La mobilité dépend des champs électriques longitudinal et transversal. C'est à dire la

mobilité dépend aussi de la polarisation appliquée entre le drain et la source ainsi que de celle
appliquée sur la grille. Plus on réduit les composants, plus l'impact de la composante
longitudinale du champ sur la mobilité augmente.
Pour des tensions Vds faibles on peut négliger l'effet du champ électrique longitudinal. Le
champ électrique transversal confine les électrons vers l'interface Si/SiO2. Les collisions en
surface déterminent une réduction de la mobilité. Pour décrire ce phénomène on utilise une
formule empirique :
µ no
µ *n =
1 + θ G (Vg − Vt )
(38)
où µ *n représente la mobilité corrigée seulement de l'effet de champ transversal, µ no la valeur

pour des champs transversaux faibles (Vg=Vt) et θG un paramètre empirique.
Le champ électrique longitudinal détermine une autre réduction de la mobilité. Pour des
valeurs importantes de champ longitudinal on obtient la saturation de vitesse moyenne des
porteurs. Cet effet apparaît vers le drain, où le champ atteint les plus grandes valeurs et
augmente avec la réduction de longueur du canal. Pour tenir compte de cet effet on utilise une
relation approchée de la vitesse des porteurs avec le champ électrique longitudinal.
µ n*
µn =
µ* (39)
1+ n Ey
vs
où µ n est la mobilité corrigée des effets de champ transversal et longitudinal, v s est la vitesse
moyenne de saturation des porteurs.
Pour des valeurs faibles de E y on obtient µ n ≈ µ*n et pour Ey important on obtient la
saturation de vitesse des électrons, c'est à dire µ n ≈ v s E y .
Dans une première approximation on peut écrire E y = Vds L , et la relation (39) devient :
µ no
µn =
1 + θ G (Vg − Vt ) + θ D (Vd − Vs )
(40)
où θ D = µ no (v s L ) ou bien considéré comme un paramètre empirique de la relation (40).
29
I.4.3 : Effet de la résistance série source - drain
La résistance de canal diminue avec la diminution de la longueur de canal. On ne peut

plus négliger l'effet de résistance série côté source et drain Rs et Rd respectivement. Cela conduit
en régime ohmique à une diminution de la tension effective appliquée entre la source et le drain
du transistor intrinsèque (Vd's') par rapport à la tension appliquée aux électrodes :
Vd's' = Vds − (R s + R d )I d (41)
Donc le courant de drain devient :
 G m (Vg − Vt ) 
Id =   Vds (42)
1 + G m (Vg − Vt )(R s + R d ) 
où G m = (Wµ o C ox ) L .
Vg
Rs Rd
Id
V’d Vd
Figure 10 : Schéma électrique équivalent du MOSFET - influence des

résistances séries de source et de drain
Par comparaison à un transistor idéal dans les mêmes conditions de polarisation, il y a une
diminution de courant de drain. Cet effet est mieux mis en évidence par la diminution de la
conductance de canal par rapport à celle du transistor idéal :
g 'o
go = (43)
1 + g 'o (R s + R d )
La conductance de canal est définie par : g o = dI d dVds .
Il est donc possible, en régime ohmique, si on connaît la résistance série source-drain de
calculer un courant de drain corrigé de l’influence de cette résistance série :
I
I d,cor =
Id (44)
1− (R s + R d )
Vd
Cette manipulation nous sera utile lorsque l’on calculera la mobilité effective à partir de
mesures capacitives pour des transistors ultracourts (voir § III.2.2 e)).
30
I.4.4 : Influence des zones de déplétion de source et de drain
L’approximation du canal graduel néglige les zones de déplétion source et drain Ws et

Wd. Cette condition qui peut s’écrire Ws+Wd << Lg, n’est plus valable lorsque la longueur de
grille Lg diminue et devient du même ordre de grandeur que Ws et Wd qui sont données par :
2.εs 2.εs
Wd = .(Vd + Vbi ) et W s = .Vbi (45)
q.Na q.Na
kT  Na.Nd 
où Vbi est la tension interne de jonction donnée par: Vbi = ln .
q  ni 2 
I.4.4 a) : Partage de charge
Une conséquence majeure du rapprochement des jonctions source et drain est la perte par
la grille du contrôle d’une partie des charges situées à sa verticale. C’est ce que l’on nomme
« partage de charge », ses répercussions sont importantes sur certains paramètres électriques,
nous discuterons principalement de la tension de seuil de charge.
Un transistor MOS est constitué de deux jonctions de part et d'autre de la grille: la
jonction source-substrat et drain-substrat. On discute le cas d'un transistor à canal de type n. Les
jonctions mentionnées sont maintenues bloquées par les polarisations appliquées. Soit le
substrat est au même potentiel que la source et seul le potentiel de diffusion Vbi de la jonction en
assure le blocage, soit Vb est négative par rapport à la source (jonction en inverse) pour
améliorer l'isolation électrique. La tension de drain est positive pour collecter les électrons du
canal. La jonction drain-substrat voit une chute de potentiel égale à Vd-Vb-Vbi. Toute
polarisation en inverse crée une zone de charge d'espace où la densité des porteurs libres est
négligeable. Plus la polarisation est élevée, plus la zone de désertion s'étend du côté le moins
dopé c'est-à-dire dans le substrat et sous la grille pour ce qui concerne la surface du silicium.
Lorsque les extensions des zones de désertion de jonction sont de l'ordre de grandeur de la
longueur de grille, la part de la surface du semiconducteur contrôlée par la grille diminue. La
charge positive du substrat P avant de former la couche d'inversion diminue ce qui se traduit par
une réduction de la tension de seuil.
En résumé, avec la réduction de la longueur de canal, la charge Q n'est plus contrôlée
seulement par tension de grille, mais une bonne partie est générée par les tensions appliquées
sur le drain et la source.
31
Vg
grille
grille Vd
L
xj
source xd
drain
L’
ZCE ZCE
Charges contrôlées Charges contrôlées

substrat par la grille : QBG par les jonctions : QBJ
Figure 11 : L'effet de canal court sur la charge de substrat QBT.

La partie de charge QBT contrôlée par la tension de grille est notée QBG et les deux parties
contrôlées par le drain et la source sont égales et notées QBJ (voir figure 11).
On peut alors écrire :
Q BG 1  L' 
= 1 +  (46)
Q BT 2  L
Pour des dispositifs à canal long, L' ≈ L et Q BG = Q BT . A la limite L' L << 1 on obtient :
Q BG = Q BT 2 (47)
Ce qui montre la réduction d'un facteur deux du facteur de substrat (lois d'échelle). Dans
le cas général, on utilise le modèle trapézoïdal et la tension de seuil s'écrit [Poon'73] :
  x   
12

W
1 −   1 + 2  − 1
j 
Vt = VFB + 2Φ f + K (2Φ f + Vs )
12
(48)
  L   x j  
  
12
 2ε  
où VFB=Φms-Qtot/Cox est la tension de bandes plates, W =  s (Vs + 2Φ f ) ,
 qN A  
(2ε s qN A )1 2
K= et Φ f est le potentiel de Fermi dont l’expression est :
Co
E i − E F k.T  Na 
Φf = = ln  (49)
q q  n i 
En développant en série la racine carré de l'équation (48), la simplification suivante est
obtenue [Merckel '77] :
Vt = VFB + 2Φ f + K (2Φ f + Vs )
12
(1 − θ B (Vs + 2Φ f )1 2 ) (50)
32
12
1  2ε 
avec θ B =  s  .
L  qN A 
En diminuant la longueur de grille, la partie de la charge contrôlée par les jonctions de
source et de drain devient non négligeable devant celle effectivement contrôlée par la grille, ce
qui induit une réduction de la tension de seuil. L’influence de Wd peut également être amplifiée
quand Vd augmente (voir relation (45)).
1,2
1
Tension de seuil (V)
0,8
W = 10µm
0,6 tox = 2nm
0,4
0,2
0
0,01 0,1 1 10
Longueur de grille (µm)
Figure 12 : Exemple d'effet de canal court sur la tension de seuil.
La figure 12 donne un exemple typique de l’effet du partage de charge sur la tension de
seuil. Par la suite nous parlerons plus générale d’effet de canal court ou SCE (Short Channel
Effect) lorsque nous étudierons la variation de la tension de seuil avec la longueur de grille.
I.4.4 b) : Effet de canal étroit
En tenant compte de l'effet de la diminution de largeur de canal on obtient une

augmentation de la tension de seuil par l'effet d'accroissement de la charge QB qui se trouve
sous les zones d'isolation en bord du canal (voir figure 13). L'accroissement de la tension de
seuil est directement proportionnelle à l'augmentation de l'aire transversale de la zone désertée
(W × L ) . Donc l'équation (48) devient [Merckel '77] :
Vt = VFB + 2Φ f + k (Vs + 2Φ f )
12
(1 − θ B (VS + 2Φ f )1 2 )1 + π
xd 
2 W
 (51)

33
Vg
Isolation Isolation
latérale grille latérale
W
xd xd
xd
Charges contrôlées Charges supplémentaires

substrat par la grille contrôlées par la grille
Figure 13 : L'effet de canal étroit sur la charge contrôlée par la grille.
Donc, en diminuant la largeur de grille, nous obtenons une augmentation progressive de

la tension de seuil (voir figure 14).
0,5
L = 50nm
0,4 tox = 2nm
0,3
0,2
0,1
0
0,1 1 10
Largeur de grille (µm)
Figure 14 : Exemple d'effet de canal étroit sur la tension de seuil.
I.4.5 : Effet DIBL
A forte polarisation de drain (Vd>Vd,sat), un autre phénomène devient important : c'est

l'effet DIBL (pour Drain Induced Barrier Lowering). Il se traduit par une réduction de la hauteur
de barrière source/substrat à fort Vd induisant également une diminution de la tension de seuil. Il
en résulte une augmentation du courant de drain avec la tension de drain en régime de
saturation. L’effet d’abaissement de la barrière de potentiel induit par le drain a été largement
étudié durant les dernières décennies [Grotjohn' 84, Deen' 92, Fikry' 94]. Cependant, il est
toujours d’actualité en raison de la réduction constante des dimensions des dispositifs.
Dans les MOSFETs à canal court, les zones de diffusion de source et de drain sont
proches ce qui entraîne une pénétration importante du champ électrique du drain vers la source.
34
La barrière de potentiel à la source peut donc être réduite en raison de cette influence du drain.
La figure 15 illustre ce phénomène [Chamberlain '86]. L’importance de cet effet dépend, bien
sûr, de la longueur de canal mais également de la profondeur de jonction ou encore du dopage.
La conséquence de l’abaissement de la barrière de potentiel de la source est une injection
d’électrons de la source entraînant une augmentation du courant de drain.
Dans le modèle de Grotjohn et al [Grotjohn '84], il a été établi que l’augmentation du
potentiel de surface, au premier ordre, peut être reliée à la polarisation de drain par la relation
∆ψs=BVds, où B est le coefficient de DIBL donné par :
ε si t ox 1 1 
B=  L − L*  pour L<L* et B=0 pour L> L* (52)
ηε ox  
où εsi et εox sont les permittivités respectives du silicium et de l’oxyde de grille, η est un
paramètre géométrique, L est la longueur du canal, et L* une longueur du canal en dessous de
laquelle le perçage devient apparent.
Figure 15 : Schéma de la barrière de potentiel le long du canal [Chamberlain ’86].

Le DIBL peut être aussi modélisé au niveau électrique par une réduction de la tension de
seuil en fonction de la tension appliquée sur le drain. La relation courante a été proposée par
Grotjohn et al. [Grotjohn '84] :
Vt = Vto − λVd (53)
où Vt0 est la tension de seuil pour Vd proche de zéro.
Le paramètre λ est le paramètre de DIBL sont relié au coefficient B par [Jomaah '95] :
C ox + C d
λ=B (54)
C ox
Ce modèle présente l’avantage de déterminer le paramètre DIBL λ sans avoir à ne
mesurer une tension de seuil, évitant de la sorte les incertitudes dues à la définition de Vt. Ainsi,
le DIBL est alors caractérisé par la variation de la tension de seuil selon la relation (53) et pour
le mesurer, il suffit donc de mesurer le décalage ∆Vt.
Le courant Id est une fonction de Vd et de (Vg–Vt) de la faible jusqu'à la forte inversion. Il
est facile de retrouver [Fikry '94] :
35
∂I d dVt
g d = g do + = g do + λg m (55)
∂Vt dV d
où g do est la conductance de sortie en l'absence de DIBL et g m est la transconductance.
Dans la région de saturation g do s'annule, et l'équation (55) devient :
g dsat = λg msat (56)
où g msat est la transconductance en régime de saturation.
L'équation précédente montre que le rapport de la conductance de sortie à la
transconductance en régime de saturation doit mettre en évidence un plateau, qui permet
d'extraire la valeur de λ.
Pour illustrer l’effet du DIBL sur les caractéristiques Id-Vg, il suffit de faire deux mesures,
l’une en régime ohmique (Vd<<Vd,sat) et l’autre en saturation (Vd>Vd,sat) :
1.10
−4
3.552 ×10
1 .10-3
3
1.10
1 .10-4
4
Vd = 50mV
Vd = 1V
Courant de drain (A)
1.10 -55
1 .10
〈 0〉
IDa
1.10
1 .10-6
〈 0〉
6
IDb
〈 9〉
IDa
1.10 . -77
〈 9〉 1 10
IDb
1.10
1 .10-8
8
L=50nm L=1µm
1.10
1 .10-9
9
− 10
1.10
10 1 .10 -10
10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
0 0 0,1 0,2 0,3 0,4 0,5
Vgd 0,6 0,7 0,8 0,9 1
0.99
Tension de grille (V)
Figure 16 : Courant de drain en fonction de la tension de grille pour un transistor long (L=1µm) et
un transistor ultracourt (L=50nm) à faible (50mV) et forte (1V) polarisation de drain.
La figure 16 montre bien que pour un transistor court, la tension de seuil est plus faible à
forte qu’à faible polarisation de drain, donc si on se place à une valeur de Vg fixe, le DIBL
entraîne une hausse du courant.
I.4.6 : Perçage
Pour des tensions de drain élevées, les zones de déplétion de part et d’autre du canal
peuvent se toucher, dans ce cas Ws + Wd = Lg. Cette situation extrême porte le nom de perçage
(punchthrough en anglais). Les porteurs majoritaires de la source (les électrons dans le cas d’un
transistor MOS de type N) peuvent être injectés directement dans le canal entièrement déplété et
collectés par le drain.
Le phénomène est essentiellement lié à la hauteur de la barrière de potentiel entre la
source et le drain à travers le volume du substrat. Il est fortement dépendant de l'extension des
régions de déplétion sous le canal. Le punchthrough peut être minimisé par un dopage adéquat
36
du canal susceptible de favoriser l'augmentation de la barrière de potentiel source substrat, par

exemple par une implantation de canal rétrograde, ou en élaborant une technologie ground
plane [Skotnicki '96]. Le punchthrough est essentiellement un courant de diffusion qui prend la
forme générale suivante [Hsu '83, Skotnicki '88] :
 q (Φ b + Vb )    qV d 
I PT = I o exp   1 − exp−  (57)
 kT   kT 
où Φb est la barrière de potentiel interne source substrat, Io une constante caractéristique du
courant inverse de saturation de la jonction source substrat.
I.4.7 : Effets de porteurs chauds [Chung ’90]
Les porteurs acquièrent de l'énergie grâce au champ électrique et en dissipent une partie
au réseau cristallin par des collisions sur les phonons acoustiques et optiques. Lorsque le champ
électrique longitudinal augmente, les porteurs gagnent plus d'énergie qu'ils n'en dissipent. En
utilisant une distribution Maxwellienne, on peut dire que Tp > Tr , où T p est la température
correspondant aux porteurs et Tr la température thermique du réseau. Donc, sous l'action du
champ électrique longitudinal les porteurs peuvent devenir des porteurs "chauds".
Le champ électrique et ainsi les effets des porteurs chauds seraient plus grands avec
l'augmentation de potentiel entre drain et source et/ou avec la réduction du canal.
Une des conséquences principales des effets de porteurs chauds est la génération de paires
électron-trou (voir figure 17). Ce phénomène se produit lorsque les électrons ou les trous ont
une énergie suffisante pour ioniser par impact les atomes du réseau. Nous pouvons distinguer
deux stades d'ionisation par impact. L'ionisation primaire dont les porteurs du canal sont
responsables : les trous générés vont constituer le courant de substrat alors que les électrons
seront collectés par le drain (dans le cas d'un nMOSFET). Et l'ionisation secondaire pour
laquelle une partie des porteurs créés par ionisation primaire constitue la source de cette
ionisation secondaire. Un courant de grille en est issu.
Vg
Vs Vd
n+ n+
Vb < 0
Ig
e- e-
Io n isa tio n
h+ p rim aire
h+
Io n is atio n
Isu b se co n d a ire
Figure 17 : Diagramme illustrant les mécanismes d'ionisation par impact dans un MOSFET.
37
La compréhension des mécanismes d'ionisation par impact est nécessaire pour évaluer les
situations de dégradation maximale due aux porteurs chauds selon deux principaux critères : la
structure technologique et la polarisation de cette structure.
I.5 : Solutions technologiques

Afin de limiter les effets néfastes dus à la miniaturisation des dispositifs présentés
précédemment (voir § I.4), nombre d’ajouts technologiques sont aujourd’hui couramment
employés dans les technologies les plus avancées. Nous en présenterons trois qui aujourd’hui
sont standardisés.
I.5.1 : Siliciuration source et drain
Aux faibles longueurs de grille, la résistance source-drain influe sur le courant de drain
comme nous l’avons expliqué au paragraphe I.4.3. Afin d’enrayer la baisse du courant de drain
qui en résulte, on peut chercher à diminuer la valeur des résistances d’accès source et drain.
Pour cela, on siliciure les accès source et drain pour les métalliser et ainsi diminuer la valeur de
leur résistance carrée. Pour cela on peut utiliser plusieurs alliages à base de Silicium : parmi les
premiers utilisés il y eu le Siliciure de Titane (TiSi2), puis le Siliciure de Cobalt (CoSi2) alors
que les dernières générations de transistors s’orientent plutôt vers le Siliciure de Nickel (NiSi).
Figure 18 : Formation du TiSi2 dans un procédé CMOS afin de siliciurer les accès source et drain
[Skotnicki ’2000].
La figure 18 donne un exemple de siliciuration en utilisant du siliciure de Titane (TiSi2).
Elle procède en quatre étapes [Skotnicki’2000] :
• Pulvérisation du Titane.
• Recuit sous Azote (formation du TiSi2 par réaction avec le Silicium et de TiN aux
endroits dépourvus de Silicium).
38
• Retrait sélectif du TiN.

• Recuit final ayant pour objectif la réduction la réduction de la résistivité du TiSi2.
Un autre avantage majeur de la siliciuration est de pouvoir shunter les grilles duales N+P+
lorsque l’on utilise ce type de grille.
I.5.2 : Extensions LDD
Au paragraphe I.4.7 ont été présentés les effets de porteurs chauds. Rappelons qu’à forte
polarisation de drain, se forme une ionisation par impact primaire et secondaire qui crée des
défauts dans l’oxyde près du drain provoquant une baisse de la transconductance car ces défauts
dégradent la mobilité des porteurs. Ce phénomène entraîne un vieillissement prématuré du
transistor affectant donc sa fiabilité. Pour limiter ce phénomène, des extensions LDD (Lightly
Doped Drain) sont aujourd’hui couramment utilisées.
Figure 19 : Formation des extensions LDD dans un procédé CMOS [Skotnicki ’2000].
Les extensions LDD sont des extensions des zones source et drain sous la grille mais avec
un dopage plus faible. La figure 19 en montre les étapes technologiques.
Les extensions LDD permettent une réduction du champ électrique effectif maximal coté
drain. Comme les extensions LDD ont une résistivité assez importante, le champ latéral ne
chute pas à zéro au bord du LDD comme pour une jonction profonde HDD, mais se répartit tout
au long du LDD. Ainsi la différence de potentiel entre le point de pincement du canal et la
jonction [Skotnicki ’2000] est de V d − 0,5 E max L N − − Vd , sat , LN- étant défini sur la figure 19, au
lieu de V d − Vd , sat dans le cas d’une jonction profonde HDD. Le champ électrique maximal
s’écrit donc en fonction de celui sans extensions LDD comme suit :
 1 LN − 
E max, LDD ≈ E max 1 −  (58)
 2 λ 0 
39
ε Si
où λ 0 = t ox x j .
ε ox
Il en résulte que la diminution de l’énergie des porteurs est d’autant plus efficace que la
taille des extensions LDD (LN-) se rapproche de λ0.
Mais l’utilisation d’extensions LDD rajoute une composante aux résistances d’accès
source et drain. C’est pour cette raison que l’on trouve parfois la dénomination « extensions
MDD » pour Medium Doped Drain, ce sont des extensions LDD un peu plus dopées pour éviter
de trop augmenter la résistance série source-drain.
I.5.3 : Poches de surdopage
Le paragraphe I.4.4 a) a montré comment l’effet de partage de charge entraînait une

diminution de la tension de seuil avec la réduction de la longueur de grille. Pour palier la perte
de charge contrôlée par la grille, une idée serait d’implanter des zones plus fortement dopées
que le substrat, que l’on appelle poches, près de la source et du drain. En effet, lorsque l’on va
rapprocher la source et le drain le surplus de charge présents dans ces poches va compenser les
charges perdues pour la grille à cause des jonctions source-substrat et drain-substrat.
Vg
grille
grille Vd
L
xj
source drain
substrat ZCE
Charges des poches Charges contrôlées Charges contrôlées

de surdopage par la grille par les jonctions
Figure 20 : Effet des poches de surdopage sur le partage de charge.

La figure 20 reprend la figure 11, qui expliquait le partage de charge, en y rajoutant des
poches de surdopage. Sur cette figure, on s’aperçoit donc que les poches sont là pour compenser
les charges passées sous le contrôle des jonctions lorsqu’on a diminué la longueur de grille.
40
1,2
W = 10µm
tox = 2nm
1

0,8
0,6
0,4 Sans poches

Avec poches
0,2
0
0,01 0,1 1 10
Figure 21 : Exemple de l’effet des poches de surdopage sur la tension de seuil.

La figure 21 montre un exemple de comparaison de la variation de la tension de seuil avec
la longueur de grille dans le cas de dispositifs avec et sans poches. Ainsi, pour le transistors long
(L=10µm), il n’y pas de différence de valeur car le surplus de charge est négligeable devant la
charge totale de la zone désertée contrôlée par la grille. Si on diminue la longueur de grille, on
remarque une légère augmentation de la tension de seuil, celle-ci est due au surplus de charge
apporté par les poches qui entraîne une hausse de la charge désertée contrôlée par la grille donc
une hausse de la tension de seuil. On parle dans ce cas d’effet de canal court inverse ou RSCE
(Reverse Short Channel Effect) en anglais. Lorsque le partage se charge commence à se
manifester (ici à L≈0,25µm) les deux phénomènes entre en compétition ce qui maintient la
tension de seuil à peu près constante jusqu’au plus faible longueurs de grille. Le tout est de
choisir la bonne dose d’implantation des poches ainsi que leur énergie d’implantation (donc leur
profondeur) pour arriver à maintenir une tension de seuil identique quelque soit la longueur de
grille (cette valeur étant fixée pour les transistors long à la première implantation Vt). Pour
remarque ces poches peuvent rester localisées là où elles ont été implantées ou bien diffuser
vers l’oxyde et les jonctions source-drain (ce qui est souvent le cas des nMOS car on utilise du
Bore et cet élément diffuse facilement), nous parlons alors de « halos » de surdopage, mais le
terme « poches » est plus général et c’est celui le plus souvent utilisé dans ce mémoire.
I.5.4 : Synthèse.
Si on combine ces trois ajouts technologiques, nous pouvons alors garder une architecture
en Silicium massif classique garantissant de bonnes performances électriques jusqu’à des
longueurs de grille décananométriques.
41
Extensions Siliciuration
LDD
Grille des accès
Source Drain
Poches de
surdopage
Substrat
Figure 22 : Effet des poches de surdopage sur le partage de charge.
La figure 22 schématise un transistor MOS Silicium massif optimisé pour des longueurs
de grille inférieures à 100nm qui utilise les trois types d’ajouts présentés précédemment. Ce
n’est pas un hasard si nous avons présenté ces trois ajouts là car c’est notamment ce genre de
dispositifs qui ont été étudiés en terme de transport électrique au cours de cette thèse. Il existe
aussi d’autres façon de faire plus originales pour contrecarrer les effets de canaux courts, et
nous avons notamment étudié deux d’entre elles que nous présenterons à part au chapitre
suivant (voir § II.3 et § II.4).
I.6 : Méthode « Fonction Y » d’extraction de paramètres

Après avoir présenté les équations de base des transistors MOS et après avoir décri les
effets de canaux courts, il convient d’expliquer comment il est possible de remonter aux
différents paramètres que nous avons défini précédemment comme la tension de seuil ou bien
la mobilité à partir de mesures électriques, c’est ce que l’on appelle l’extraction de
paramètres. Elle se fait principalement à partir de mesures courant-tension pour les transistors
MOS. Et cela grâce à nombre de méthodes telles que « Shift&Ratio » [Taur’92], « Mc Larty »
[McLarty’95], « Hamer » [Hamer ’86] ou bien encore « Fonction Y » [Ghibaudo’88].
Dans ce mémoire sera présentée en détail la méthode «Fonction Y» que nous avons
utilisée préférentiellement au cours de cette thèse. Le challenge principal de notre étude a été
d’adapter cette méthode pour des transistors sub-0,1µm afin d’extraire correctement leurs
paramètres électriques. En effet, au départ rien ne laisse supposer que les méthodes
d’extraction conventionnelles imaginées pour des transistors longs ne soient plus valables
pour des transistors ultracourts. Néanmoins on peut intuitivement douter de l’exactitude et de
la pertinence des résultats obtenus lorsque les dimensions des transistors sont si agressivement
réduites. De plus, il n’est pas invraisemblable de penser que les ajouts technologiques utilisés
pour garder de bonnes performances en courant à de si petites dimensions tels que les poches
de surdopage ou bien les extensions LDD aient des répercutions inattendues sur certains
paramètres électriques critiques tels que la mobilité. Tout cela sera discuté au chapitre suivant,
pour l’instant présentons la méthode « Fonction Y » classique en commençant par un état de
l’art dans ce domaine.
42
I.6.1 État de l’art
L’extraction de paramètres électriques se fait principalement à base de mesure du

courant de drain en fonction de la tension de grille en régime ohmique (Vd<<Vd,sat). Dans ce
cas, le courant de drain s’écrit (voir relation (18)) en forte inversion (Vg>>Vt) :
W V g − Vt
I d = µ0 C ox Vd
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (59)
L
W
Avec θ 1 = θ 1, 0 + µ0 C ox R sd (60)
L
A partir de cette expression plusieurs méthodes existent pour remonter aux paramètres
électriques tels que Vt, µ0, θ1, θ2 …etc
I.6.1 a) : Méthode Shift&Ratio
La méthode Shift&Ratio [Taur ’92] se base sur le calcul de la résistance totale R du

transistor MOS. Cette résistance est composée des résistances d’accès de source (Rs) et de
drain (Rd) et de la résistance du canal.
Vg
Rs Rd
Id
V’d Vd
Figure 23 : Schéma d’un MOSFET avec ses résistances d’accès.

A partir d’un schéma simple de la résistance totale d’un MOSFET (voir figure 23), on
obtient :
L (1 + θ 1, 0 (V g − Vt ) + θ 2 (V g − Vt ) )
2
V
R = d = R sd + Rc = R sd + (61)
Id W µ0 C ox (V g − Vt )
Vd'
avec R sd = R s + Rd la résistance série source-drain et Rc = la résistance du canal
Id
d’inversion.
L’équation (60) peut alors se réécrire sous la forme :
R (V g ) = R sd + Lf (V g −V t ) (62)
avec f(Vg-Vt) une fonction dépendant uniquement de la différence entre la tension de grille et
la tension de seuil.
43
En dérivant l’équation (61) par rapport à la tension de grille et en considérant que la

résistance série source-drain Rsd ne dépend pas de la tension de grille, nous obtenons :
dR df (V g − Vt )
S (V g ) = =L (63)
dV g dV g
La figure 24 donne un exemple de courbes obtenues pour le courant de drain, la
résistance totale et sa dérivée par rapport à la tension de grille en fonction de la tension de
grille pour une batterie de transistor à grille et source commune de même largeur de grille
égale à 10µm.
1.10
−4
1 .10-3
3
1.10
1 .1010
10
10
1.34 ×10 10
L : 10µm à 50nm
1.10
1 .10-4
4 1.10
1 .109
9
L : 10µm à 50nm
R : Résistance totale (Ω)

L=50nm
1.10
1 .10-5
1.10
1 .108
8
1.10
1 .107
7
1.10
1 .10
-66
L=10µm 1.10
1 .106
6
1.10
1 .10-7
7
ID0a R 1.10
1 .105
5
1.10
1 .10-8
8 L=10µm
1.10
1 .104
4
1.10
1 .10-9
9
1.10
1 .103
3
1.10
1 .10 -10
10 L=50nm
1.10100
2
1.10
1 .10
-11
11
1.10110
− 12
6.224 ×101.10
1 .10 -12
12
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
1.10
1 01
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48
Tension de grille (V) Tension de grille (V)

1.10
1 .1010
10
S : Dérivée de la résistance totale (A-1)
10
10
1.10
1 .109
9
L : 10µm à 50nm
1.10
1 .10 88
1.10
1 .107
7
1.10
1 .106
6
1.10
−S 1 .105
5
L=10µm
1.10
1 .104
4
1.10
1 .103
3
L=50nm
1.102100
1.10110
1.10
1 01
0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
-0,2
− 0.2
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4 1,6
1.48

Figure 24 : Exemple de courant de drain (a), de résistance totale (b) et de sa dérivée (c) en fonction de la
tension de grille pour des nMOSFETs à Vd=10mV de longueur de grille variable.
A partir des courbes S(Vg) sont déduites la tension de seuil et la longueur de grille
effective. Pour cela, est défini le rapport r entre la fonction S d’un transistor long servant de
référence et la fonction S d’un transistor court décalée, d’où le terme « Shift », d’une valeur δ
en tension de grille :
S long (V g )
rL (V g ) = (64)
S L (V g − δ )
Le but est de trouver la valeur de δ pour laquelle ce rapport r est constant sur toute la
plage de tension de grille choisie qui se situe généralement en forte inversion. Pour cela on
définit une variance pour ce rapport r à partir de sa valeur moyenne <r> prise sur la plage de
tension de grille choisie :
< σ r2 >=< r 2 > − < r > 2 (65)
44
Puis on calcule cette variance en fonction de δ. Alors la valeur de δ pour laquelle cette
fonction est minimale sera la valeur exacte du décalage entre la tension de seuil du transistor
long et celle du transistor court. Ainsi, il suffit d’extraire préalablement la tension de seuil du
transistor long pris comme référence, puis d’appliquer cette méthode pour chaque transistor
de longueur de grille plus courte afin d’obtenir la tension de seuil de chaque transistors.
Pour ce qui est de la longueur effective, elle sera égale au quotient de la longueur de
grille du transistor long avec la valeur moyenne du rapport r, d’où le terme « Ratio », prise
pour la valeur de δ minimisant sa variance.
Vt = Vt ( Llong ) − δ (min(< σ r2 >) (66)
Llong
Leff =
S long (V g ) (67)
< >
S L (V g − δ (min(< σ r >))
2
Les autres paramètres sont extraits par d’autres méthodes, cette méthode est centrée sur
l’extraction de la longueur de grille effective.
Plusieurs limitations existent pour cette méthode. En premier lieu, la dépendance de
cette méthode à la plage de tension de grille choisie. En effet, la façon générale est de choisir
les valeurs de Vg en forte inversion car si on incluait la faible inversion dans le calcul de la
variance du rapport r nous serions sensibles à la variation de la pente sous le seuil entre le
transistor court et le transistor long de référence. Mais même en restant uniquement en forte
inversion, le calcul de la variance du rapport r est très sensible. Donc, selon la tension de
grille de départ, les résultats peuvent varier significativement ce qui conduit à ce que
l’extraction de la tension de seuil soit sensible à la fenêtre de tension de grille choisie pour le
calcul.
De plus, l’extraction de la longueur de grille présuppose que la valeur moyenne du
quotient r est égale au rapport des longueurs effectives des transistors. Or ceci est valable si et
seulement si la mobilité à bas champ µ0 est la même quelque soit la longueur de grille du
transistor. Or, cette hypothèse peut être mise à mal pour certains types de transistors
notamment les transistors sub-0.1µm (voir Chapitre II).
Au final, la méthode Shift&Ratio est une méthode peu sensible au bruit, car elle ne fait
intervenir qu’une dérivée, et qui permet d’extraire efficacement la tension de seuil et la
longueur de grille effective, mais présentant néanmoins quelques limitations.
I.6.1 b) : Méthode McLarty
La méthode McLarty [McLarty ‘95] se base sur deux dérivées successives de l’inverse
du courant de drain par rapport à la tension de grille afin d’extraire précisément les deux
facteurs d’atténuation de mobilité ainsi que la tension de seuil et la mobilité à bas champ. En
partant de l’équation (59), nous obtenons alors :
∂  1  1  −1 

  = + θ (68)
∂V g  I d  A  (V g − Vt ) 2 
2

et
∂2  1  1 2
2 
  = (69)
∂V g  I d  A (V g − Vt )
3
Avec A = C oxVd µ0 W L .
45
En prenant l’inverse de la racine cubique de l’équation (69), que nous appellerons

fonction Mc par la suite, nous obtenons :
1
− 1
 ∂ 2  1  3  2  −3
Mc(V g ) =     =   (V g − Vt ) (70)
 ∂V 2  I d    A 
 g 
Ainsi, en traçant l’inverse de la racine cubique de la dérivée seconde de l’inverse du
courant de drain par rapport à la tension de grille en fonction de la tension de grille, on obtient
une droite en forte inversion dont la pente nous donne le facteur A, dont on déduit la mobilité
à bas champ, et dont l’intersection avec l’axe des abscisses nous donne la tension de seuil
(voir figure 25).
3.10
0.028
-2
0.03
1
− 1
 2 1  3 −
d    3
 Id   
2,5.100.025
-2
Mc(Vg ) =   =
2
 (V g − Vt )
W µ C V
2
 dVg  
 
Fonction Mc (A1/3V2/3)
   L
0 ox d

2.100.02
-2  Vd 
pour •Vd <<Vd,sat
•Vg>>Vt
1,5.10〈 4〉 -2
diff2 0.015 SMc µ0
1.100.01
-2
5.100.005
-3
Vt
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
00 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.25

Figure 25 : Schéma d’illustration de la fonction Mc en fonction de la tension de grille.
Pour extraire ensuite le second facteur d’atténuation de mobilité il faut tracer la dérivée
de l’inverse du courant de drain par rapport à la tension de grille en fonction de l’inverse de la
différence entre la tension de grille et la tension de seuil (extraite précédemment) au carré
(voir figure 26).
3.10
2 .10-2
200000
5
1  
d  
Id 2 1 
− =  −θ2 
 (Vg − Vt )
2,5.10-2  
W µ C V
2
dVg 
 0 ox d 
 L 
5
1.5 .10
- (d(1/Id)/dVg (A-1V-1)
Vd
2.10-2
pour •Vd <<Vd,sat
1,5.10
( − diff)
〈 4〉 1 .10-2
5
•Vg>>Vt
1.10-2
5 .10
4
θ2 S µ0
5.10-3
00 0
0 2 4 6 8 10 12 14 16 18 20
0
0 2 4 6 8 10
xx
12 14 16 18 20
20
1/(Vg-Vt)2 (V-2)
Figure 26 : Schéma d’illustration de l’extraction du second facteur d’atténuation de mobilité.
En ayant extrait le second facteur d’atténuation de mobilité θ2, ainsi que la tension de
seuil et la mobilité à bas champ, il est simple d’en déduire le premier facteur d’atténuation de
mobilité θ1 en utilisant l’équation (59) :
46
1  W V g − Vt  
θ1 =  µ0 C oxVd  − 1 − θ 2 (V g − Vt ) 2  (71)
V g − Vt L I d  
Il est à souligner que la mobilité à bas champ est préférentiellement extraite à partir de
la première dérivée de l’inverse du courant de drain car celle-ci est moins bruitée que sa
dérivée seconde.
Pour ce qui est des longueurs et largeurs effectives, il suffit d’utiliser plusieurs
transistors de géométrie variables et de tracer le paramètre A en fonction de la longueur et de
la largeur de grille, les valeurs en zéro nous donne la différence entre les longueurs et largeurs
dessinées et les longueurs et largeurs effectives. Néanmoins, cette méthode présuppose une
invariance de la mobilité à bas champ avec la réduction des dimensions.
L’avantage principal de cette méthode est qu’en utilisant les dérivées de l’inverse du
courant de drain, on supprime l’influence de la résistance série source – drain Rsd ; en effet les
équations (68) et (69) ne dépendent pas du premier facteur d’atténuation de mobilité θ1 qui
W
contient la résistance série source-drain : θ 1 = θ 1, 0 + µ0 C ox R sd . Ceci est un avantage certain
L
surtout pour les transistors ultra courts où, comme le montre l’équation précédente, la
résistance série va influencer plus fortement la mobilité effective via le premier facteur
d’atténuation de mobilité.
Le principal défaut de cette méthode est le bruit induit par une dérivée seconde sur
l’inverse du courant de drain. En effet la fonction Mc(Vg) est en général très bruitée et seul un
lissage artificiel permet d’extraire des valeurs correctes de tension de seuil. De plus,
l’extraction du second facteur de mobilité va dépendre fortement des valeurs extraites de
tension de seuil, ce qui introduit une incertitude supplémentaire. De même, par effet domino,
le calcul du premier facteur d’atténuation de mobilité, qui lui dépend des valeurs de Vt, µ0 et
θ2 extraites précédemment, va comporter une incertitude encore plus importante.
Au final, « Mc Larty » est une méthode efficace pour extraire les paramètres électriques
notamment pour les transistors ultracourts mais elle peut induire une assez grande incertitude
sur leurs valeurs extraites.
I.6.1 b): Méthode Hamer
La méthode Hamer [Hamer’86] se base aussi sur l’équation (59) et n’est en fait qu’un
ajustement mathématique des courbes Id-Vg en régime ohmique expérimentales via quatre
paramètres : Vt, µ0, θ1 et θ2 directement à partir de cette expression du courant de drain. En
fait, il suffit de programmer une fonction d’erreur entre l’équation (59) avec 4 variables libres
(Vt, µ0, θ1 et θ2) et les valeurs mesurées du courant de drain, puis de faire tourner une
procédure de minimisation de cette fonction erreur qui ajuste automatiquement les 4 variables
à notre disposition (Vt, µ0, θ1 et θ2), par exemple en utilisant un algorithme de régression non-
linéaire de type Levenberg-Marquardt.
Néanmoins, il faut avoir une fenêtre de calcul en forte inversion, en règle générale la
tension de grille minimale est prise au maximum de la transconductance à laquelle on ajoute
100mV pour se retrouver au-delà du point d’inflexion de la transconductance dans sa partie
convexe en forte inversion (voir figure 27) :
47
1,8.10
1.8 .10 -4
4
1,2.10-4
Courant de drain, Transconductance (A)(S)
−4 −4
1.697 ×10 1.2 ⋅10
W V g − Vt
Id = µ0 C ox Vd
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
1,6.10
1.6 .10 -4
4
Zone d’ajustement 2
L
1,4.10
1.4 .10 -4
4 1,1.10
1.1 .10-4
4

ajustement
1,2.10
1.2 .10 -4
4
mesure
1.10
1 .10-4
4
paramètres
Id10
〈 2〉 1.10
1 .10 -4
4
y
〈 2〉
d’ajustement
gmd10      →
8.10-55
8 .10 F ( x , A , B , C , D)
9.10 -55
9 .10
6.10
6 .10 -5
5
données paramètres
4.10
4 .10 -5
5
W = 10 µm µ0 = 176 cm2 V-1 s-1
L = 50 nm Hammer Vt = 0,402 V
8.10
8 .10-5
5
2.10
2 .10 -5
5 tox =2,2 nm θ1 = 1,99 V-1
Vd = 10mV θ2 = 0,13 V-2
00 0
−5
0
0
0 0.2
0,2
0.4
0,4
0.6
0,6 Vg
0.8
0,8 1
1 1.2
1,2
1.4
1,4
1.3
7.10
7.232 ×10 7 .10-5
5
0.7 0.8 0.9 1 1.1 1.2
0.7
0,7 0,8 0,9 x
1 1,1 1,2 1,3
1.3
Figure 27 : Illustration de la méthode Hamer pour un nMOSFET ultracourt (L=50nm).
La figure 27 illustre la méthode pour un transistor ultracourt. Les valeurs obtenues
semblent raisonnables compte tenu des informations technologiques en notre possession sur
ce type de transistor.
L’avantage majeur de cette méthode est son extrême simplicité à être programmée. Le
point crucial est d’avoir suffisamment de points dans la fenêtre de mesure et bien sûr d’avoir
une procédure de minimisation efficace. C’est notamment pourquoi cette méthode est utilisée
préférentiellement pour des tests systématiques notamment en milieu industriel.
Par contre, elle a plusieurs inconvénients majeurs. Le premier est quelle dépend de la
fenêtre de mesure que l’on choisit. Ainsi, si on a plusieurs transistors dont on sait par avance
qu’ils auront des tensions de seuil décalées (effet de canaux courts ou étroits), il faut adapter
le départ de la mesure par rapport à la courbe de transconductance de chaque transistor ; ceci
se fait en rajoutant une procédure automatique. Mais même avec cette procédure, nous serons
dépendant du décalage choisi à la valeur de tension de grille pour laquelle la transconductance
est maximale. En effet, pourquoi prendre 100mV plutôt que 50mV ou 200mV ? Cela reste
arbitraire et selon notre choix, l’ajustement automatique donnera des valeurs différentes pour
les quatre paramètres à ajuster.
Mais le défaut le plus rédhibitoire de cette méthode est sa forte dépendance aux valeurs
initiales des paramètres ajustables que l’on injecte dans la procédure de minimisation, comme
indiqué dans le tableau de la figure 28 :
Choix A Choix B Choix C
paramètres initiaux finaux initiaux finaux initiaux finaux
µ0 (cm2 V-1 s-1) 175 176.338 200 201.824 240 233.997
V t (V) 0.4 0.402 0.4 0.432 0.5 0.474
θ1 (V-1) 2 1.995 2.5 2.466 2.8 2.938
θ2 (V-2) 0.1 0.128 0.1 0.088 0.5 0.194
48
1,2.10
−4
1.2 ⋅10
-4
Choix A
1,1.10
1.1 .10-4
4
Choix B
Choix C

mesure
1.10
1 .10-4
4
y
    →
F ( x , A , B , C , D)
9.10 -55
9 .10
W = 10 µm
L = 50 nm
tox =2,2 nm
8.10
8 .10-5
5
Vd = 10mV
−5
7.10
7.188 ×10
7.232 7 .10-5
5
0.7 0.8 0.9 1 1.1 1.2
0.7
0,7 0,8 0,9 1
x
1,1 1,2 1,3
1.3

Figure 28 : Illustration de la dépendance aux paramètres initiaux de la méthode Hamer pour un
nMOSFET ultracourt.
La figure 28 illustre ce défaut de la méthode Hamer. En effet, selon les valeurs initiales
choisies, les valeurs ajustées finales vont être différentes bien que l’ajustement semble
identique dans les trois situations. Ceci s’explique par la présence de minima locaux lorsqu’on
minimise la fonction erreur. Ainsi, s’il l’on ne connaît pas par avance les valeurs quasi-
exactes des paramètres, comment choisir ses paramètres initiaux ? Et quelle solution sera la
plus juste ?
Au final, la méthode Hamer s’avère simple à mettre en place mais souffre de sa
dépendance aux paramètres initiaux que l’on choisit et à la fenêtre de mesure adoptée.
I.6.2 Méthode « Fonction Y »
Afin d’illustrer la méthode d’extraction de paramètres appelée « Fonction Y »

[Ghibaudo’88] seront montrés les résultats concernant une batterie à source et grille commune
de transistors MOS à canal n. Les géométries sont les suivantes :
• Epaisseur d’oxyde : 2.2 nm d’oxyde de Silicium SiO2
• Largeur de grille : 10µm
• Longueur de grille : 1µm ; 0,5µm ; 0,25µm ; 0,175µm ; 0,15µm ; 100nm ; 75
nm ; 60 nm ; 55nm et 50nm
Il est à noter que ces transistors sont « classiques » c’est-à-dire sans ajouts de poches de
surdopage ni de LDD et l’oxyde de grille, bien que fin, a une épaisseur suffisante pour que le
courant de grille ne perturbe pas le courant de drain.
I.6.2 a) : Définition de la fonction Y
Pour commencer l’extraction de paramètres il est définit comme suit une fonction Y :
I W
Y (V g ) = d = µ0 C oxVd ⋅ (V g − Vt ) (72)
gm L
en se plaçant en régime ohmique et en prenant :
49
W W (V g − V t )V d
Id = µ eff Q i V d = C ox µ 0 (73)
L L 1 + θ 1 (V g − V t )
∂I d W Vd
gm = = C ox µ0
∂V g
Vd
L (1 + θ1 (V g − Vt ))2 (74)
En regardant l’équation (72) apparaît l’avantage majeur de la méthode « Fonction Y »

qui est l’indépendance de la fonction Y vis-à-vis de la résistance série source-drain Rsd. En
effet, le premier facteur d’atténuation de mobilité θ1, contenant la résistance Rsd, est absent
dans la formule de la fonction Y. Ceci s’avère crucial pour les transistors de dernières
générations, c'est-à-dire de longueur de grille inférieure à 100nm, car pour ceux-ci la
résistance Rsd perturbe fortement le courant de drain. De plus, cette méthode n’utilise qu’une
seule dérivation du courant de drain ce qui limite le bruit induit.
La figure 29 donne le résultat de ce calcul pour les transistors de démonstration ainsi
que les courbes sources du calcul de la fonction Y. La tension de drain utilisée est de 10 mV
pour être en régime ohmique.
4 4
1.2 .10 -4 2 .10 -4
1.122 ×10
1,2.10
−4
1.774 ×10
2.10
−4
4
L=50nm
1 .10 -4
1.10
1,5.10
1.5 .10 -4
Transconductance (A)
L=50nm
8.10
8 .10 -5
5
5
Id10 6.10
6 .10 -5
1.10-44
gmd10 1 .10
4.10
4 .10 -5
5
5.10
5 .10
-5
5
2.10
2 .10 -5
5
L=1µm
− 15 L=1µm
1×10
0 0
0
0
0.2
0,2
0.4
0,4 0,6
0.6
0,8
0.8 1
1
1.2
1,2
1.4
1,4 00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0 Vg 1.3
0
0 0,2 0,4 0,6 Vg
0,8 1 1,2 1,4
1.3

2.10-2
0.02
1,5.100.015
-2
Fonction Y (A1/2V1/2)
L=50nm
1.10 -2
Y10 0.01
5.100.005
-3
L=1µm
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.275

Figure 29 : Courant de drain (a), transconductance (b) et fonction Y (c) en fonction de la tension de grille
pour les transistors de démonstration.
I.6.2 b) : Tension de seuil
50
Ainsi en forte inversion (Vg > Vt) la fonction Y(Vg) varie linéairement avec Vg ce qui
permet d’obtenir aisément la tension de seuil Vt en extrapolant la valeur à zéro de la partie linéaire
de la courbe Y(Vg) comme le montre la figure ci-dessous :
1,6.10
0.015
-2
0.016
µ0CoxVd (Vg − Vt )
Id W
1,4.10 -2
0.014
Y (Vg ) = =
dI d L
1,2.10 -2
Fonction Y (A1/2V1/2) 0.012
dVg pour •Vd <<Vd,sat
Vd
1.100.01
-2 •Vg>>Vt
8.10
〈 2〉 -3
Y10 0.008 SY µ0
6.10 -3
0.006
4.10 -3
0.004
2.10 -3
0.002
Vt
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0
0,2 0,4 0,6 Vg
0,8 1 1,2 1,4
1.275

Figure 30 : Figure d’illustration de la fonction Y en fonction de la tension de grille.
Ce qui donne pour nos dispositifs de démonstration la variation suivante pour la tension
de seuil :
0,80.8
0.708
0,70.7
0,60.6
0,50.5
0,40.4
Vt10
0,30.3
0,20.2
0,10.1
00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
00 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1
Figure 31 : Tension de seuil en fonction de la longueur de grille pour les transistors de démonstration.
Sans s’étendre sur le résultat obtenu, l’effet de canal court classique faisant chuter la
tension de seuil au fur et à mesure que la longueur de grille diminue apparaît clairement ici
(voir figure 31).
A partir de là, la méthode classique est de tirer la mobilité à partir de la pente de la
partie linéaire de la fonction Y(Vg ) notée par la suite Sy.
S Y2 L
µ0 = (75)
C oxVd W
Puis en calculant la fonction X(Vg)=1/(gm1/2) on obtient la valeur du coefficient
d’atténuation de mobilité θ1 en multipliant les pentes des deux fonctions X et Y en forte
inversion. :
51
1 L
X (VG ) = =( )1 / 2 (1 + θ 1 (VG − Vt )) (76)
gm Wµ0 C oxVd
θ1 = S x .S y
A partir de θ1, on peut remonter à la résistance série source-drain Rsd et à l’écart ∆L entre
la longueur de grille technologique (L) et la longueur de grille effective (Leff) :
W
θ1 = θ1,0 + µ0 C ox RSD (77)
L
Pour cela on reporte les valeurs de θ1 pour différents L à même W en fonction de Gm
définit par Gm = SY2/Vd = (W/L)µ0Cox ; la pente nous donne RSD et l'ordonné à l'origine θ1,0 . Pour
∆L on extrapole la valeur de L pour laquelle l'inverse de Gm(L) s'annule on obtient ainsi la valeur
de ∆L :
1 L − ∆L
= (78)
G m Wµ 0 C ox
Mais l’extraction de paramètres faite au cours de cette étude est plus subtile que cette
méthode classique. En effet pour des transistors à canaux courts intervient souvent un second
coefficient d’atténuation de la mobilité θ2 définit comme suit :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (79)
Une première méthode (faire le parallèle avec la méthode McLarty) est de dériver deux
fois le courant de drain par rapport à la tension de grille. Mais cette méthode est très sensible au
bruit, or nos caractéristiques Id(Vg) sont assez bruitées pour les transistors à canaux courts.
Une autre façon de faire est d’utiliser une itération de la fonction Y(Vg) en calculant un
Ynew(Vg) (voir § I.6.2 f)) qui élimine les effets du second facteur d’atténuation de mobilité θ2 .
Puis on refait l’extraction complète avec cette nouvelle fonction Ynew(Vg) [Mourrain’2000].
I.6.2 c) : Facteurs d’atténuation de mobilité et résistance série source-drain
Tout d’abord, après avoir extrait les tensions de seuil on calcule une fonction θeff :
S2 1
θ eff = y − (80)
I d V g − Vt
On trace θeff en fonction de Vg à Vg>>Vt . Dans ce cas, θeff varie linéairement avec Vg :
( ) ( )
θ eff V g >> Vt = θ 2 ⋅ V g − Vt + θ 1 (81)
Il est alors aisé d’en sortir les valeurs de θ1 (ordonnée à l’origine Vg=Vt) et de θ2
(pente).
52
44 4
L=50nm
3 3
Têta effectif (V-2)

2
θeff10 2
1 1
L=1µm
00 0
0.7 0.8 0.9 1 1.1 1.2 1.3
0,7
0.7
0,8 0,9 1Vg 1,1 1,2 1,3
1.3

Figure 32 : Têta effectif en fonction de la tension de grille en forte inversion pour les transistors de
démonstration.
D’où :
L(µm) θ1 (V-1) θ2 (V-2)
0,05 3,61 0,04
0,055 3,39 0,03
0,06 3,00 0,06
0,075 2,18 0,08
0,1 1,60 0,05
0,15 1,05 0,40
0,175 0,74 0,19
0,25 0,53 0,18
0,5 0,47 0,14
1 0,29 0,11
Tableau 3 : Valeurs de Θ1 et Θ2 pour une batterie de transistors à source et grille commune de largeur de
grille W=10µm à une polarisation de drain Vd=10mV.
On remarque que l’on trouve une valeur faible pour θ2 (voir tableau 3), indiquant que
l’interface Si/SiO2 est de bonne qualité pour ces transistors (faible rugosité de surface).
3.608 4 4
θ1 = θ1,0 + Rsd ⋅ Gm
3 3
Têta 1 (V-1)
θ1a 2 2 RSD
1 1
RSD = 69Ω
θ1,0 θ1,0 = 0,04V-1
00 0
0 0.01 0.02 0.03 0.04 0.05 0.06
00 0,01 0,02 0,03
Gm10 0,04 0,05 0,06
0.06
Paramètre de transconductance (V)

Figure 33 : Variation de Θ1 en fonction du paramètre de transconductance pour les transistors de
démonstration et valeurs extraites de RSD et θ1,0.
53
S y2
Ensuite, à partir de θ1 on tire Rsd et θ1,0 en traçant θ1 en fonction de Gm = (voir
Vd
figure 33). On trouve une valeur standard pour la résistance série source-drain de 690 Ω.µm.
I.6.2 d) : Longueur de grille effective
Puis en traçant l’inverse de Gm en fonction de la longueur de grille on déduit la valeur

de ∆L comme l’extrapolation de la valeur de L pour laquelle 1/Gm s’annule.
120 120
1/(Paramètre de transconductance) (V-1)
120
100
100
80 80
60 60
Um10
40 40
∆L = +21nm
20 20 ∆L
00 0
0 0.05 0.1 0.15 0.2 0.25
00.05 50 100 150
L 200 250 300
0.3
Longueur de grille (nm)

Figure 34 : Variation de l’inverse de la transconductance en fonction de la longueur de grille pour les
transistors de démonstration et valeur extraite de ∆L.
Pour cette méthode d’extraction de la longueur effective est considéré un écart
constant à la longueur du masque (voir figure 34), or il se peut que cet écart ne soit pas
constant. Alors, une autre façon de calculer la longueur effective [Cretu ‘2001] se base sur la
variation des différents Y en fonction du Y correspondant à la longueur de grille maximale
(on considère le transistor à L=1µm comme long, donc avec Leff = L), ceci est analogue à la
méthode « Shift&Ratio » mais sans avoir besoin de faire un « Shift » c'est-à-dire un décalage
(voir § I.6.1 a)). Le carré de la pente de chaque droite multipliée par la valeur maximale de la
longueur de grille donne la longueur effective pour chaque longueur de grille donnée. On peut
comparer cette valeur Leff avec Leff = L + ∆L , ∆L étant calculée avec la première méthode.
2.10
0.02
-2
1,5.100.015
-2
L=50nm
1.10
Y10 -2
0.01
5.100.005
-3
L=1µm
0 0 0
0 0.001 0.002 0.003 0.004
0
0 1.10-3 2.10
Y10
-3
〈 9〉 3.10-3 4.10− -3
3
3.514 ×10
Fonction Y(L=1µm) (A1/2V1/2)

Figure 35 : Variation de la fonction Y en fonction de la fonction Y pour la plus grande longueur de grille
(ici L=1µm) pour les transistors de démonstration.
54
On obtient ainsi :
L(µm) Leff(µm) L+∆L(µm)
0,05 0,046 0,071
0,055 0,058 0,076
0,06 0,068 0,081
0,075 0,089 0,096
0,1 0,118 0,121
0,15 0,189 0,171
0,175 0,233 0,196
0,25 0,3 0,271
0,5 0,503 0,521
1 1 1,021
Tableau 4 : Valeurs de la longueur effective par les deux méthodes pour les transistors de démonstration.
La seconde méthode à l’air plus juste (voir tableau 4), surtout pour les transistors de
petite longueur de grille car les grilles de ces transistors ont été lithographiée par e-beam ce
qui garantit normalement une longueur effective très proche de la longueur de grille dessinée.
Toutefois, à l’instar de la méthode précédente, l’hypothèse d’invariance de la mobilité à bas
champ doit être nécessairement posée pour cette méthode, la validité de la longueur effective
ainsi extraite dépend de l’exactitude de cette hypothèse.
I.6.2 e) : Mobilité à bas champ
Enfin on calcule la mobilité à bas champ, pour chaque longueur de grille, d’après la
formule :
L + ∆L
µ 0 = Gm ⋅
W ⋅ C ox
L(µm) µ0 (cm2 V-1 s-1)
0,05 295,66
0,055 295,65
0,06 295,62
0,075 295,48
0,1 295,40
0,15 295,38
0,175 295,39
0,25 295,45
0,5 295,54
1 295,60
Tableau 5. : Valeurs de la mobilité à bas champ pour les transistors de démonstration.
On peut aussi calculer une mobilité moyenne µ0slope = 295.5 cm2 V-1s-1. Cette valeur
est raisonnable compte tenu du dopage substrat de ces transistors ( Na = 1,5 ⋅ 1018 at.cm −3 ).
Remarque : La relative constance des valeurs trouvée pour la mobilité à bas champ par
rapport à la diminution de la longueur de grille est artificielle. En effet, la méthode
d’extraction de la longueur effective présentée ci-dessus n’est valable si et seulement si la
mobilité à bas champ est constante. Dans ce cas la formule utilisée est juste et la méthode est
valide, ce qui est le cas dans les transistors sans ajouts technologiques. Mais si pour une
raison ou pour une autre la mobilité à bas champ varie avec la longueur de grille, par exemple
diminue progressivement, cette méthode donnera une mauvaise évaluation, dans ce cas une
surévaluation, de la longueur effective car elle tend à imposer des valeurs de longueur
effective rendant la mobilité à bas champ constante. Ce problème vient de la dépendance de la
55
fonction Y au rapport µ0/Leff car pour étudier la variation de Leff il faut bien présupposer que
µ0 est constante. Dans la suite de ce mémoire, pour certains dispositifs étudiés, il sera
nécessaire de violer l’hypothèse de constance de la mobilité à bas champ avec la longueur de
grille. Il faudra alors trouver un moyen de calculer séparément la longueur de grille effective
et la mobilité. Ce sera l’objet du chapitre III. Pour l’instant, poursuivons la présentation de la
méthode Y dans le cas où la mobilité à bas champ est considérée comme constante.
I.6.2 f) : Itération de la fonction Y
Maintenant on crée la fonction Ynew en utilisant les valeurs de θ2 extraites afin de la

linéariser :
Y new= Y 1 − θ 2 (V g − Vt )
2
(82)
On peut comparer les deux fonctions Y :
0.013
1,2.100.012
-2
avant itération
L=75nm
1.100.01
-2 après itération
Y10i ,6
8.10
Ynew10i ,6
-3
0.008
Y10i ,9
Ynew10i ,9 -3
6.10 0.006 L=175nm
Y10i ,3
Ynew10i ,3
4.100.004
-3
2.100.002
-3
L=1µm
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0
0
0,2 0,4 0,6 Vgi
0,8 1 1,2 1,4
1.275

Figure 36 : Variation de la fonction Y en fonction de la tension de grille avant et après itération pour trois
des transistors de démonstration.
La figure illustre bien que l’influence de θ2 est minime ce qui est conforme au vu des
faibles valeurs de θ2 extraites (voir tableau 3). Néanmoins, il convient de faire cette itération
systématiquement même si la correction n’est que de quelques pourcents.
Ensuite il suffit de refaire les mêmes manipulations mais avec Ynew au lieu de Y. On
peut comparer alors les résultats sur quelques paramètres :
L(µm) Vt(V) θ1 (V-1)
avant après avant après
0,05 0,488 0,518 3,608 4,023
0,055 0,528 0,545 3,391 3,704
0,06 0,564 0,582 2,998 3,295
0,075 0,624 0,636 2,181 2,381
0,1 0,685 0,695 1,603 1,778
0,15 0,702 0,708 1,047 1,036
0,175 0,708 0,716 0,735 0,817
0,25 0,703 0,711 0,526 0,603
0,5 0,681 0,69 0,471 0,541
1 0,657 0,664 0,286 0,333
Tableau 6 : Valeurs de la tension de seuil et du premier facteur d’atténuation de mobilité avant et après
itération pour les transistors de démonstration.
56
L’écart sur la tension de seuil et sur le premier facteur d’atténuation de mobilité est
faible (voir tableau 6) lorsqu’on tient compte de l’influence de θ2 mais autant utiliser les
valeurs corrigées. On peut ajouter que la différence apparue sur le premier facteur
d’atténuation de mobilité entraîne une légère variation sur la valeur extraite de la résistance
série source-drain : 710 Ω.µm au lieu de 690 Ω.µm.
I.6.2 g) : Comparaison modèle d’extraction - mesures
Une fois l’extraction terminée, une vérification s’impose en calculant, par exemple, un
courant de drain théorique en fonction de la tension de grille en régime ohmique, utilisant les
paramètres extraits, et en le comparant aux valeurs expérimentales. Pour cela on utilise la
formule suivante (valable en forte inversion) :
W (V g − Vt ) ⋅ Vd
Id = ⋅ µ0 ⋅ C ox ⋅
1 + θ 1 ⋅ (V g − Vt ) + θ 2 ⋅ (V g − Vt )
2 (83)
Leff
W
Avec θ 1 = θ 1,0 +
⋅ µ0 ⋅ C ox ⋅ Rsd (84)
Leff
L’extraction de paramètres a permis de déduire les valeurs de Leff , Vt , µ0, θ1,0 , Rsd et
θ2 pour chaque transistor utilisé, ceci nous permet alors de calculer un courant de drain
théorique en forte inversion que l’on compare à celui mesuré pour ces transistors.
1,2.10
1.2 .10-4
−4
4
1.122 ×10
mesure L=50nm
1.10 -44
1 .10
calcul
8.10 -55
8 .10
Id10
6.10
ID0a
6 .10-5
5
4.10
4 .10-5
5
2.10
2 .10-5
5
L=1µm
00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0 0 0,2 0,4 0,6 Vg 0,8 1 1,2 1,4
1.3

Figure 37 : Comparaison entre les courbes expérimentales et le modèle du courant de drain en régime
ohmique en forte inversion pour les transistors de démonstration.
Le test de validité s’avère concluant pour tous les transistors testés comme le montre la
figure 37 ci-dessus. Le modèle rend très bien compte du courant de drain en régime ohmique
et en forte inversion même pour les transistors les plus courts tels ceux de longueur de grille
inférieure à 100nm.
I.6.2 h) : Régime de saturation
Jusqu’à présent, pour extraire les paramètres, étaient utilisées les courbes courant de
drain en fonction de la longueur de grille Id-Vg en régime ohmique c'est-à-dire à une
polarisation de drain très inférieure à la tension de drain de saturation Vd<<Vd,sat. Plaçons
nous maintenant en saturation c'est-à-dire à Vd>Vd,sat afin d’étudier notamment le DIBL ainsi
que la vitesse des porteurs (voir § I.4.5).
57
Commençons par le DIBL. Comme présenté au paragraphe I.4.5, le DIBL est une
augmentation du courant de drain dû à un abaissement de la barrière de potentiel source-
substrat provoqué par une forte polarisation de drain. Cet effet sera d’autant plus présent que
le transistor est court. Pour illustrer l’effet du DIBL sur les caractéristiques Id-Vg, il suffit de
faire deux mesures, l’une en régime ohmique et l’autre en saturation :
3.552 ×10
1.10
−4
1 .10-3
3
1.10
1 .10-4
4
Vd = 50mV
Vd = 1V
1.10 -55
1 .10
〈 0〉
IDa
1.10
〈 0〉
1 .10-6
6
IDb
〈 9〉
IDa
1.10 . -77
〈 9〉 1 10
IDb
1.10
1 .10-8
8
L=50nm L=1µm
1.10
1 .10-9
9
− 10
1.10
10 1 .10 -10
10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
0 0 0,1 0,2 0,3 0,4 0,5
Vgd 0,6 0,7 0,8 0,9 1
0.99

Figure 38 : Courant de drain en fonction de la tension de grille pour le transistor le plus long et le plus
court à faible (50mV) et forte (1V) polarisation de drain.
Sur la figure 38 apparaît clairement que pour le transistor long le courant de drain sous
le seuil ne dépend pas de la polarisation de drain. Par contre pour le transistor le plus court,
apparaît nettement une augmentation du courant de drain, à tension de grille donnée,
lorsqu’on passe d’une faible à une forte polarisation de drain. La façon la plus commune de
quantifier cet effet est de se placer à une valeur de courant de drain sous le seuil et de prendre
le rapport ci-dessous :
V g (V d faible) − V g (V d fort )
DIBL = 1000 (85)
Vd fort − Vd faible I sousleseuil d
Ce qui nous donne une valeur en mV/V que l’on peut tracer en fonction de la longueur
de grille du transistor :
60 60
55.129 100100
65.134
Id = 0,1 µA Id = 0,1 µA
50 50 Vdfaible = 50mV Vdfaible = 50mV
Vdfort = 1V Vdfort = 1V
DIBL (mV/V)
DIBL (mV/V)
40 40
Dibl
0.4
30 30
Dibl L
1 .7
10 10 α 1/L1,7
2
0 .7
L
20 20
10 10
α 1/L0,7
00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 11 1
00.05 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1
0.01
0,01
0.1
0,1
1
11
0.05 L
Longueur de grille (µm) Longueur de grille (µm)

Figure 39 : Valeurs du DIBL en fonction de la tension de grille pour les transistors de démonstration en
échelle linéaire (a) puis logarithmique (b)
Sur la figure 39, nous remarquons deux régimes différents pour le DIBL. Pour les
transistors de longueurs de grille supérieure à 0,2µm, nous obtenons une loi en puissance
58
d’une valeur de -0,7 alors que pour les transistors plus courts que cette valeur de 0,2µm, le
DIBL suit une loi en puissance d’une valeur de -1,7. Ces résultats se rapprochent de deux
modèles élaborés pour le DIBL. Ainsi le modèle de Gronjohn [Gronjohn ’84] prévoit une loi
en puissance en 1/L, alors que le modèle de Skotnicki [Skotnicki ’2000] prédit une loi en
puissance en 1/L2. La transition entre les deux régimes dépend de la technologie utilisée et
notamment du dopage canal et de l’épaisseur d’oxyde.
Poursuivons par la détermination de la tension de polarisation Vd,sat . Rappelons que
cette tension est la valeur de la polarisation appliquée au drain pour laquelle le canal
d’inversion se pince et cela à tension de grille fixe en forte inversion. Soit la fonction G
définie ainsi [Yang ’88] :
d( 1 )
gd dI
G (Vd ) = g d avec g d = d (86)
dV d dV d V
g
Alors, la valeur de tension de drain pour laquelle cette fonction G est maximale est la
tension de saturation [Yang ’88].
1.10
−3
9.755 ×10
-2
0.01 12 12
10.567
L=50nm d( 1 )
Vg = 1,2V 10 10
L=50nm G (Vd ) = g d
gd
8.100.008
-3
dVd
dI d
8 8
avec gd =
Fonction G (V-1)
6.100.006
-3
dVd Vg
Id12V G12V 6 6
L=1µm
4.100.004
-3
4 4
L=1µm
2.100.002
-3
2 2
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
0
0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
0
0
0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.5
00 0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.44
Tension de drain (V) Tension de drain (V)

0,8
0.8
0,70.7
Tension de saturation (V)
0,60.6
0,50.5
Vdsat12V
0,40.4
1.2 − Vt
0,30.3
Vg - Vt
0,20.2
Vd,sat
0,10.1
00 0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
00.05 0,1 0,2 0,3 0,4 0,5 L 0,6 0,7 0,8 0,9 1 1,1
1.1

Figure 40 : Courant de drain (a) et fonction G (b) en fonction de la tension de grille ; et valeurs de Vd,sat
extraites pour chaque longueur de grille (c) pour les transistors de démonstration.
Appliquons cette méthode aux transistors de démonstration. La figure 40 donne le
résultat. Remarquons tout d’abord que nous nous sommes placés en forte inversion en
choisissant arbitrairement la tension de grille à 1,2V pour être au dessus de la tension de seuil.
Si on compare les valeurs de Vd,sat obtenues par cette méthode avec la différence entre la
tension de grille et les tensions de seuil de ces transistors extraites précédemment (voir I.6.2
59
b)), nous obtenons une assez bonne adéquation. En effet, la plupart du temps, la valeur de
tension de saturation n’est pas extraite méthodiquement mais prise égale à Vg-Vt. Il est
néanmoins utile d’avoir une méthode précise pour extraire Vd,sat si l’on a pas la valeur de la
tension de seuil.
Finissons par la vitesse de dérive des porteurs. Cette vitesse de dérive est définie comme
suit [Sodini ‘84] :
g dI
v deriv = m avec g m = d (87)
WC ox dV g
On démontre qu’en forte inversion et en régime de saturation que la vitesse de dérive se
confond avec la vitesse des porteurs près de la source [Sodini ‘84]. L’étude de cette vitesse
permet de se renseigner sur les limitations possibles des performances électriques en mode
passant des transistors. Notamment il est intéressant de regarder cette vitesse en fonction de la
polarisation de drain. Pour cela il suffit d’avoir deux caractéristiques Id-Vd à deux valeurs
proches de tension de grille en forte inversion. Leur rapport à chaque polarisation de drain
divisé par le produit W.Cox nous donne alors la vitesse de dérive (voir équation 87) :
1.10
−3
-2
0.01
9.755 ×10 2.623 ×10
3.10
6
3 .106
6
Vg = 1,1V
Vitesse de dérive (cm s-1)

Vg = 1,2V 2,5.10
2.5 .106
6
8.100.008
-3 L=50nm
L=50nm
2.10
2 .106
6
〈 5〉
6.10 -3
Id11V 0.006
〈 5〉
Id12V
〈 9〉 1,5.10
Vderiv21.5 .106
6
Id11V
〈 9〉 -3
4.10
Id12V 0.004
1.10
1 .106
6 L=1µm
2.100.002
-3
L=100nm 5.10
5 .105
5
0 0 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0,2 0,4 0,6 0,8
Vd 1 1,2 1,4 1,6
1.5 0
0 0,2 0,4 0,6 0,8
Vd
1 1,2 1,4 1,6
1.5

Figure 41 : Courant de drain en fonction de la tension de drain à deux polarisations de grille pour deux
transistors courts (a) ; et vitesses de dérive extraites pour chaque longueur de grille (b) pour les transistors
de démonstration.
Pour les transistors longs, on remarque sur la figure 41 que la vitesse de dérive sature
au delà de la tension de saturation. En effet, de façon classique, lorsque le canal se pince les
porteurs ne peuvent plus augmenter leur vitesse même si on polarise plus fortement le drain.
Par contre pour les transistors les plus courts, cette saturation est moins franche. Pour étudier
le facteur d’échelle, reportons alors la valeur maximale (à tension de drain maximale) de la
vitesse de dérive en fonction de la longueur de grille des transistors :
60
1.10
1 .107
6
8.1 ×10
7
Vitesse de dérive maximale (cm s-1)

Vd = 1,5V
〈 1〉
Vderivmax
〈 1〉
Vderivmax0
1.10
1 .10
66
( Vderivmax0〈 1〉 ) 0
L
Sans correction de Rsd

Avec correction de Rsd
Loi en 1/L
1.10 0.01
5
3.934 ×10 1 .105
5
0.1 1
0,01
0.05 0,1
L 11

Figure 42 : Maximum de la vitesse de dérive en fonction de la longueur de grille pour les transistors de
démonstration.
Apparaît sur la figure 42 une saturation de la vitesse de dérive en fonction de la
longueur de grille lorsqu’on descend sous les 100nm. Néanmoins, cette méthode n’est pas
indépendante de la résistance série source-drain Rsd dont on sait quelle peut influencer les
caractéristiques électriques des transistors les plus courts. Mais il est possible de corriger cela
en changeant directement la valeur de la vitesse de dérive selon la formule suivante et en
utilisant la valeur de Rsd extraite précédemment en régime ohmique (voir I.6.2 c)) :
v deriv
'
v deriv = (88)
1 − R s v derivWC ox
avec Rs=Rsd/2.
Mais malgré cette correction, la saturation de la vitesse de dérive pour les transistors
sub-0,1 µm persiste vers 3.106 cm.s-1. Sans s’étendre sur les raisons physiques de ce résultat,
nous caractérisons ici une limitation du gain en performance des transistors lorsqu’on diminue
la longueur de grille. Bien sur, nous aurions pu illustrer cette méthode d’extraction de la
vitesse de dérive avec un exemple de transistor suivant parfaitement une loi d’échelle
inversement proportionnelle à la longueur de grille en prenant des dispositifs plus longs. Mais
par souci de cohérence, nous avons présenté dans ce paragraphe les résultats d’une même
batterie pour tous les paramètres extraits. Pour la plupart d’entre eux, leur comportement face
à la réduction de la longueur de grille est classique.
I.6.2 i) : Conclusion intermédiaire sur la méthode « Fonction Y »
Dans ce paragraphe, a été présentée la méthode dite « Fonction Y » avec laquelle nous
avons extrait les paramètres électriques des transistors que nous avons étudiés. Rappelons que
cette méthode est particulièrement adaptée pour les transistors les plus courts, notamment
grâce à son indépendance vis-à-vis de la résistance série source-drain. Cette méthode est
néanmoins restreinte à la forte inversion, mais c’est à cette plage de tension de grille que
s’utilisent principalement les transistors MOS.
61
I.7 : Conclusion
Ce premier chapitre avait pour but de présenter ce qu’est un transistor MOS à effet de
champ, ses équations de base et la façon de faire pour extraire ses paramètres électriques.
En premier lieu a été présenté le principe de fonctionnement d’un transistor MOS qui
consiste en la possibilité de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par l’application d’une tension sur une électrode de commande située en
surface du flux de porteurs appelée grille.
Puis ont été décrits en termes de courant les différents régimes de fonctionnement d’un
transistor MOS avec au passage la définition d’un certain nombre de paramètres électriques
clefs régissant les caractéristiques électriques d’un transistor MOS tels que la tension de seuil ou
bien la mobilité.
Ensuite, nous nous sommes penché sur les effets qu’entraîne la miniaturisation d’un
transistor MOS notamment sur ces paramètres électriques. La miniaturisation est une méthode
principalement employée pour pouvoir augmenter la densité d’intégration des transistors sur
une puce ainsi qu’entre autres pour augmenter leur temps de commutation. Mais cette
miniaturisation entraîne une suite d’effets néfastes sur les caractéristiques des transistors dont
nous avons présenté les principaux. Afin de contrecarrer ces effets néfastes ont été introduits
progressivement au cours de ces dernières années des ajouts technologiques dont nous avons
donné trois exemples parmi les plus utilisés aujourd’hui.
Pour finir, si on veut étudier le fonctionnement des dernières générations de transistors il
faut pouvoir extraire les paramètres électriques de ceux-ci à partir de mesures électriques
notamment. Pour cela, a été fait un état de l’art ainsi qu’une présentation complète d’une
méthode d’extraction appelée « Fonction Y » qui a été préférentiellement utilisée au cours de
nos études.
Il s’agit maintenant de présenter les résultats obtenus pour les dispositifs que nous avons
étudié au cours de cette thèse. Le but n’est pas de dresser une liste exhaustive des résultats
obtenus pour chaque architecture mais plutôt de présenter les améliorations et les innovations
que nous avons pu apporté sur l’extraction de paramètres. Ces innovations ont été
développées au fur à mesure de l’étude de ces dispositifs afin de résoudre certains problèmes
particuliers que la méthode classique présentée dans ce paragraphe ne pouvait résoudre.
62
63
Chapitre II : Caractérisation électrique de MOSFETs sub-0,1µm à base de mesures courant-tension
Chapitre II :
Caractérisation électrique de MOSFETs sub-0,1µm
à base de mesures courant-tension
64
II.1 : Introduction
Le chapitre précédent a présenté ce qu’est un transistor MOS à effet de champ, ses
équations de base ainsi que les méthodes pour extraire ses paramètres électriques.
Maintenant, passons aux choses concrètes, c'est-à-dire à la présentation des dispositifs
que nous avons étudiés au cours de cette thèse ainsi que les résultats obtenus sur le transport
électrique de ces transistors aux faibles longueurs de grille. Pour cela nous utiliserons la
méthode présentée au chapitre précédent répondant au nom de « Fonction Y ».
Au cours de cette thèse nous avons pu étudié trois architectures différentes de transistors
MOS Silicium massif sub-0,1µm grâce aux collaborations menées avec ST Microelectronics à
Crolles et le CEA-Leti à Grenoble.
En premier lieu, sera présentée l’étude menée sur des transistors MOS sur Silicium
massif à oxyde ultrafin (tox = 1.2nm) et ultra courts (L = 30nm pour le plus court) fabriqués
par ST Microelectronics. Dans cette partie, sera présentée au préalable une adaptation de la
méthode « Fonction Y » tenant compte de l’influence du courant de grille sur le courant de
drain qui s’avérera indispensable afin d’extraire correctement les paramètres électriques de ce
type de transistors.
En second lieu, seront caractérisés des transistors MOS sur Silicium massif à canal n
Si:C, c'est-à-dire ayant une couche enterrée de Silicium à laquelle on a implanté du Carbone
afin de limiter les effets de canaux courts. Ces transistors sont optimisés pour une longueur de
grille de 50nm et fabriqués par le CEA-Leti.
En dernier lieu, seront caractérisés des transistors MOS sur Silicium massif à canal p
SiGe, c'est-à-dire ayant une couche enterrée d’alliage Silicium-Germanium afin
principalement d’augmenter la mobilité des porteurs et de réduire le bruit électrique. Ces
transistors sont optimisés pour une longueur de grille de 50nm et fabriqués par le CEA-Leti.
Pour tous ces dispositifs une attention toute particulière sera apportée sur la mobilité des
porteurs en inversion. En effet, la mobilité est un paramètre clef pour les MOSFETs très
sensible aux défauts qui peuvent apparaître lors des nombreux processus de fabrication des
transistors, surtout dans le substrat et dans l’oxyde de grille. Au cours de cette discussion est
apparu nécessaire de violer l’hypothèse communément admise par les méthodes d’extraction
classiques d’invariabilité de la mobilité à bas champ avec la réduction de la longueur de grille.
Une adaptation de la méthode « Fonction Y » avec variation de mobilité à bas champ sera
donc présentée dans ce chapitre.
II.2 : Transistors ultracourts à oxyde ultrafin

Le premier type de transistors que nous allons présenté sont des transistors en Silicium
massif optimisés pour des longueur de grille 50nm et en deçà. Leur particularité est d’avoir un
oxyde de grille en silice très fin, c'est-à-dire de 12 Å d’épaisseur. En effet, afin de poursuivre
la miniaturisation des transistors MOS à des longueurs de grille décananométriques il s’avère
nécessaire de réduire l’épaisseur de l’oxyde de grille. Ainsi pour une longueur de grille de
50nm la loi d’échelle demande une épaisseur d’oxyde de 1.2 nm soit pas plus de 4 couches
atomiques (voir figure 1).
65
15
SiO2
L 0.5 CMOS Courant de fuite
tox ≈
Épaisseur d’oxyde (nm)
10
40
0.35 CMOS
0.25 CMOS
5
0.18 CMOS
0.12 CMOS
0.05 CMOS
0
0 0.2 0.4 0.6
Longueur de grille (µm) Épaisseur physique d’
d’oxyde (Å
(Å)
Figure 1 : Prévision concernant l’épaisseur d’oxyde pour chaque génération de MOSFETs (a) ainsi que
l’augmentation de la densité de courant de fuite en résultant (b).
Ceci a pour conséquence une augmentation exponentielle du courant de fuite à travers la
grille qui entraîne une augmentation importante de la consommation ainsi qu’une perturbation
du courant de drain. En effet, le courant de grille varie proportionnellement à la surface de la
grille ( I g ∝ W .L ) alors que le courant de drain varie, au premier ordre, inversement
proportionnellement à la longueur de grille ( I d ∝ W ). On s’attend donc à ce que le courant
L
de grille ne soit gênant uniquement que pour les transistors à grande surface. Le courant de
drain des transistors ultracourts ne doit donc pas être perturbé par le courant de fuite vers la
grille. Tout ce raisonnement est correct lorsqu’on a des transistors nominaux, c'est-à-dire
isolés avec chacun leur grille, source et drain propres. Or, dans la plupart des cas, la
caractérisation électrique, surtout lors des mesures courant-tension visant à étudier l’impact de
la réduction de la géométrie des transistors sur les paramètres électriques, se fait sur des
batteries test de transistors à source et grille communes. Dans cette configuration le courant de
grille est le même pour tous les transistors et est équivalent à celui d’un transistor ayant une
surface égale à la somme des surfaces de grille des transistors de la batterie. Ainsi nombre de
transistors voient leurs caractéristiques Id-Vg perturbées et pas seulement les transistors de
grande surface.
II.2.1 : Dispositifs étudiés
La collaboration avec ST Microelectronics porte sur des transistors MOS Silicium

massif à canal n et p de longueur de grille ultracourte et à oxyde ultrafin. La finalité en étant
une caractérisation électrique fine et poussée sur des lots avancés afin d’analyser, de
comprendre et de modéliser le comportement électrique de ces transistors. L’étude a porté sur
un premier lot que l’on nommera par la suite « GRI » optimisé pour une longueur de grille de
55nm, puis elle s’est poursuivie sur un second lot baptisé « MDX » optimisé pour une
longueur de grille de 45nm pour se finir par le lot de nom « HKC » optimisé pour une
longueur de grille de 30nm.
II.2.1 a) : Description des transistors du lot « GRI »
Les principaux détails technologiques de ce lot sont listés ci-dessous :

• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par RTN (Rapid
Thermal Nitridation), c'est-à-dire une oxydation faite sous atmosphère azote (N)
et oxygène (O) à environ 900°C.
66
• Grille en poly-silicium de 1500Å d’épaisseur.

• Extensions LDD (Low Doped Drain) d’Arsenic (As) dosées à 1.1015 e- par cm2
implantée à 1keV pour les nMOS et Bore (B) dosées à 1.1015 e- par cm2
implantée à 0,25keV pour les pMOS.
• Poches de surdopage Bore (B) dosées à 2.1013 e- par cm2 implantée à 15keV
sous un angle de 25° pour les nMOS et Phosphore (Ph) dosées à 3.1013 e- par
cm2 implantée à 30keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1000°C pendant 10s.
• Siliciuration des zones HDD (High Doped Drain) source et drain avec du
Siliciure de Cobalt (CoSi2).
La technologie utilisée pour ces transistors est optimisée afin de corriger les effets de
canaux courts résultant de la miniaturisation agressive de ceux-ci (voir § I.5). Rappelons donc
que :
• Les extensions LDD servent notamment à réduire le champ électrique
longitudinal source-drain limitant ainsi le vieillissement prématuré du transistor
par porteurs chauds.
• La siliciuration des zones HDD source et drain permet de diminuer les
résistance d’accès source et drain Rs et Rd, qui notamment dégradent
sensiblement, surtout pour les transistors très courts, la mobilité effective des
porteurs en forte inversion limitant ainsi leur courant Ion.
• Les poches de surdopage permettent de limiter voire de supprimer la chute de la
valeur de la tension de seuil présente quand on diminue la longueur de grille
due au partage de charge, c'est-à-dire à la perte de contrôle par la grille d’une
partie de la charge de désertion située sous elle due au rapprochement des
jonctions source-substrat et drain-substrat.
Cette technologie permet d’avoir de bonnes caractéristiques jusqu’à une longueur de
grille de 55nm.
II.2.1 b) : Description des transistors du lot « MDX »
Figure 2 : Photo TEM du transistor MOS à canal n le plus court (L=45nm) du lot MDX.
Le lot MDX est technologiquement très proche du lot GRI, voilà pourquoi la photo
TEM de la figure 2 représentant un transistor du lot MDX peut illustrer aussi ceux du lot GRI.
Voici les principales caractéristiques technologiques du lot « MDX » :
• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par RTN (Rapid
Thermal Nitridation).
67

implantée à 1keV pour les nMOS et Bore (B) dosées à 1.1015 e- par cm2
implantée à 0,25keV pour les pMOS.
• Poches de surdopage Bore (B) dosées à 2.1013 e- par cm2 implantée à 15keV
sous un angle de 25° pour les nMOS et Phosphore (Ph) dosées à 3.1013 e- par
cm2 implantée à 30keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1000°C pendant 10s.
Siliciure de Cobalt (CoSi2).
En fait les principales caractéristiques technologiques sont communes aux deux lots,
néanmoins le lot « MDX » permet de descendre plus bas en longueur de grille, jusqu’à 45 nm
(voir tableau 1).
II.2.1 c) : Description des transistors du lot « HKC »
Le lot HKC est assez différent des deux lots précédents. Voici les principales
caractéristiques technologiques du lot « HKC » :
• Oxyde de grille en silice (SiO2) de 12Å d’épaisseur réalisée par PN (Plasma
Nitridation), c'est-à-dire un oxyde où la nitruration est assitée par plasma [Tavel
’2003]. La figure 3 montre une photo TEM de l’oxyde obtenu par cette
technologie.
implantée à 0,5keV pour les nMOS et Fluorure de Bore (BF2) dosées à 5.1014 e-
par cm2 implantée à 0,5keV pour les pMOS.
• Poches de surdopage Fluorure de Bore (BF2) dosées à 4.1013 e- par cm2
implantée à 27keV sous un angle de 25° pour les nMOS et Arsenic (As) dosées à
3.1013 e- par cm2 implantée à 65keV sous un angle de 25°pour les pMOS.
• Recuit d’activation à 1055°C pendant environ une fraction de seconde (pic de
recuit).
Siliciure de Nickel (NiSi).
En premier lieu, il permet de descendre en longueur de grille jusqu’à 30nm. De plus, il

utilise une nouvelle technique pour la croissance de l’oxyde de grille, la grille est plus fine, les
extensions LDD sont moins dopées afin de limiter leur diffusion, les poches de surdopage
sont plus fortement dosées et les éléments utilisés sont différents, le recuit d’activation est
différent et finalement la siliciuration des zones HDD utilise un autre alliage métallique.
68
PolySi
PN oxide
11.5Å
Si-substrate
Figure 3 : Photo TEM de l’oxyde de grille du transistor MOS à canal n de longueur de grille de 65nm du
lot HKC.
La figure 3 montre un zoom d’une photo TEM au niveau du canal d’un MOSFET court
du lot « HKC ».
II.2.1 d) : Récapitulatif
Deux lots de technologie similaire « GRI » et « MDX » sont à notre disposition ainsi
qu’un lot utilisant une technologie plus avancée « HKC ». A chaque génération la longueur de
grille minimale est diminuée (de 55nm à 30 nm en passant par 45nm).
L’étude a été menée principalement sur des transistors en batterie à grille et source
communes de largeurs de grille 10µm et dont les longueurs de grille physiques (mesurées par
TEM) sont données dans le tableau ci-dessous :
Lot GRI Lot MDX Lot HKC
0,03
0,055 0,045 0,2 0,04
0,085 0,075 0,22 0,05
0,105 0,095 0,26 0,06
0,125 0,115 0,3 0,07
0,145 0,145 0,34 0,08
0,185 0,185 0,54 0,09
0,285 0,285 0,74 0,1
0,465 0,465 1 0,12
1 1 2 0,14
5 5 5 0,16
10 10 10 0,18
Tableau 1 : Valeurs des longueurs de grille physiques pour les batteries de transistors à source et grille
communes des trois lots « GRI », « MDX » et « HKC ».
Remarquons que pour le lot HKC nous avons une plus grande variété de longueurs de
grille que pour les deux autres lots (voir tableau 1), en fait pour ce lot ont été dessinées trois
sous-batteries à source et grille communes.
Nous avons eu besoin aussi de transistors isolés (possédant chacun leur source, drain et
grille propre) de 10µm de largeur de grille et dont les longueurs de grille physiques sont
données dans le tableau ci-dessous :
69
Lot GRI Lot MDX Lot HKC

0,04
0,055 0,045 0,06
0,15 0,15 0,15
0,285 0,285 1
10 10 10
Tableau 2 : Valeurs des longueurs de grille physiques pour les batteries de transistors isolés des trois lots
« GRI », « MDX » et « HKC ».
Pour les transistors isolés, le jeu de longueurs de grille est plus restreint (voir tableau 2).
Par la suite nous appellerons ces valeurs de longueurs de grille physiques tout
simplement longueur de grille car ce sont elles que nous utiliserons lors des méthodes
d’extraction.
Pour des raisons de cohérence, nous présenterons les résultats et les méthodes imaginées
pour l’étude du lot le plus ancien (lot GRI). Bien sûr, une comparaison sera faite à la suite
entre les trois générations de transistors.
II.2.2 : Partition du courant de grille
Comme rappelé au début de ce paragraphe, afin de mener à bien l’extraction de

paramètres pour des dispositifs à très faible épaisseur d’oxyde il faut corriger le courant de
drain de l’influence du courant de fuite vers la grille. En effet, si on utilise la méthode «
Fonction Y » directement à partir des caractéristiques Id-Vg mesurées à faible tension de drain
cela entraîne une mauvaise évaluation des paramètres extraits. Pour illustrer ce problème,
voici ci-dessous les Id-Vg mesurées à 10mV pour le lot « GRI » sur une batterie de transistors
à source et grille communes :
1.989 ×10
1.10
−4
-3 3
1 .10
1.85 ×10
2.10
−4
2 .10 -4
4
Courant de drain et de grille (A)
1.10 -4 4
1 .10 Courant de drain
1,5.10
1.5 .10 -4
4
L=55nm Courant de grille

1.10 -5 5
1 .10
1.10
1 .10 -4
4
1.10 -6 6
1 .10
Id10 Id10
Ig10 Ig10 L=55nm

1.10 -7 7
1 .10 5.10
5 .10 -5
5
L=10µm
1.10 -8 8
1 .10
Courant de drain
0 0
Courant de grille
1.10
1 .10-9 9
L=10µm
- 5.10
5 .10 -5
5
1.10
− 10
10 1 .10
-10
10 − 0.00006
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
0.4 0.2
- 0,4 - 0,2
0
0
0.2
0,2
0.4
0,4 0,6
Vg
0.6 0.8
0,8
1
1
1.2
1,2
1.4
1,4
1.6
1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg
0,6 0,8 1 1,2 1,4 1,6
1.5

Figure 4 : Courant de drain et de grille en échelle logarithmique (a) puis linéaire (b) en fonction de la
tension de grille à Vd=10mV pour une batterie de transistors.
Ce qui frappe d’entrée sur la figure 4 c’est la valeur très importante du courant de grille
qui est du même ordre de grandeur que le courant de drain des transistors même pour les plus
courts d’entre eux. Comme expliqué précédemment, le passage à une épaisseur d’oxyde aussi
faible augmente fortement la densité de courant de fuite vers la grille. On observe bien que le
courant de grille est le même pour tous les transistors, causé par leur utilisation en batterie à
grille commune.
70
1.989 ×10
2.10
−4
2 .10-4
4
3.063 ×10
3,5.10
3.5 .10 -4
−4
4
Courant de source Courant de source
Courant de drain L=10µm 3.10

3 .10 -4
4
Courant de drain L=55nm
1,5.10
1.5 .10-4
4
Courant de grille Courant de grille

2,5.10
2.5 .10 -4
4
(Courant de source - Courant de drain)

(Courant de source - Courant de drain)
Courants(A)
Courants(A)
Id10
〈 1 0〉 1.10
1 .10-4
4
Id10
〈 0〉
〈 1 0〉 〈 0〉
2.10
2 .10 -4
4
( Is10) ( Is10)
〈 1 0〉 〈 1〉
Ig10 Ig10
〈 1 0〉 5.10 5
〈 1 0〉 5 .10 -5 〈 0〉
Is10 − Id10
1,5.104-4
〈 0〉1.5 .10
Is10 − Id10
1.10
1 .10 -4
4
0 0
5.10
5 .10 -5
5
- 5.10
5 .10 -5
5
−5
− 6 ⋅10 0
0 0
00 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8 11 1.2
1,2 1.4
1,4 1.6
1,6 0
00 0.2
0,2 0.4
0,4 0.6
0,6 Vg
0.8
0,8 11 1.2
1,2 1.4
1,4 1.6
1,6
1.5
0 Vg 1.5
Figure 5 : Courant de drain, de source et de grille en fonction de la tension de grille à Vd=10mV pour le
transistor le plus long (L=10µm) (a) et le plus court (L=55nm) (b).
L’effet que cela induit sur le courant de drain est illustré par la figure 5, notamment
pour les transistors les plus longs dont le courant de drain est si perturbé qu’il devient négatif
à forte polarisation de grille. En effet, un simple calcul permet de l’expliquer : nous avons
I d = I s − I g en négligeant le courant de fuite vers le substrat et en considérant les courants en
valeur algébrique. Donc si le courant de grille devient supérieur au courant de source, le
courant de drain devient négatif. Il apparaît donc évident que quelque soit la méthode utilisée
l’extraction des paramètres sera faussée voire impossible pour les transistors longs. Ainsi, par
exemple, la fonction Y deviendrait imaginaire en forte inversion car au dénominateur nous
aurions une racine carrée d’un terme négatif (car la transconductance est négative en forte
inversion pour ces transistors longs). Nous pourrions prendre la valeur absolue de la
transconductance mais ça n’aurait aucun sens physique. Une mauvaise idée serait d’utiliser les
courbes courant de source en fonction de la polarisation de grille en lieu et place des courbes
courant de drain en fonction de la polarisation de grille. Mais la figure 5 montre clairement
que le courant de source est lui-même perturbé par le courant de grille, il est faux de penser
que le courant de source est le même que celui qu’il y aurait avec un oxyde plus épais et que
seul le courant de drain est perturbé. La suite de ce paragraphe éclaircira ce point en
modélisant la répartition géométrique du courant de grille entre la source et le drain (voir
II.2.2 a)).
Nous voici devant un problème de taille qu’il faut résoudre impérativement pour
pouvoir continuer l’étude de ces dispositifs.
II.2.2 a) : Coefficients de partition du courant de grille αd et αs
Une façon de contourner ce problème serait de pouvoir calculer un courant de drain

« idéal », c'est-à-dire sans fuites vers la grille. Pour cela décrivons les courants présents dans
un MOSFET à canal n dans le cas d’un oxyde ultrafin en négligeant le courant substrat :
71
Ig
αs.Ig αd.Ig Id
Is
Id0
Is = Id0 + αs I g Id = Id 0 −αd I g
Id = Is − I g
Figure 6 : Modèle de partition du courant de grille en fonction d’un courant de drain idéal noté Id0.
Nous utiliserons par la suite la nomenclature illustrée par la figure 6 :
• Id0 : courant de drain corrigé, c'est-à-dire corrigé des fuites vers la grille coté
drain
• αd : coefficient de partition du courant de grille coté drain
• αs : coefficient de partition du courant de grille coté source
• αd + αs = 1 bien sur pour que la somme des courants soit nulle
Le courant de drain « idéal » s’écrit :
I d0 = I d + α d I g = I s − α s I g (1)
Cette expression se justifie en considérant le cas où on ne polarise pas le drain (Vd=0V).
Dans cette situation si on polarise la grille pour se placer en forte inversion, il existera un
courant de drain et un courant de source alors que classiquement (pour des oxydes plus épais)
à Vd=0V on doit avoir Id=Is=0A. Cela se voit sur les caractéristiques Id-Vd en forte inversion
(voir figure 22). Donc, dans le cas d’un oxyde ultrafin, en forte inversion surtout, même à Vd
nul il existera un courant de grille dépendant bien sur de la tension de grille. La couche
d’inversion mettant en contact électriquement la source et le drain, le courant de grille aura
tendance à «aspirer » des porteurs de la source et du drain. Dans le cas d’un transistor isolé,
on aura donc un courant de drain égal à la moitié du courant de grille, l’autre moitié venant de
la source. On peut généraliser alors les expressions des courants de drain et de source sous la
forme :
I d (V g ) = −α d I g (V g ) et I s (V g ) = α s I g (V g ) (2)
Vd = 0V Vd = 0V Vd = 0V Vd = 0V
avec αd représentant la proportion de courant de grille venant du drain et αs celle venant de la

source.
Maintenant, plaçons nous en régime ohmique à Vd non nul : on souhaite calculer un
courant de drain « idéal » c'est-à-dire qui aurait une caractéristique Id(Vd) semblable à celle
d’un transistor conventionnel (à oxyde plus épais) il faut donc rajouter au courant de drain la
partie du courant de grille qui provient du drain ; d’où l’expression présentée dans l’équation
(1).
Notre but est de pouvoir extraire ce courant de drain corrigé afin de lui appliquer les
méthodes d’extraction de paramètres. Pour cela il faut pouvoir extraire les coefficients de
partition du courant de grille αd et αs.
72
II.2.2 b) : Extraction de αd et αs en régime ohmique : méthode (gd, gs)
Cette méthode se base sur l’extrapolation des valeurs des courants de drain et de source
à polarisation de drain nulle à partie de deux mesures en régime ohmique et n’est valable
qu’en forte inversion (Vg>>Vt). Pour commencer il faut mesurer le courant de drain (et de
source) à deux valeurs de polarisation de drain faible pour rester en régime ohmique
(Vd<<Vd,sat ). Afin de ne pas surcharger les figures qui suivent nous montrerons le résultat de
cette méthode pour le transistor le plus long (L=10µm) et pour le transistor le plus court
(L=55nm). Ainsi la figure 7 montre le résultat de telles mesures courant-tension.
1,5.10
−4
-4
4.393 ×10
5.10
5 .10 -4
−4
4
1.488 ×10
L=10µm L=55nm
4.10
4 .10 -4
4
1.10
1 .10 -4
4
Vd = 20mV
Courants (A)
Courants (A)
Id10
〈 1 0〉 Courant de source 3.10
〈 0〉 . -4
Id10 3 10
4 Courant de source
〈 1 0〉 〈 0〉
Id20
5.105 .10 -5
5
Courant de drain
Id20
Courant de drain
〈 1 0〉 〈 0〉
Is10 Is10
〈 1 0〉 〈 0〉
Is20 2.10
Is20 2 .10 -4
4
Vd = 10mV
0 0
1.10
1 .10
-4
4
Vd = 20mV Vd = 10mV
- 5.10
5 .10 -5
5
− 6 ⋅10
−5
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6

00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg
0,6 0,8 1 1,2 1,4 1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4 0,6
Vg
0,8 1 1,2 1,4 1,6
1.5

Figure 7 : Courant de drain et de source en fonction de la tension de grille à Vd=10mV et 20mV pour le
transistor le plus long (L=10µm) (a) et le plus court (L=55nm) (b).
A partir de ces courbes on calcule, pour chaque valeur de tension de grille, une
conductance de sortie du courant de drain :
I − I d1
gd = d2 (3)
Vd 2 − Vd 1
où Id1 (resp. Id2 ) est le courant de drain à Vd=Vd1 (resp. Vd2) avec 0<Vd1<Vd2.
Pour obtenir le courant de drain corrigé il suffit alors de multiplier cette conductance de
sortie du courant de drain par la valeur de tension de drain souhaitée. On peut alors comparer
ce courant de drain corrigé aux courants de drain et de source.
1,5.10
−4
1.455 ×10
-4 3,5.10
3.063 ×10
3.5 .10 -4
−4
4
L=10µm Vd = 10mV 3.10

3 .10-4
4
L=55nm Vd = 10mV
1.10
1 .10 -4
4
2,5.10
2.5 .10 -4
4
Courants (A)
Courants (A)

Id10
〈 1 0〉
Id10 2.10
〈 0〉2 .10-4
4
Courant de drain Courant de drain

Is10
〈 1 0〉 5.10
5 .10 -5
5
Is10
〈 0〉
〈 1 0〉 Courant de drain 〈 0〉 Courant de drain

( ID0a)
corrigé 1,5.10
( ID0a) 1.5 .10 -4
4
corrigé
0 0 1.10
1 .10-4
4
5.10
5 .10 -5
5
- 5.10-55
5 .10
− 6 ⋅10
−5
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg
0,6 0,8 1 1,2 1,4 1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4 0,6
Vg
0,8 1 1,2 1,4 1,6
1.5
73
6.10
−6
-5
6×10
5.10
5 .10 -5
6
L=10µm
4.10
4 .10 -5
6
Courants (A)
3.10
3 .10-5
6
Courant de source
〈 1 0〉
Id10
Courant de drain
〈 1 0〉
Is10 2.10
2 .10 -5
6
( ID0a)
〈 1 0〉 Courant de drain
corrigé
1.10
1 .10 -5
6
0 0
- 1.10 1 .10
-56
Vd = 10mV
−6
- 2.10-5
− 2 ⋅10
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5 - 0,4 - 0,2 0 0,2 0,4 0,6
Vg 0,8 1 1,2 1,4 1,6
1.5

Figure 8 : Courant de drain, de source et de drain corrigé en fonction de la tension de grille à Vd=10mV
pour le transistor le plus long (L=10µm) avec un zoom (a et c) et le plus court (L=55nm) (b).
En regardant la figure 8, plusieurs résultats notables apparaissent :
• Pour le transistor long, le courant de drain corrigé a une allure classique, c'est-à-
dire qu’il reste positif et sa variation avec la tension de grille est conforme aux
lois classiques des MOSFETs longs.
• Pour le transistor court l’écart est faible entre le courant de drain corrigé et le
courant de drain, néanmoins il n’est pas négligeable.
Toutefois ce dernier résultat peut paraître surprenant. En effet, en régime ohmique, le
canal étant quasiment uniforme les fuites de courant à travers la grille devraient être
identiques, donc il devrait avoir autant de fuites coté source que coté drain. Dans ce cas là les
deux coefficients de partition du courant de grille sont égaux et valent 50% chacun. Ce qui
donne un courant de drain corrigé égal à la moyenne entre le courant de drain et le courant de
source :
1 Ig Ig
Si α d = α s = alors I d = I d 0 − et I s = I d 0 + (4)
2 2 2
I + Is
D’où Id0 = d (5)
2
Or ce n’est pas le cas pour la figure 8, si on regarde le transistor court on constate que
Id0 est légèrement supérieur à Id ce qui signifie une faible valeur de αd (<10%). Tout le
raisonnement précédent est parfaitement juste dans le cas d’un transistor isolé c'est-à-dire
avec sa grille et sa source propre. Mais rappelons nous que ces mesures sont faites sur des
batteries de transistors à source et grille communes. Ainsi, lorsqu’on polarise un transistor de
la batterie on récupère un courant de grille équivalent à celui d’un transistor ayant l’aire égale
à la somme de toutes les grilles des transistors. Et comme la source est commune les fuites
coté source deviennent prépondérantes par rapport à celles coté drain pour un seul transistor et
cela d’autant plus que sa longueur de grille est petite.
Pour s’en convaincre, il faut pouvoir extraire les valeurs des coefficients de partition du
courant de grille. Pour cela il faut à chaque polarisation de grille reporter la valeur du courant
de drain et de source dans un plan (courant de drain-polarisation de drain) :
74
2.10
−4
2 ⋅10
2 .10 -4
4
5.10
5 .10-4
−4
4
4.393 ×10
Courant de source
αs.Ig Vg = 1,5V Vg = 1,5V
Courant de drain
1,5.10 1.5 .10 -4
4
4.10
4 .10-4
4
1.10
1 .10 -4
4
Courants(A)
Courants(A)
3.10
3 .10-4
L=10µm
4
αs.Ig
IDD10µ
〈 1 25〉 αs = 71% IDD20
〈 1 25〉
5.10 -5
αd = 19%
5
5 .10
L=55nm
〈 1 25〉 〈 1 25〉
ISS10µ ISS20 2.10
2 .10-4
4
Courant de source
0 0
Courant de drain 1.10
1 .10-4
αs = 94%
4
- 5.10
5 .10 -5
αd = 6%
5
0 0
−5
-αd.Ig -αd.Ig
− 5.264 ×10 - 1.10
1 .10 -4
4
0 0.005 0.01 0.015 0.02 0.025
− 6 ⋅10
−5
0 0.005 0.01 0.015 0.02 0.025

0 0 5 10 15
Vd 20 25 30
0.03 0
0 5 10 15
Vd
20 25 30
0.03
Tension de drain (mV) Tension de drain (mV)

Figure 9 : Courant de drain et de source en fonction de la tension de drain à Vg=1,5V pour le transistor le plus
long (L=10µm) (a) et le plus court (L=55nm) (b).
En partant de l’équation (1), si on annule la tension de drain on obtient :

I d (Vd = 0) = −α d I g et I s (Vd = 0) = α s I g
(6)
Donc en se plaçant à deux valeurs très faibles de polarisation de drain (dans notre cas
10mV et 20mV) on peut extrapoler la valeur des courants de source et de drain à une
polarisation de drain nulle car en zone ohmique les courants de drain et de source varient
linéairement avec la tension de drain. En considérant que le courant de grille reste le même il
est alors très simple d’extraire les coefficients de partition du courant de grille.
La figure 9 illustre cette méthode pour la valeur maximale de tension de grille utilisée
(ici 1,5V) et donne les valeurs extraites des coefficients de partition du courant de grille. On
remarque tout de suite que le courant de grille n’est pas réparti équitablement entre la source
et le drain et que sa répartition est nettement plus tranchée pour le transistor court que pour le
transistor long. Afin de se rendre compte du domaine de validité de cette méthode on peut
alors tracer en fonction de la tension de grille les valeurs extraites des coefficients de
partition :
1,2
1.2
1,2
1.2
αsource +αdrain αsource +αdrain

1 1
Coefficients de partition de Ig
1 1
αsource
0,80.8 αsource 0,80.8
αd10µ
〈 0〉
0,60.6 αd20
〈 0〉
0,60.6
〈 0〉 〈 0〉
αs10µ αs20
αtot10µ
〈 0〉
0,4
− 0.008 0.4
αdrain
〈 0〉
αd20 + αs20
〈 0〉
0.4 0,4 L=55nm
0,20.2 0,20.2
αdrain
00 L=10µm 00
- −0,2
0.2 0.2
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 -−0,2
0.2 0.2
00 0,2 0,4 0,6 0,8
Vg
1 1,2 1,4 1,6
1.5 000 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8
Vg
11 1.2
1,2 1.4
1,4 1.6
1,6
1.5

Figure 10 : Coefficients de partition du courant de grille en fonction de la tension de grille pour le transistor le
plus long (L=10µm) (a) et le plus court (L=55nm) (b).
Comme on pouvait s’y attendre, la figure 10 montre que la méthode n’est valable qu’en
forte inversion, c'est-à-dire à forte polarisation de grille où les courbes ont tendance à
converger vers une constante. De plus la méthode a l’air de converger plus tôt pour le
transistor le plus long car dans ce cas la perturbation due au courant de grille est plus forte.
Nous pouvons donc appliquer cette méthode à tous les transistors et regarder la variation des
coefficients de partition du courant de grille en fonction de la longueur de grille.
75
1,2
1.2 1
0.968
1
L=55nm
1 αsource
1
0,80.8
0,80.8 αsource
à Vg=1,5V
L=10µm 0,60.6
0,60.6
αd αdmax
αs αsmax
0,40.4
αdrain L=10µm 0,40.4
0,20.2
0,20.2
00
L=55nm αdrain
- 0,2
− 0.2 0.2
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
00 0
0.01 0.1 1 10
00 0,2 0,4 0,6 0,8
Vg
1 1,2 1,4 1,6
1.5
0,01
0.055 0,1 L 1 10
10
Tension de grille (V) Longueur de grille (µm)

Figure 11 : Coefficients de partition du courant de grille (a) en fonction de la longueur de grille ainsi que leur
valeur à tension de grille maximale (b) pour une batterie de transistors nMOS.
Comme nous l’avions remarqué précédemment, les coefficients de partition du courant
de grille se rapprochent lorsque la longueur de grille augmente (voir figure 11). Cela peut
s’expliquer simplement de façon géométrique. En effet, si on considère que l’aire de la grille
commune est la somme des aires des grilles de chaque transistor on peut alors regarder la
pondération de l’aire de chaque transistor par rapport à l’aire de cette grille commune.
Comme la largeur de grille est la même pour tous les transistors on peut raisonner en terme de
longueur de grille. Donc si on avait un transistor isolé avec la même largeur de grille mais
avec une longueur de grille égale à la somme des longueurs de grille des transistors nous
trouverions une valeur de 50% pour chacun des deux coefficients de partition du courant de
grille. Maintenant si on a un transistor avec la même largeur de grille mais de longueur plus
faible le coefficient de partition coté drain sera égal, par une simple règle de trois, à la valeur
pour un transistor de longueur de grille égale à la somme des longueurs de grille c'est-à-dire
50%, pondéré par le rapport de sa longueur de grille par la somme des longueurs de grille des
transistors :
L L
α d ( L) = 0,5. et α s ( L) = 1 − (0,5. ) (7)
∑L ∑L
Ce simple modèle géométrique peut alors être confronté aux mesures :
1,2
1.2
1 1
αsource
0,80.8
à Vg=1,5V
αdmax
0,60.6
αsmax
modèle
alphad( Lth )
géométrique
0,4
alphas( Lth ) 0.4
0,20.2
αdrain
0 0
- −0,2
0.2 0.2
0.01 0.1 1 10
0,010.01 0,1 L , L , Lth , Lth 1 10
10

Figure 12 : Confrontation avec le modèle géométrique pour les coefficients de partition du courant de
grille à tension de grille maximale en fonction de la longueur de grille pour une batterie de transistors.
Ce modèle rend très bien compte, comme le montre la figure 12, de la variation des
coefficients de partition du courant de grille avec la longueur de grille des transistors.
Néanmoins, expérimentalement les coefficients de partition du courant de grille ne tendent
76
pas vers un rapport 0-100% aux très faibles longueurs de grille mais nous avons plutôt une
stabilisation de ce rapport autours de 5%-95%. Cela s’explique par le fait qu’il y a coté drain
et source un courant de grille parasite constant et indépendant de la longueur de grille. Ce
courant de fuite est situé le plus vraisemblablement au niveau du recouvrement entre la zone
HDD du drain et la grille. C’est ce que l’on appelle dans la littérature le courant d’overlap
[Henson ’2000].
Une vérification reste à faire, il s’agit d’appliquer cette méthode aux MOSFETs à canal
p. A priori, les résultats doivent être les mêmes quelque soit le type de canal en ce qui
concerne la répartition géométrique du courant de grille. Pour cela appliquons cette méthode
de façon complètement symétrique pour une batterie de pMOS avec exactement les mêmes
dimensions géométriques que les nMOS.
1.10
10
−3
-3 3
1 .10
0.00007
- Courant de drain et de grille (A)

L=55nm
6.10
6 .10 -5
5
1.10 -4 4
1 .10
Courant de drain
L=55nm Courant de grille
1.10 -5 5
1 .10
4.10
4 .10 -5
5
1.10
6
-6
1 .10
Id10 Id10
− Ig10
2.10
2 .10 -5
− Ig10
5
L=5µm
1.10 -7 7
1 .10
1.10 -8 8
1 .10
0 0
Courant de drain
1.10 -9 9
1 .10
Courant de grille - 2.10
2 .10 -5
5
L=10µm
L=10µm
− 10
1.10
10 1 .10-10
10
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 0.00003
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
- 1,4 - 1,2
− 1.3
-1 - 0,8 - 0,6 − Vg
- 0,4 - 0,2 0 0,2 0,4 0.5
- 1,4 - 1,2
− 1.3
-1 - 0,8 - 0,6 − Vg
- 0,4 - 0,2 0 0,2 0,4 0.5

Figure 13 : Opposé du courant de drain et de grille en échelle logarithmique (a) puis linéaire (b) en
fonction de la tension de grille à Vd=10mV pour une batterie de transistors pMOS.
Nous avons décidé de représenter l’opposé du courant de drain et du courant de grille
afin de garder des valeurs positives pour les courants lors de nos calculs. Sans rentrer dans les
détails, si on compare les pMOS aux nMOS de même géométrie, on retrouve le résultat
classique d’un courant moins important, à longueur de grille donnée, dû principalement à la
valeur nettement plus faible de la mobilité des trous comparativement à celle des électrons.
Par contre, le courant de grille a peu près la même valeur dans les deux cas, ce qui a pour
conséquence une perturbation plus forte du courant de drain pour les pMOS. Ainsi, si on
compare les figures 4 et 13, on peut dire que le pMOS de longueur de grille 5µm est autant
perturbé que le nMOS de longueur de grille 10µm. On s’aperçoit même que le pMOS de
longueur de grille 10µm, le courant de drain est très tôt négligeable devant le courant de
grille, même sous le seuil.
Par la suite nous avons appliqué notre méthode, les résultats intermédiaires sont
identiques et nous ne présenterons donc que les valeurs finales des coefficients de partition ci-
dessous.
77
1,2
1.2 1
0.98
1
L=55nm
1 αsource
1
0,80.8
0,80.8
αsource
à Vg=-1, 3V
L=10µm 0,60.6
0,60.6
αd αdmax
αs αsmax
0,40.4
L=10µm αdrain 0,40.4
0,20.2
0,20.2
00
L=55nm αdrain
-− 0,2
0.2 0.2
1.4 1.2 1 0.8 0.6 0.4 0.2 0
00 0
0.01 0.1 1 10
- 1,4
− 1.3
- 1,2 -1 - 0,8 − Vg
- 0,6 - 0,4 - 0,2 00 0,01
0.055 0,1 L 1 10
10
Tension de grille (V) Longueur de grille (µm)

Figure 14 : Coefficients de partition du courant de grille (a) en fonction de la longueur de grille ainsi que
leur valeur à tension de grille maximale (b) pour une batterie de transistors pMOS.
Tout d’abord, une remarque sur la tension de grille maximale que nous avons appliqué
sur la grille. En effet, pour les pMOS c’est -1,3 V alors que pour les nMOS c’est 1,5V. Ce
choix est dû au fait que les pMOS ont des tensions de seuil plus faibles en valeur absolue que
les nMOS, donc nous avons voulu nous placer à une valeur de (Vg-Vt) équivalente. De tout
façon les figures 11 et 14 montrent bien une tendance à converger vers une constante à forte
tension de grille (en valeur absolue), donc cela n’a que peu d’incidence sur les valeurs des
coefficients de partition du courant de grille à tension de grille maximale (en valeur absolue).
La figure 14 illustre bien l’équivalence des tendances observée sur les nMOS pour les pMOS.
Pour mieux s’en convaincre, comparons une nouvelle fois la variation des coefficients de
partition du courant de grille à tension de grille maximale avec le modèle géométrique
précédent (voir figure 15).
1,2
1.2
L(µm) αd (%)
1 1
αsource nMOS pMOS modèle

0,8
0.8 0,055 5,6 5,1 0,1576
0,085 5,6 3,8 0,2436
à Vg=-1,3V
αdmax
0,6
αsmax
0.6
modèle
0,105 5,5 2,3 0,3009
alphad( Lth )
géométrique 0,125 5 2,2 0,3582
0,4
alphas( Lth ) 0.4
0,145 4 2,2 0,4155
0,20.2 0,185 3,8 2,1 0,5301
αdrain 0,285 3,7 2,5 0,8166
0 0 0,465 3,3 2,8 1,3
1 4,1 3,8 2,9
- −0,2
0.2 0.2
0.01 0.1 1 10 5 16,2 17 14,3
0,010.01 0,1 L , L , Lth , Lth 1 10
10
10 29 27,8 28,7
Figure 15 : Confrontation avec le modèle géométrique pour les coefficients de partition du courant de
grille à tension de grille maximale en fonction de la longueur de grille pour une batterie de transistors
pMOS et comparaison avec les nMOS équivalents géométriquement pour αd.
Les mêmes conclusions que pour les nMOS sont tirées avec la figure 15 à la nuance
près que le courant d’overlap coté drain semble moins important proportionnellement parlant
pour les pMOS que pour les nMOS, ceci peut résulter d’une légère différence technologique
au niveau des zones de recouvrement drain-grille.
Afin de continuer la validation de cette méthode, appliquons-la à des transistors à source
et grille isolées. Dans ce cas, par raison de symétrie nous devrions obtenir une valeur de 50%
pour chaque coefficient de partition du courant de grille, ce qui induit un courant de drain
corrigé valant la moyenne du courant de drain et du courant de source. Notons cependant que
dans le cas de transistors isolés le courant de grille est proportionnel à la surface du transistor,
donc à la longueur de grille. Ce qui veut dire que pour les transistors courts le courant de
grille se situera à plusieurs décades de courant sous le courant de grille, ce qui le rend
78
négligeable. Et dans ce cas notre méthode ne peut marcher car elle sera noyée dans le bruit.
Nous utilisons pour cela les batteries de transistors isolés décrites en II.2.1 a).
1.10
10
−3
-3 3
1 .10 1.10
10
−3
-3 3
1 .10

Courant de drain L=55nm L=55nm Courant de drain
1.10 -4 4
1 .10
Courant de grille 1.101 .10
-4 4
Courant de grille
1.10 -5 5
1 .10 1.101 .10
-5 5
6
1.101 .10
6
1 .10
1.10 -6 -6
Id10 − Id10
Ig10 Ig10
1.10 -7 7 1.101 .10

-7 7
1 .10
8
1.10 -8 1.101 .10
8
1 .10 -8
L=10µm 9
1.101 .10
9
1 .10
1.10 -9 -9
L=10µm
− 10 − 10
1.10
10 1 .10-10
1.10
10 1 .10-10
10 10
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1,4
1.3
- 1,4 - 1,2
− 1.3 -1 - 0,8 - 0,6 Vg- 0,4 - 0,2 0 0,2 0,4 0.5

Figure 16 : Courant de drain et de grille en échelle logarithmique en fonction de la tension de grille à
Vd=10mV pour les transistors isolés nMOS (a) et opposé du courant de drain et de grille en échelle
logarithmique en fonction de la tension de grille à Vd=10mV pour les transistors isolés pMOS (b).
La figure 16 montre les mesures Id-Vg correspondantes. Si on compare ces mesures avec
les transistors en batterie à source et grille communes, on remarque que pour le transistor long
(L=10µm) les courbes Id(Vg) et Ig(Vg) sont presque identiques alors que pour le plus court
(L=55nm) le courant de grille se situe à presque 3 décades en dessous du courant de drain.
Pour comparer les deux configurations, nous montrerons les résultats pour le transistor long
(L=10µm).
1,2
1.2
1,2
1.2
αsource +αdrain αsource +αdrain

1 1
1 1
0,80.8 0,80.8
αd0
〈 0〉
0,60.6 αsource αd0
〈 0〉
0,60.6
αsource
〈 0〉 〈 0〉
αs0 αs0
〈 0〉
0,4
αtot0 − 0.01 0.4 αdrain 〈 0〉
0,4
αtot0 − 0.01 0.4 αdrain
0,20.2 0,20.2
00 nMOS 00 pMOS
- −0,2
0.2 0.2 -−0,2
0.2 0.2
1.4 1.2 1 0.8 0.6 0.4 0.2 0
0
00
0.2
0,2 0,4
0.4 0.6
0,6
0.8
0,8
1
1
1.2
1,2
1.4
1,4 - 1,4
− 1.3
- 1,2 -1 - 0,8 Vg
- 0,6 - 0,4 - 0,2 00
Vg 1.3

Figure 17 : Coefficients de partition du courant de grille en fonction de la tension de grille pour le
transistor le plus long (L=10µm) nMOS (a) puis pMOS (b).
Le résultat donné par la figure 17 est sans appel : les coefficients de partition du courant
de grille pour le cas d’un transistor isolé sont bien égaux chacun à 50%. En conséquence, le
courant de drain corrigé peut être pris comme la moyenne du courant de drain et du courant de
source.
Une première façon d’extraire les coefficients de partition du courant de grille en
régime ohmique vient d’être décrite et validée avec un modèle géométrique. Néanmoins, par
souci de complémentarité, une autre méthode a été développée.
II.2.2 c) : Extraction de αd,s en régime ohmique : méthode Direct-Reverse
Une idée astucieuse afin de mesurer les coefficients de partition du courant de grille est
de faire deux mesures Id-Vg en régime ohmique en inversant la source et le drain. En effet, si
on fait une première mesure classique Id(Vg), c'est-à-dire avec la source commune à la masse
79
et le drain à une polarisation donnée Vd, que l’on appelle « Direct » nous obtenons les
expressions des courants suivantes (voir équation (1)) :
I ddirect = I ddirect
0 − α d I gdirect et I sdirect = I ddirect
0 + α s I gdirect (8)
Maintenant, inversons les polarisations, c'est-à-dire avec la source commune à une
polarisation donnée Vd et le drain à la masse, et refaisons une mesure Id(Vg) mais en
considérant la source comme le collecteur de courant (donc la source commune devient le
drain et le drain devient la source). Nous obtenons alors les expressions suivantes :
I dreverse = I dreverse
0 − α s I greverse et I sreverse = I dreverse
0 + α d I greverse (9)
Rappelons nous que la somme des courants est nulle. Par conséquent quelque soit la
configuration le courant de grille doit être le même, ceci devra être confirmé par les mesures,
donc nous avons I gdirect = I greverse . De plus, le courant de drain corrigé est le même par raison de
symétrie, d’où I ddirect
0 = I dreverse
0 . Dans ces conditions nous obtenons alors aisément les
coefficients de partition du courant de grille comme :
I reverse − I ddirect I direct − I dreverse
αs = s et α d = s (10)
2I g 2I g
Ayant les coefficients de partition du courant de grille, il est alors très simple de calculer
le courant de drain corrigé afin de procéder à l’extraction des paramètres.
1,5.10
1.5 .10-4
4
1.10 -33
1 .10
Valeur absolue du courant de grille (A)
−4 −4
1.424 ×10 5.356 ×10
1.10 -44
1 .10
1.10
1 .10-4
4
L=55nm L : 55nm à 10µm

1.10 -55
1 .10
5.10
5 .10-5
5
6
1 .10
1.10 -6
→
Idd Igd
Idr
0 0 →
Igr
1.10 -77
1 .10
Courant de grille direct
- 5.10
5 .10-5
5
Courant de grille reverse
1.10
1 .10-88
Courant de drain direct L=10µm

- 1.10
1 .10-4
4
9
Courant de drain reverse 1 .10
1.10 -9
−4
- 1,5.10
− 1.277 ×10 1.5 .10-44
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 10
1.10
10 1 .10-10
10
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg , Vgdr
0,6 0,8 1 1,2 1,4 1,6
1.5 − 0.5
- 0,4 - 0,2 0 0,2 0,4Vg , Vgdr
0,6 0,8 1 1,2 1,4 1,6
1.5

Figure 18 : Courant de drain (a) et de grille (b) en fonction de la tension de grille pour une batterie de
transistors nMOS en configuration direct et reverse à Vd=10mV.
La figure 18 montre les courants de drain et de grille mesurés dans les configurations
direct et reverse sur les mêmes transistors nMOS en batterie que ceux utilisés pour illustrer la
méthode gd-gs. Pour ce qui est du courant de drain, si on avait une égalité des coefficients de
partition du courant de grille, alors le courant de drain ne dépendrait aucunement du choix
entre la source et le drain comme collecteur de courant ; on aurait donc Iddirect = Idreverse. Or ce
n’est pas du tout ce qu’on aperçoit sur la figure 18 a). Sans calcul, on peut dire en regardant la
figure 18 a) que si on choisit la source comme collecteur de courant, celui-ci est bien plus
perturbé que dans le cas où l’on choisit le drain. Cela ne peut signifier qu’une chose : les
coefficients de partition du courant de grille sont différents avec une nette prédominance pour
celui coté source. Pour ce qui est du courant de grille, la mesure montre clairement l’égalité
du courant de grille pour les deux configurations, ce qui valide l’hypothèse fondatrice de cette
méthode.
Nous pouvons alors comparer les deux méthodes :
80
1,2
1.2
1,2
1.2
L=55nm L=55nm
1 1
1 1
0,80.8 αsource 0,80.8
0,60.6
L=10µm
0,60.6 αsource L=10µm
αd αddr
αs αsdr
0,40.4
αdrain L=10µm
0,40.4
αdrain L=10µm
0,20.2 0,20.2
00 00
L=55nm L=55nm
- 0,2
− 0.2 0.2 - 0,2
− 0.2 0.2
00
0 0.2
0,2
0.4
0,4 0,6
0.6 0.8
0,8
Vg
1
1 1.2
1,2
1.4
1,4
1.6
1,6
1.5
000 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8
Vg
11 1.2
1,2 1.4
1,4 1.6
1,6
1.5

Figure 19 : Coefficients de partition du courant de grille en fonction de la tension de grille pour une
batterie de transistors nMOS à Vd=10mV par la méthode gd-gs (a) et par la méthode Direct&Reverse (b).
Les résultats des deux méthodes sont identiques en forte inversion à ceci près que la
seconde méthode converge plus rapidement (voir figure 19). En effet, la méthode
Direct&Reverse donne une constance des valeurs trouvées dès que l’on se situe en forte
inversion même pour les transistors les plus courts, alors que pour la méthode gd-gs il faut
atteindre de plus fortes valeurs en tension de grille pour trouver une constance des valeurs
(comparez les figures 11 et 19).
1.516 ×10
1,6.10
1.6 .10 -4
−4
4
Courant de drain normalisé (A)
1,4.10
1.4 .10 -4
4
Méthode gd-gs
Methode
1,2.10
1.2 .10 -4
4
Direct&Reverse
1.10
1 .10 -4
4
ID0a
8.10
Id0dr
8 .10 -5
5
L=55nm
6.10
6 .10 -5
5
4.10
4 .10
-5
5
2.10
2 .10 -5
5
L=10µm
00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
− 0.5
- 0,4 - 0,2 0 0,2 0,4Vg , Vgdr
0,6 0,8 1 1,2 1,4 1,6
1.5

Figure 20 : Courant de drain corrigé en fonction de la tension de grille pour une batterie de transistors
nMOS à Vd=10mV.
Néanmoins, le but de chacune des méthodes est de calculer un courant de drain corrigé,
c'est-à-dire soustrait du courant de fuite vers la grille coté drain, afin de lui appliquer les
méthodes d’extraction de paramètres. La figure 20 montre ce courant de drain corrigé calculé
par les deux méthodes. Il est remarquable de constater que les deux méthodes, pourtant très
différentes l’une de l’autre, donnent un courant de drain corrigé quasi-identique et cela
quelque soit la longueur de grille du transistor.
Ces conclusions s’appliquent aussi aux batteries de transistors pMOS ainsi que pour les
transistors isolés nMOS et pMOS. Ainsi, comme le courant de drain corrigé est le même et
compte tenu du fait que la méthode Direct&Reverse converge plus vite, il serait donc
préférable d’utiliser systématiquement cette méthode plutôt que la méthode gd-gs. Mais d’un
point de vue pratique, cette méthode est plus lourde à mettre en place car elle suppose deux
mesures avec une inversion des polarisations source et drain alors que la méthode gd-gs
n’utilise qu’un simple paramétrage du courant de drain ce qui représente un avantage certain
81
pour des tests répétitifs. Compte tenu de cette remarque et de l’équivalence des courants de
drain corrigés la méthode gd-gs a été préférentiellement utilisée lors de cette thèse.
II.2.2 d) : Extraction de αd et αs quelque soit la tension de drain
Jusqu’ici ont été présentées les méthodes d’extraction des coefficients de partition du
courant de grille pour de faible polarisation de drain valables en forte inversion. Ceci a été
motivé par le fait que c’est à ces conditions de polarisation que sont utilisées les méthodes
d’extraction de paramètres. Mais qu’en est-il de la répartition géométrique du courant de
grille à plus forte polarisation de drain ? D’un point de vue scientifique, il serait très
intéressant de pouvoir mesurer les coefficients de partition du courant de grille, toujours en
forte inversion, à forte autant qu’à faible polarisation de drain ; c'est-à-dire autant en régime
ohmique (Vd<<Vd,sat) qu’en régime de saturation (Vd>Vd,sat).
Les deux méthodes précédentes ne sont pas applicables en dehors du domaine des
faibles polarisations de drain car elles ont chacune pour hypothèse d’avoir un canal
d’inversion uniforme, donc d’être en régime ohmique. La méthode gd-gs demande que les
deux polarisations de drain soient dans le régime ohmique afin de pouvoir extrapoler les
valeurs des courants de drain et de source à polarisation de drain nulle, d’où la nécessité d’une
linéarité de ces courants avec la tension de drain. La méthode Direct-Reverse quant à elle,
présuppose une uniformité du canal d’inversion afin de pouvoir justifier l’invariance du
courant de drain corrigé quand on inverse les polarisation drain et source, donc il faut être à
faible polarisation de drain.
Il a donc fallu trouver une nouvelle méthode lorsqu’on a des polarisations de drain plus
élevées. Nous souhaitons donc regarder l’évolution des coefficients de partition du courant de
grille en fonction de la polarisation de drain à tension de grille donnée prise en forte inversion.
Le principe de notre méthode est de mesurer une sorte de conductance de sortie qui
serait toujours en pseudo régime ohmique et qui par intégration par rapport à la polarisation
de drain nous donnerait directement le courant de drain corrigé en fonction de la polarisation
de drain. Les coefficients de partition du courant de grille seraient alors calculés trivialement
si on mesure en parallèle la variation des courants de drain et de source avec la tension de
drain.
Prenons le cas d’un transistor isolé. Nous savons que dans ce cas, si on simule un
régime ohmique, nous avons les coefficients de partition égaux chacun à 50%, ce qui induit
un courant de drain corrigé égal à la moyenne du courant de drain et du courant de grille. En
fait, il suffit de faire une mesure du courant de drain en fonction de la polarisation de source, à
polarisation de grille donnée en forte inversion, en maintenant une différence constante de
quelques dizaines de millivolts, pour simuler le régime ohmique, entre la source et le drain.
Puis nous faisons la même opération pour le courant de source. On calcule alors la
conductance de sortie en prenant la moyenne du courant de drain et de source divisée par la
différence de tension entre le drain et la source.
I (V + dV ) + I s (V s )
G d (V s ) = d s (transistor isolé)
2dV
V s : 0 → V s , max (11)
V d = V s + dV avec 0 < dV << Vd,sat
Afin d’illustrer cette méthode, ce sera le transistor long (L=10µm) isolé à canal n avec
dVd=10mV dont seront montrés ici les résultats.
82
1.10
− 12
-7
1.201 ×10
1,4.10
1.4 .10 -6
−6
6
7.88 ×10
Vg = 0,8V
0 0 1,2.10
1.2 .10 -6
6
Vg = 1V
Courant de source (A)

- 1.10
1 .10 -7
7
1.10
1 .10 -6
6
Vg = 1,2V
- 2.10
2 .10 -7
7
8.10
8 .10 -7
7
〈 0〉 〈 0〉
- 3.10-77
Id08 3 .10 Is08
〈 0〉 〈 0〉
Id10 Is10 6.10-77
6 .10
- 4.10-77
〈 0〉 .
Id12 4 10 Is12
〈 0〉
4.10
4 .10 -7
7
- 5.10
5 .10 -7
7
Vg = 0,8V 2.10
2 .10 -7
7
- 6.10
6 .10 -7
7
Vg = 1V
- 7.10
7 .10
-7
7
Vg = 1,2V
0 0
−7
− 7.31 ×10 - 8.10
8 .10 -7
7
0 0.2 0.4 0.6 0.8 1 − 7.1 ×10 - −2.10
13
2 .10
-7
7
0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2 0
0 0.2
0,2
0.4
0,4
0.6
0,6 0,8
0.8 1
1 1,2
0 Vs 1.2
Tension de source (V) Tension de source (V)

4.702 ×10
5.10
5 .10 -5
−5
5
Vg = 0,8V
Vg = 1V
Conductance de sortie (S)
4.10
4 .10 -5
5
Vg = 1,2V
3.10-55
3 .10
〈 0〉
Gd08
〈 0〉
Gd10
〈 0〉
Gd12
2.10
2 .10
-5
5
1.10
1 .10 -5
5
5.4 ×10 0− 1 1 0
0 0.2 0.4 0.6 0.8 1
0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2
Tension de source (V)

Figure 21 : Courant de drain (a), de source (b) et conductance de sortie (c) en fonction de la tension de
source avec Vd=Vs+10mV pour le transistor le plus long (L=10µm) nMOS.
La figure 21 montre les courants mesurés et le calcul de la conductance de sortie. Si on
se place à Vs=0V, on retrouve les résultats précédents, c'est-à-dire que le courant de drain est
négatif et il l’est de plus en plus au fur et à mesure que la tension de grille augmente. A partir
de là, le courant de drain corrigé se calcule en intégrant la conductance de sortie comme suit :
Vd
I d 0 (V d ) = ∫ G d (V s )dV s (12)
0
On peut alors comparer ce courant de drain corrigé au courant de drain et de source en

fonction de la tension de drain à différentes tensions de grille en forte inversion :
3.825 ×10
4.10
−8
4 .10 -8
8
1.049 ×10
1,2.10
−6
-6
3.10
3 .10 -8
8 1.10
1 .10 -6
6
Vg=0,8V Vg=1V
8.10
8 .10 -7
7
2.10
2 .10 -8
8
Courants (A)
Courants (A)
6.10
6 .10 -7
7
ID008bis1.10
1 .10 -8
8
ID010bis
Id08d Id10d 4.10

4 .10
-7
7
Is08d Is10d
0 0
2.10
2 .10 -7
7
- 2.10
1 .10 -8
8
Courant de drain corrigé 0 0

Courant de drain corrigé
Courant de drain Courant de drain

- 3.10
2 .10 -8
8
- 2.10
2 .10 -7
7

−8 −7
− 2.744 ×10 3 .10
- 4.10-8
8
0 0.2 0.4 0.6 0.8 1
− 2.723 ×10
- 4.10
4 .10 -7
7
0 0.2 0.4 0.6 0.8 1
0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2 0 0 0,2 0,4 0,6
Vs 0,8 1 1,2
1.2
83
6.115 ×10
7.10
−6
-6
6.10
6 .10 -6
6
5.10
5 .10 -6
6
Courants (A)
4.10
4 .10 -6
Vg=1,2V
6
ID012bis
Id12d 3.10
3 .10 -6
6
Is12d
2.10
2 .10
-6
6
1.10
1 .10 -6
6
Courant de drain corrigé
Courant de drain
0 0
Courant de source
−7
- 1.10-66
− 9.907 ×10 1 .10
0 0.2 0.4 0.6 0.8 1
0
0 0,2 0,4 0,6
Vs
0,8 1 1,2
1.2
Tension de drain (V)

Figure 22 : Courant de drain, courant de source et courant de drain corrigé en fonction de la tension de
drain pour le transistor le plus long (L=10µm) nMOS à trois polarisations de grille en forte inversion.
La figure 22 montre clairement qu’à Vd=0V le courant de drain corrigé est nul. De plus,
il est bien égal à la moyenne entre le courant de source et de drain, ce qui traduit une valeur de
50% pour chacun des coefficients de partition du courant de grille. Par contre, au dessus de la
tension de saturation on s’aperçoit que le courant de drain corrigé tend vers le courant de
drain, ce qui implique une dissymétrie des coefficients de partition du courant de grille avec
une prédominance pour la source. Pour en avoir le cœur net, on calcule les coefficients de
partition du courant de grille en fonction de la tension de drain :
I (V ) − I d (Vd ) I (V ) − I d 0 (Vd )
α d (Vd ) = d 0 d et α s (Vd ) = s d (13)
I g (Vd ) I g (Vd )
1
0.921
1
Coefficients de partition de Ig (A)
0,90.9
αsource
0,80.8
0,70.7
ad08
Vg = 0,8V
ad100,60.6
Vg = 1V
ad12
as08
0,50.5 Vg = 1,2V
as10
as12
0,40.4
0,30.3
0,20.2
0,10.1
αdrain
0
0.061 0
0 0.2 0.4 0.6 0.8 1
00 0,2 0,4 0,6
Vdd
0,8 1 1,2
1.2
Tension de drain (V)

Figure 23 : Coefficients de partition du courant de grille en fonction de la tension de drain en forte
inversion pour le transistor le plus long (L=10µm) nMOS.
La figure 23 montre bien que les coefficients de partition du courant de grille valent
50% à Vd=0V. Lorsqu’on augmente la tension de drain la source prend le dessus et au-dessus
d’une certaine valeur de Vd les coefficients se stabilisent à des valeurs autours de 93% pour la
source et 7% pour le drain. Ceci s’explique par le pincement du canal qui intervient à la
tension de drain de saturation. En effet, si le canal est pincé la densité de porteurs coté source
est bien supérieure à celle coté drain. Ainsi, à Vd>>Vd,sat on devrait avoir une répartition
tendant vers 0% pour le drain et 100% pour la source. De plus si on augmente la tension de
grille, on augmente en conséquence la tension de saturation ; on devrait alors avoir un
déplacement du coude des courbes vers les plus fortes valeurs de tension de drain. Cette
dernière prédiction est visible de façon nette sur la figure 23. Par contre, les coefficients de
partition du courant de grille ont plutôt tendance à rester constants à forte tension de drain au
84
lieu de tendre vers 0% et 100%. Ceci est dû aux courants d’overlap dans les zones de
recouvrement drain (ou source) – grille (voir §II.2.2 b)).
Ainsi, nous avons pu trouver une procédure expérimentale mesurant les coefficients de
partition du courant de grille quelque soit la tension de drain pourvu que l’on soit en forte
inversion. Il est à noter que cette méthode a été aussi validée pour les pMOS équivalents.
II.2.2 e) : Modèle de partition du courant de grille [Romanjek ’2003b]
Jusqu’ici nous avons présenté les procédures expérimentales qui permettent d’extraire
les coefficients d’extraction du courant de grille. Il devient maintenant nécessaire de
modéliser plus finement le courant de grille dans le cas d’un oxyde ultrafin, ainsi que sa
répartition entre la source et le drain, afin de pouvoir comparer nos mesures expérimentales à
un modèle physique complet.
Considérons tout d’abord une charge d’inversion à la distance x de la source dans un
canal de longueur L d’un MOSFET (voir figure 24) :
Vg
τt grille
Vs Vd
0 x L
source τs Qinv τd drain
substrat
Figure 24 : Schéma des temps de réponse possibles pour une charge d’inversion d’un MOSFET polarisé.
Nous supposons que le substrat est à la masse et que le courant substrat est négligeable.
Nous allons chercher à calculer la probabilité qu’a la charge d’inversion d’aller dans la
source, dans le drain ou dans la grille en utilisant un modèle de réponse temporelle et cela à
une distance x de la source le long du canal. Pour calculer les temps de réponse de la charge
d’inversion par rapport à la source, au drain et à la grille nous utiliserons une analyse RC.
Plaçons nous d’abord en régime ohmique, avec donc un canal uniforme. Le temps de
réponse RC coté source et drain sont pris à chaque point x du canal comme le produit de la
charge d’inversion Cinv :
dQi (V g , U c )
C inv (V g , U c ) = (14)
dU c Uc = 0
par la résistance du canal coté source et coté drain données respectivement par :
−1
W  x
Rchs (V g , x) =  .µeff (V g ).Qi (V g )  = .Rch (V g ) (15)
 x  L
et par :
−1
 W  L−x
Rchd (V g , x) =  .µeff (V g ).Qi (V g )  = .Rch (V g ) (16)
L−x  L
ce qui nous donne pour les temps de réponse source et drain par unité de longueur :
85
τ s , d ( x) = Rchs , d ( x).W .C inv (17)

où Qi est la charge d’inversion, µeff la mobilité effective, Rch(Vg) la résistance canal totale, Uc
le potentiel du canal (décalage du quasi niveau de Fermi), L la longueur de grille et W la
largeur de grille.
Alors la constante de temps totale du canal va résulter de l’action en parallèle de la
constante de temps coté drain et coté source. Ainsi, en intégrant la constante de temps le long
du canal on obtient :
L τ sτ d L 1
τ ch (V g ) = ∫ .dx = ∫ τ sd ( x).dx = .Rch (V g ).C inv (V g ).W .L (18 a))
0 τs +τd 0 6
en considérant :
τ sτ d x.( L − x)
τ sd ( x) = = .Rch (V g ).C inv (V g ).W .L (18 b))
τs +τd L2
La constante de temps totale représente le temps nécessaire aux porteurs venant de la
source et du drain pour charger toute la capacité du canal d’inversion. Cette constante de
temps doit être comparée à la constante de temps du modèle de « conduction-diffusion »
calculée dans la référence [Hadarra ’88] :
−1
1D 1 
τ cond − diff (V g ) = . 2 +  (19)
6 L Rch (V g ).C ox .W .L 
où D est le coefficient de diffusion (qD=kT.µeff) limitant la réponse du canal en faible

inversion, ceci est valable tant que le terme Rch.Cox.W.L correspond à une constante de temps
du canal limite en forte inversion c'est-à-dire au dessus de la tension de seuil.
La comparaison des deux constantes de temps en fonction de la tension de grille (voir
Figure 25) indique clairement que l’équation (19) constitue une bonne approximation pour la
formule générale de la constante de temps RC de l’équation 18 a) en régime ohmique.
4 0.6
Vg=1V & L=100µm
L=100µm
τch(µs)
0.4
τch (µs)
0.2
0 0
0 1 2 0 0.5 1 1.5
Vg (V) Vd (V)
Figure 25 : Variations en fonction de la tension de grille (a) et de drain (b) de la constante de temps canal
τch donnée par les équations 18 a),b) et 19 (ligne: analyse RC, pointillés: analyse conduction-diffusion).
Cette analyse RC peut être généralisée hors du régime ohmique en considérant la non
uniformité du canal d’inversion due à la polarisation de drain. Utilisons alors l’approximation
d’un canal graduel, qui nous donne pour le courant de drain l’expression suivante :
86
dU c
I d (V g , Vd ) = W .Qi (V g , U c ).µeff (V g , U c ). (20)
dx
Dans ce cas, il est facilement démontré que les résistances canal coté source et drain
s’écrivent simplement :
x dy
Rchs (U c ( x)) = ∫
0 W .Qi (V g , U c ( y )).µeff (V g , U c ( y ))
(21 a))
Uc 1 Uc
=∫ .dU c =
0 I d (V g , Vd ) I d (V g , Vd )
et :
L dy
Rchd (U c ( x)) = ∫
x W .Qi (V g , U c ( y )).µeff (V g , U c ( y ))
(21 b))
Vd 1 V −Uc
=∫ .dU c = d
Uc I (V , V ) I d (V g , Vd )
d g d
Puis, en intégrant le long du canal la constante de temps de l’équation 17 avec les

expressions des équations 21 a) et 21 b) et en effectuant un changement de variable pour
utiliser le potentiel variable Uc à chaque point du canal, on obtient la constante de temps totale
sous la forme suivante :
Vd U c .(V d − U c )
τ ch (V g , Vd ) = A∫ W 2 . .C inv (V g , U c ).µeff (V g , U c ).Qi (V g , U c ).dU c
0 Vd
(22)
1
avec A =
I d (V g , Vd ) 2
Bien sûr, si on fait tendre la tension de drain vers zéro, pour se placer en régime
ohmique, l’équation ci-dessus redonne l’équation 18 a). Au final, cette équation nous donne
une formule générale pour la constante de temps canal en fonction de chacune des
polarisations (source, drain et grille) et cela aussi bien en faible qu’en forte inversion, depuis
le régime linéaire jusqu’au régime de saturation.
Par exemple, la figure 25 b) montre une variation typique de la constante de temps du
canal τch avec la tension de drain depuis le régime ohmique jusqu’en saturation pour un
transistor long (L=100µm). On peut alors noter une augmentation d’un facteur deux du temps
de réponse lorsqu’on arrive en saturation, ceci est du à la réduction de la charge d’inversion
de la source vers le drain lorsqu’on polarise fortement le drain.
Il est maintenant possible de développer les équations régissant la partition du courant
de grille. Pour cela, il faut tout d’abord décrire en détail les équations d’équilibre des
différents flux dynamiques qui gouvernent une charge d’inversion au point x du canal. Dans
cette optique, nous pouvons remarquer que les porteurs qui partent vers la grille ont tendance
à faire diminuer la charge d’inversion au point x, ceci avec un taux donné par une constante
de temps de type tunnel notée τt, au contraire des porteurs venant de la source et du drain qui
l’augmente avec un taux donné par les constantes de temps τs et τd. La variation de la charge
d’inversion à un point x du canal s’écrit donc :
87
dQi Qi 0 − Qi Qi 0 − Qi Qi
= + − (23)
dt τs τd τt
avec Qi0 la charge d’inversion à l’équilibre.
En régime permanent, la variation de la charge d’inversion avec le temps est nulle. Dans
ce cas, la densité du courant de grille Jg(x) et les densités associées des courants de partition
coté source et drain Jgs(x) et Jgd(x) s’écrivent :
Qi Qi 0
J g ( x) = = (24 a))
τt τ t + τ sd
Q i 0 − Qi τd Q − Qi τs
J gs ( x) = = .J g ( x) et J gd ( x) = i 0 = .J g ( x ) (24 b))
τs τ s +τ d τd τ s +τ d
L’équation 24 a) signifie simplement que le courant de grille à un point x du canal est
limité par la constante de temps totale des porteurs venant de la source et du drain (τsd) mais
aussi par la constante de temps tunnel τt des porteurs qui passent à travers l’oxyde de grille.
Les équations 24 b) indiquent que le courant de grille au point x du canal peut se diviser en
deux selon la provenance des porteurs qui le constitue, c'est-à-dire ceux venant coté source
(Jgs(x)) et ceux venant coté drain (Jgd(x)). Utilisant encore une fois le changement de variable
qui consiste à prendre le potentiel au point x (Uc(x)) avec l’approximation d’un canal graduel,
on peut écrire le courant de grille ainsi que ses composantes de partition coté source et coté
drain de la manière suivante :
1 Vd Qi 0 (V g , U c )
I d (V g , V d ) ∫0
I g (V g , Vd ) = W 2
. .µeff (V g , U c ).Qi 0 (V g , U c ).dU c (25 a))
τ t + τ sd
Vd U c Qi 0 (V g , U c )
I gs (V g , V d ) = B ∫ W 2 . . .µ eff (V g , U c ).Qi 0 (V g , U c ).dU c (25 b))
0 Vd τ t + τ sd
Vd V d − U c Qi 0 (V g , U c )
I gd (V g , V d ) = B ∫ W 2 . . .µ eff (V g , U c ).Qi 0 (V g , U c ).dU c
0 Vd τ t + τ sd
(25 c))
1
avec B =
I d (V g , V d ).I g (V g , V d )
Dans ces expressions des courants la constante de temps tunnel peut être calculée en
utilisant l’approximation WKB via une transparence T et une fréquence de sortie fesc définies
comme suit : τt=1/[fesc(Vg,Uc).T(Vg,Uc)] [Clerc ’2002, Lime ’2001].
A partir de là on peut définir un courant de drain corrigé, c'est-à-dire corrigé du courant
de fuite vers la grille provenant du drain : Id=Id0-Igd (ou bien Is=Id0+Igs). De plus, on peut alors
définir les coefficients de partition du courant de grille coté source et coté drain comme tels :
I gs I gd
αs = et αd = (26)
Ig Ig
Pour tester ce modèle, on peut retrouver le comportement classique du courant de grille
pour les transistors longs et à oxyde ultrafin. En premier lieu, si on a un transistor isolé
ultrafin en régime ohmique et en forte inversion on se retrouve avec une densité de courant de
grille constante le long du canal. Mais lorsque le transistor devient de plus en plus long il y a
une baisse de densité du courant de grille au centre du canal car les porteurs venant de la
88
source et du drain n’ont pas le temps d’arriver au centre du canal, on obtient alors une
répartition en « cuvette » de la densité du courant de grille. Ce phénomène est très bien
reproduit par notre modèle sur la figure 26.
1.5
tox=1.2nm Vg=2V
Jg(x)/Jg(0)
1.0 L(µm )= 10
0.5 50
100
0
0 0.5 1
x/L
Figure 26 : Dépendance spatiale du courant de grille normalisé le long du canal pour différentes longues
longueurs de grille.
Ainsi, si on trace la densité de courant de grille moyenne du canal par rapport à un
transistor court (avec donc une répartition uniforme) on devrait avoir une baisse progressive,
et bien sur elle serait d’autant plus forte que l’oxyde est mince. Ceci est illustré sur la figure
27.
10
Jg(L)/Jg(L=0.1µm)
1
1.8
1.5
0.1 1.2
tox(nm)= 0.9
0.01
Vg=2V
0.001
1 10 100 1000
L(µm)
Figure 27 : Dépendance en longueur de grille du courant de grille normalisé par rapport à un transistor
court pour différentes épaisseurs d’oxyde de grille.
De récents résultats expérimentaux [Gilibert ‘2004] ont mis en évidence ces
phénomènes.
Néanmoins, il faut garder à l’esprit que le but de notre modèle est de le confronter à nos
méthodes expérimentales servant à extraire le courant de drain corrigé et les coefficients de
partition du courant de grille.
Pour commencer, plaçons nous en régime ohmique. Reprenons les résultats
expérimentaux pour le transistor isolé à canal n long (L=10µm) présentés précédemment et
comparons-les à notre modèle (voir figure 28).
89
1,2
1.2
5.10 6
5 .10-6
−6
4.264 ×10
αsource +αdrain Modèle
Courant de drain normalisé (A)

1
1 Méthode expérimentale
4.10
4 .10-6
6
 → 
αd( Vg , 0 , 0.010,8
) 0.8
 →
αs( Vg , 0 , 0.01 )
  0,6 → 0.6
αsource 3.10
3 .10-6
6
αtot ( Vg , 0 , 0.01 ) Idd0
αdd
〈 0〉
0,40.4 αdrain ID010
〈 0〉 2.10
2 .10-6
6
αsd
〈 0〉
αtotd − 0.010,20.2 Modèle
1.10
1 .10-6
6
0 0 Méthode expérimentale Vd = 10mV

-−0,2
0.2 0.2
0
10
− 12
00 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8 11 1.2
1,2 1.4
1,4 00 0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8 11 1.2
1,2 1.4
1,4
0 Vg , Vg , Vg , Vgd , Vgd , Vgd 1.301 0 Vg , Vgd 1.301

Figure 28 : Comparaison entre le modèle (lignes) et les résultats expérimentaux (symboles) pour le
nMOSFET long (L=10µm) isolé à Vd=10mV en ce qui concerne les coefficients de partition du courant de
grille (a) et le courant de drain corrigé (b).
Le modèle prévoit bien une répartition à 50%-50% du courant de grille, ce qui est
conforme à nos mesures en forte inversion (voir figure 28 a)). Le courant de drain corrigé qui
en résulte sera donc proche des mesures expérimentales si on arrive à bien modéliser
quantitativement le courant de grille total. Ceci est le cas pour ce transistor comme le montre
la figure 28 b). Ce modèle donne d’aussi bons résultats pour les pMOSFETs équivalents.
Maintenant, comparons le modèle aux mesures, toujours sur un transistor long isolé, en
forte inversion du régime ohmique au régime de saturation.
1
0.989
1 1
0.973
1
αsource αsource
0,80.8 0,80.8
Modèle Modèle
0,60.6
ad08 Méthode expérimentale ad12 0,60.6 Méthode expérimentale
αd08m αd12m
as08 as12
αs08m αs12m
0,40.4 0,40.4
Vg = 0,8V Vg = 1,2V
0,20.2 0,20.2
αdrain αdrain
0
0.011 0
0 0.2 0.4 0.6 0.8 1
0
0.027 0
0 0.2 0.4 0.6 0.8 1
00 0,2 0,4 0,6
Vdd , Vdm , Vdd , Vdm 0,8 1 1,2
1.2 00 0,2 0,4 0,6
Vdd , Vdm , Vdd , Vdm
0,8 1 1,2
1.2

Figure 29 : Comparaison entre le modèle (lignes) et les résultats expérimentaux (symboles) pour le
nMOSFET long (L=10µm) isolé à Vd=10mV sur les coefficients de partition du courant de grille en
fonction de Vd à Vg=0,8V (a) et Vg=1,2V (b).
Une très bonne adéquation entre le modèle et les mesures expérimentales est constatée
sur les figures 29 a) et 29 b) notamment en dessous de la tension de saturation, c'est-à-dire en
régime ohmique. Néanmoins, il y a une désaccord en régime de saturation où le modèle
prévoit une tendance vers 0% pour le coefficient coté drain et vers 100% coté source. Or nous
avons vu précédemment qu’il existe un courant de grille d’overlap qui entraîne une saturation
des valeurs des coefficients de partition du courant de grille vers des valeurs d’environ 7%
coté drain et 93% coté source (voir figure 23). Ceci explique la différence constatée entre le
modèle et les mesures sur les figures 29 a) et 29 b) en saturation. Ce modèle donne les mêmes
résultats pour les pMOSFETs équivalents.
Mais au final, notre modèle rend bien compte des résultats précédents et valide nos
méthodes expérimentales d’extraction du courant de drain corrigé et des coefficients de
partition du courant de grille.
90
II.2.2 f) : Conclusion sur la partition du courant de grille
Au cours de ce paragraphe a été présentée la problématique de l’influence du courant de

grille sur le courant de drain pour des transistors MOS à oxyde ultrafin. Afin d’extraire
correctement les paramètres électriques de ces transistors il a donc fallu développer une
méthode pour corriger ce courant de drain de l’influence du courant de grille.
Plusieurs méthodes pour résoudre ce problème ont été proposées. Il s’agit de
modélisations électriques par simulation bidimensionnelle (TCAD) [Planes ’2003] ou bien
par une approche basée sur la segmentation du canal en plusieurs transistors [Gilibert ’2004],
mais n’incluant pas de méthode d’extraction expérimentale complète des coefficients de
partition et du courant de drain corrigé quelque soit les polarisations appliquées au transistor.
Nous nous sommes placés en premier lieu en régime ohmique. Nous avons proposé
deux méthodes pour extraire ce courant de drain corrigé via l’extraction des coefficients de
répartition de la provenance géométrique du courant de grille. Ces deux méthodes ont été
validées par un modèle simple de répartition géométrique du courant de drain.
En second lieu, nous avons proposé une méthode de calcul de ce courant de drain
corrigé en fonction de la polarisation de drain afin de n’être plus restreint au régime ohmique.
Ensuite, afin de valider toutes ces méthodes nous avons développé un modèle physique
du courant de grille ainsi que de sa répartition géométrique dans le cas d’un oxyde ultrafin. La
comparaison de ses prédictions avec les résultats obtenus précédemment a permis de valider
les méthodes d’extraction du courant de drain corrigé.
A nous maintenant d’appliquer ces méthodes sur les transistors étudiés et d’extraire les
paramètres électrique de nos dispositifs grâce à ce courant de drain corrigé.
II.2.3 : Résultats expérimentaux
Dans ce paragraphe, seront montrés successivement les résultats sur les lots lot
« GRI », « MDX » et « HKC » en commençant par le lot le plus ancien (« GRI »). Au cours
de l’étude de ce lot, ont été soulevés quelques problèmes d’adéquation de la méthode
d’extraction « Fonction Y » pour des dispositifs aussi courts. Alors, des investigations et des
améliorations ont été réalisées pour adapter cette méthode dont nous montrerons les résultats.
Bien sûr, nous appliquerons ces méthodes aux deux autres lots. Pour finir, une comparaison
sera faite entre les différentes générations de transistors.
II.2.3 a) : Principaux résultats sur le lot « GRI »
Ce paragraphe ne sera pas un listing exhaustif des paramètres extraits sur ce lot mais
plutôt un résumé des principaux qui nous ont semblé importants à traiter.
Tout d’abord, voici les caractéristiques Id-Vg (voir figure 30) d’une batterie de
transistors MOS à canal n et p corrigées de l’influence du courant de grille à 10mV de tension
de drain que nous avons utilisées afin d’extraire les paramètres électriques du lot « GRI ».
91
1.344 ×10
1.10
−4
-3 3
1 .10 1.10
10
−3
-3 3
1 .10
1.10 -4 4
1 .10 1.10 -4 4
1 .10
- Courant de drain corrigé (A)

Courant de drain corrigé (A)
1.10 -5 5
1 .10
L=55nm 1.10 -5 5
1 .10
L=55nm
1.10 -6 6
1 .10 1.10 -6 6
1 .10
L=10µm
1.10 -7
ID0a 1 .10
7
1.10 -7 7
ID0a 1 .10
L=10µm
1.10 -8 8
1 .10 1.10 -8 8
1 .10
1.10 -9 9
1 .10 1.10 -9 9
1 .10
1.10
1 .10
-10
10
1.10
1 .10-10
10
1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4
− 11
1.10
10 1 .10-11
11
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
1.4 1.2
- 1,4 - 1,2
1
-1
0.8 0.6 0.4 0.2
- 0,8 - 0,6− Vg - 0,4 - 0,2
0
0
0.2
0,2
0.4
0,4 0.5

1.344 ×10
1,4.10
1.4 .10 -4
−4
4
7.442 ×10
8.10
8 .10 -5
−5
5
1,2.10
1.2 .10
-4
4 7.10
7 .10 -5
5

L=55nm
L=55nm 6.10
6 .10 -5
5
1.10
1 .10 -4
4
5.10
5 .10 -5
5
8.10
8 .10 -5
5
ID0a 4.10 . -5
ID0a 4 10
5
6.10
6 .10 -5
5
3.10
3 .10 -5
5
4.10-55
4 .10
2.10
2 .10 -5
5
2.10-55
2 .10
L=10µm L=10µm
1.10
1 .10 -5
5
00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 00 0
− 0.5
- 0,4 - 0,2 0 0,2 0,4Vg 0,6 0,8 1 1,2 1,4 1.5
1.4 1.2
- 1,4 - 1,2
1
-1
0.8 0.6 0.4 0.2
- 0,8 - 0,6− Vg - 0,4 - 0,2 0
0 0.2
0,2
0.4
0,4
− 1.5 0.5

Figure 30 : Courant de drain (resp. opposé du courant de drain) en fonction de la tension de grille à
Vd=10mV pour une batterie à source et grille communes de transistors nMOS (resp. pMOS) en échelle
logarithmique (a) (resp. (b)) et en échelle linéaire (c) (resp. (d)).
A ce stade, plusieurs remarques classiques peuvent être faites. Tout d’abord, à
géométrie égale, les pMOS ont un courant de drain moins élevé que les nMOS, cela est dû à
la plus faible mobilité des trous par rapport à celle des électrons. En forte inversion,
l’augmentation du courant de drain en fonction de la tension de grille est de plus en plus
freinée lorsqu’on réduit la longueur de grille du transistor, cela est dû à l’augmentation
progressive de l’atténuation de la mobilité effective par la résistance série source-drain Rsd.
On remarque aussi en regardant les caractéristiques Id-Vg que la tension de seuil et la pente
sous le seuil sont conservées même aux très faibles longueurs de grille. Un bémol toutefois
doit être rapporté : pour le transistor pMOS le plus court (L=55nm) on note une moins bonne
caractéristique Id-Vg notamment sous le seuil. En effet, il est technologiquement plus difficile
d’optimiser un pMOS qu’un nMOS pour une longueur de grille donnée.
Commençons par regarder en détail la tension de seuil. La figure 31 montre la variation
des tensions de seuil extraites en fonction de la longueur de grille pour les nMOS et les
pMOS.
92
0,5 0,5
0,45 0,45
0,4 0,4
-Tension de seuil (V)

0,35 0,35
0,3 0,3
0,25 nMOS 0,25
pMOS
0,2 0,2
0,15 0,15
0,1 0,1
0,05 0,05
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 31 : Tension de seuil (resp. opposé de la tension de seuil) en fonction de la longueur de grille pour
une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Une très bonne tenue de la tension de seuil à la diminution de la longueur de grille
s’observe sur la figure 31. On note toutefois un léger effet de canal court inverse (RSCE) qui
fait augmenter la tension de seuil quand on diminue la longueur de grille, cet effet étant plus
marqué pour les pMOS. Ces propriétés sont dues à l’ajout de poches de surdopage qui sont
implantées pour compenser le partage de charge des transistors courts (voir § I.5.3). Pour s’en
convaincre, une méthode possible est de polariser le substrat en inverse, ce qui a pour
conséquence d’étendre la zone désertée sous la grille, donc d’augmenter le nombre de dopants
activés. Alors, le surdopage apporté par les poches aura proportionnellement moins d’effet sur
la tension de seuil. Ceci permet donc d’éteindre artificiellement l’effet des poches sur la
tension de seuil.
40 100
Décalage de tension de seuil (mV)
50
30 nMOS
0
20
-50
10
-100 pMOS
0 -150
-10 -200
Vsub = 0V -250
-20 Vsub = 0V
-300
Vsub = -3V Vsub = 3V
-30
-350
-40 -400
0,01 0,1 1 10 0,01 0,1 1 10
Figure 32 : Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Sur la figure 32, nous montrons la comparaison entre les tensions de seuil extraites en
mettant le substrat à la masse et celles extraites en appliquant -3V pour les nMOS et 3V pour
les pMOS au substrat. En considérant que les poches ne jouent pas de façon significative sur
le transistor long (L=10µm), nous avons décidé de représenter la variation de tension de seuil
par rapport à celle du transistor long en prenant la différence entre les deux valeurs pour
supprimer le décalage moyen dû à l’application d’une polarisation sur le substrat. Pour
information, celui-ci est mesuré sur le transistor long à 359mV pour les nMOS et à 384mV
pour les pMOS. Alors, la figure 32 montre qu’il n’y a plus de RSCE quand on éteint
artificiellement les poches, la tension de seuil chutant aux faibles longueurs de grille, ce qui
est la signature d’un effet de partage de charge. Il est a noté que le partage de charge est plus
fort sur les pMOS que sur les nMOS, c’est la raison pour laquelle les poches de surdopage
pour les pMOS sont plus fortement dopées et implantées que celles des nMOS (voir § II.2.1
a)). Grâce à cette méthode, nous avons pu caractériser l’effet des poches de surdopage sur la
tension de seuil.
93
Un autre paramètre clef pour juger de la qualité des transistors est le paramètre S, c'est-
à-dire l’inverse de la pente sous le seuil (voir § I.3.1 b)).
100
90
80
70
S (mV/decade) 60
50
40
30
nMOS
20
pMOS
10
0
0,01 0,1 1 10
Figure 33 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à
source et grille communes de transistors nMOS et pMOS.
La figure 33 montre la très bonne tenue de la pente sous le seuil quand on diminue la
longueur de grille, seul le pMOS de 55nm a une plus mauvaise pente sous le seuil, cela a déjà
été remarqué dans ce paragraphe. Ainsi, la bonne tenue de la tension de seuil et de la pente
sous le seuil permet de garantir une faible valeur du courant Ioff même aux plus faibles
Pour ce qui est du transport électrique dans le canal d’inversion, il faut s’intéresser à la
mobilité effective, donc à son atténuation en forte inversion. Pour cela, regardons les valeurs
extraites du premier et du second facteur d’atténuation de mobilité :
-1 -2
θ 1 (V ) θ 2 (V )
L(µm) nMOS pMOS nMOS pMOS
0,055 8,101 3,288 0,088 0,042
0,085 5,812 2,366 0,091 0,025
0,105 5,191 2,149 0,174 0,018
0,125 5,13 2,078 0,014 0,017
0,145 4,9 1,939 0,126 0,018
0,185 4,3 1,803 0,138 0,011
0,285 3,093 1,697 0,136 0,032
0,465 2,481 1,579 0,185 0,05
1 2,412 1,372 0,142 0,06
5 0,933 0,764 0,133 0,017
10 0,667 0,032 0,103 0,04
Tableau 3 : Valeurs des deux facteurs d’atténuation de mobilité pour une batterie à source et grille
communes de transistors nMOS et pMOS.
Les valeurs trouvées pour le premier facteur d’atténuation de mobilité sont plus élevées
pour les nMOS que pour les pMOS, ceci est dû à la plus grande mobilité des électrons par
rapport à celle des trous. Pour les pMOS le second facteur d’atténuation de mobilité est
presque négligeable alors que pour les nMOS il ne l’est pas, mais dans tous les cas il reste
nettement inférieur au premier facteur d’atténuation de mobilité. Donc, l’interface Si/SiO2
apparaît plus rugueuse pour les nMOS que pour les pMOS. Puis, en traçant le premier facteur
d’atténuation de mobilité en fonction du paramètre de transconductance nous obtenons la
résistance série source drain Rsd (voir § I.6.2.c)). Ceci nous donne une valeur de 560 Ω.µm
pour les nMOS et de 850 Ω.µm pour les pMOS. On trouve une valeur plus élevée pour les
pMOS que pour les nMOS, ce qui est un résultat tout à fait classique. Néanmoins, ce sont des
valeurs plutôt faibles signe que la siliciuration des zones HDD source-drain est efficace pour
94
baisser la valeur des résistances d’accès. Tous ces résultats tendent donc à prouver l’efficacité
des processus technologiques utilisés afin d’obtenir une bonne valeur de courant de drain en
forte inversion lorsqu’on réduit la longueur de grille.
Passons tout de suite à un point très important de ce paragraphe. Il s’agit d’une possible
dégradation de la mobilité à bas champ aux faibles longueurs de grille. Nous avons été amené
à douter de l’hypothèse communément admise que la mobilité à bas champ n’est pas affectée
par la réduction de la longueur de grille, dépendant uniquement du dopage du substrat. Tout
commence lorsque nous avons voulu appliquer la méthode décrite au paragraphe I.6.2 d) pour
extraire la longueur de grille effective.
nMOS pMOS nMOS pMOS
0,055 0,064 0,041 0,035 0,023
0,085 0,083 0,065 0,065 0,053
0,105 0,1 0,078 0,085 0,073
0,125 0,104 0,095 0,105 0,093
0,145 0,129 0,105 0,125 0,113
0,185 0,164 0,137 0,165 0,153
0,285 0,239 0,181 0,265 0,253
0,465 0,436 0,287 0,445 0,433
1 0,728 0,637 0,98 0,968
5 5,109 4,839 4,98 4,968
10 10 10 9,98 9,968
Tableau 4 : Longueur de grille effective par deux méthodes pour une batterie à source et grille communes
de transistors nMOS et pMOS.
En considérant que le décalage ∆L entre les longueurs de grille physiques et effectives
est constant, nous trouvons une valeur de -20nm pour les nMOS et de -32nm pour les pMOS
(voir tableau 4). Ces valeurs semble assez élevées, même si elles seraient acceptables compte
tenu du type de lithographie utilisée pour ce lot (lithographie optique DUV : Deep Ultra
Violet). Mais ce qui surprend le plus sont les résultats donnés par la méthode qui consiste à
laisser libre le décalage entre longueurs de grille physiques et effectives. En effet, les valeurs
trouvées (voir tableau 4) sont très différentes de celle de la première méthode. De plus, les
valeurs trouvées ne sont pas raisonnables d’un point de vue physique. Par exemple, pour le
transistor de longueur de grille physique de 0,145 µm nous trouvons une longueur de grille
effective de plus de 40nm plus faible ; ce qui est beaucoup trop grand. Rappelons que cette
méthode se base sur la comparaison des pentes de la fonction Y en forte inversion de chaque
transistor par rapport à celle du transistor long pour lequel on considère Leff=L (voir § I.6.2
d)). Or cette valeur de pente vaut :
W
SY = µ 0 C oxVd (27)
Leff
Donc pour que cette méthode soit correcte, il faut poser comme hypothèse que la
mobilité à bas champ µ0 ne dépende pas de la longueur de grille. Si ce n’était pas le cas, les
valeurs de longueur de grille seraient faussées.
Maintenant, si on décide de considérer que la mobilité à bas champ peut varier, alors il
faut poser comme hypothèse que les longueurs de grille effectives sont connues. Donc il faut
avoir une méthode indépendante pour extraire cette longueur de grille effective, ce sera l’objet
du chapitre suivant. Mais à défaut de cela, on peut poser arbitrairement que la longueur de
grille effective est égale à la longueur de grille physique mesurée au préalable par photo
TEM. Dans ce cas, on peut extraire la mobilité à bas champ pour chaque transistor en
renversant l’équation (27), ce qui nous donne :
L
µ 0 ( L) = S Y2 (28)
WC oxVd
95
Si on applique ce calcul sur les transistors précédents on obtient la figure 34.

600 140
Mobilité à bas champ (cm2V-1s-1)

500 120
100
400
80
300 nMOS pMOS
60
200
40
100
20
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 34 : Mobilité à bas champ en fonction de la longueur de grille pour une batterie à source et grille
La figure 34 nous informe que la mobilité à bas champ se trouve dégradée pour les
transistors les plus courts d’environ 20% pour les nMOS comme pour les pMOS entre le
transistor long (L10µm) et le transistor le plus court (L=55nm). Il est important ici de revenir
à la définition de la mobilité à bas champ. En effet, rappelons la formule de la mobilité
effective en régime ohmique et en forte inversion :
µ0
µ eff =
1 + θ 1 (V g − Vt ) + θ 2 (V g − Vt )
2 (29)
La mobilité à bas champ est considérée comme celle qu’ont les porteurs au voisinage du
seuil, où ils n’interagissent pas encore fortement avec les phonons du réseau cristallin ni avec
les pièges à l’interface Si/SiO2. Ainsi, la mobilité à bas champ ne dépend que du dopage canal
et est donc en théorie indépendante de la géométrie du transistor. Mais il se peut que quand on
réduit les dimensions du transistor apparaissent des défauts ou des charges qui vont dégrader
cette mobilité à bas champ. Or rappelons que des poches de surdopage ont été implantées
dans ces transistors. Leur effet sur la tension de seuil a été présenté précédemment dans ce
paragraphe. Si on raisonne en dopage moyen, l’implantation de poches va avoir tendance à
augmenter ce dopage moyen du canal. Bien sûr, pour un transistor de 10µm de longueur de
grille, cet effet sera négligeable mais sur un transistor de 55nm au vu de la dose de dopants
implantée, il n’est pas déraisonnable de penser que le dopage moyen sera significativement
augmenté. Dans ce cas, la mobilité à bas champ sera plus faible selon la relation [Masetti
’83]:
1340
µ 0 (cm 2 .V −1 .s −1 ) = 60 +
N (at.cm −3 ) (30)
1 + d 17
10
En effet, selon la formule 30 valable pour les électrons, une augmentation du dopage
moyen vu par les porteurs se traduira par une baisse de leur mobilité à bas champ. Pour les
trous, le comportement est le même. Or nous avons vu dans ce paragraphe une méthode pour
éteindre artificiellement les poches de surdopage. Ainsi si on polarise le substrat en inverse,
nous étendons la zone désertée sous la grille, donc nous augmentons le nombre de dopants
activés. Alors, le surdopage apporté par les poches aura proportionnellement moins d’effet sur
la mobilité à bas champ. En considérant que les poches ne jouent pas de façon significative
sur le transistor long (L=10µm), nous représentons la variation de mobilité à bas champ par
rapport à celle transistor long en prenant le rapport des deux valeurs pour supprimer la baisse
moyenne de la mobilité à bas champ due à l’application d’une polarisation sur le substrat.
Pour information, celle-ci est mesurée sur le transistor long à 36cm2V-1s-1 pour les nMOS et à
60cm2V-1s-1 pour les pMOS.
96
1,4 1,4
Rapport des mobilités à bas champ

1,2 1,2
1 1
0,8 0,8
nMOS pMOS
0,6 0,6
0,4 0,4
Vsub = 0V Vsub = 0V
0,2 Vsub = -3V 0,2 Vsub = 3V
0 0
0,01 0,1 1 10 0,01 0,1 1 10

Figure 35 : Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au
transistor long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp.
pMOS (b)).
Sur la figure 35, on remarque que la polarisation du substrat a un impact important sur
la mobilité à bas champ, surtout pour les transistors les plus courts. Cela nous conforte dans
l’idée qu’en polarisant le substrat en inverse on éteint les poches artificiellement car celles-ci
jouent surtout aux plus faibles longueurs de grille. Ainsi, en neutralisant l’effet des poches, la
mobilité à bas champ ne se dégrade plus aux faibles longueurs de grille. On observe même
une augmentation qui peut s’expliquer par le fait qu’on a considéré Leff=L, or si Leff est plus
faible de quelques nanomètres à L, cela aura tendance à augmenter artificiellement la valeur
de mobilité à bas champ extraite (voir équation (28)).
Une objection peut nous être faite ici : il n’y a pas que le dopage qui peut faire baisser la
mobilité à bas champ, cela peut venir de défauts neutres ou chargés notamment dus à
l’implantation des poches de surdopage qui peuvent endommager le réseau cristallin près de
la source et du drain. Ce qui se fera sentir bien sur d’autant plus fortement que le transistor est
court. Il faudrait dans ce cas avoir des transistors avec et sans poches de surdopage et regarder
ce que devient la mobilité à bas champ pour les transistors courts dans les deux cas. Il faudrait
aussi pouvoir caractériser les probables défauts induits par l’implantation des poches. Cela a
été mené mais sur d’autres types de dispositifs. Les résultats seront montrés dans la partie de
ce chapitre (voir § II.3.2 b)) consacrée aux transistors nMOS Si:C (à incorporation de
Carbone).
Nous pouvons néanmoins affirmer avec un certain degré de confiance que les valeurs de
longueur effective trouvées pour ces dispositifs sont faussées par une dégradation de la
mobilité à bas champ des transistors les plus courts due à l’implantation de poches de
surdopage.
Pour ce qui est de l’étude hors régime ohmique, il nous est apparu intéressant de
montrer surtout les résultats concernant le maximum de la vitesse de dérive en fonction de la
longueur de grille. Pour ce faire nous nous sommes basés sur des mesures Id(Vd) à Vg=1,2V et
1,3V pour les nMOS et à Vg=-1,2V et -1,3V pour les pMOS.
97
1.10
10
7
1 .107
7
1.10
7
1 .107
7
10

Vd = 1,5V Vd = -1,5V
1.10
1 .106
6
1.10
1 .106
6
〈 1〉 〈 1〉
Vderivmax Vderivmax
〈 1〉 〈 1〉
Vderivmax0 Vderivmax0
6 Sans correction de Rsd Sans correction de Rsd
1.15 ×10 3×10
5
L
Avec correction de Rsd L
1 .1
1.10
1 .105
5
1.10 55
1 .10
Loi en 1/L Loi en 1/L
nMOS pMOS
4
1.10
10 1 .1044
0.01 0.1 1 10 1.10
10 1 .1044
4
0,010.055 0,1 L 1 10
10
0,01
0.01 0.1
0,1 1
1 10
10
0.055 L 10

Figure 36 : Maximum de la vitesse de dérive pour chaque longueur de grille pour une batterie à source et
grille communes de transistors nMOS (a) (resp. pMOS (b)).
Tout d’abord, nous remarquons sur la figure 36 que les valeurs sont plus faibles pour les
pMOS que pour les nMOS, cela vient du fait que pour les trous, leur vitesse d’injection coté
source est plus faible que celle des électrons. La raison physique en est la différence de masse
effective entre les deux types de porteurs [Assaderaghi ’97]. De plus, nous observons un écart
progressif se creuser vis-à-vis d’une loi classique en 1/L à partir de 1µm de longueur de
grille ; nous avons même une saturation du maximum de la vitesse de dérive apparaissant aux
plus faibles longueurs de grille. Ceci étant valable autant pour les nMOS que pour les pMOS.
Ici nous touchons à une prédiction souvent évoquée dans la littérature [Assaderaghi ’97, Rais
’94] d’une limitation intrinsèque de la vitesse des porteurs aux faibles longueurs de grille.
Celle-ci en effet, sera intrinsèquement limitée par les interactions entre porteurs injectés et
phonons optiques du réseau cristallin. La valeur trouvée dans la littérature [Assaderaghi ’97,
Rais ’94] de cette limite physique est par exemple d’environ 107 cm s-1 pour les électrons.
Dans notre cas nous trouvons 3,8.106 cm s-1 pour les nMOS et 2,6.106 cm s-1 pour les pMOS.
Le fait que ces valeurs sont plus faibles que les valeurs théoriques peut venir en partie des
valeurs prises pour Vg (autours de 1,25V pour les nMOS et de -1,25V pour les pMOS) et de
Vd (à 1,5V pour les nMOS et de -1,5V pour les pMOS). En théorie, la transconductance en
saturation est constante, or pour les transistor courts elle continue à augmenter avec Vg. Ce
qui induit une moins bonne saturation de la vitesse de dérive en fonction de la tension de
drain. Donc si on avait pris une tension de grille plus forte et une tension de drain plus élevée,
les valeurs auraient été légèrement plus grandes (cela a été vérifié). Mais malgré cela, les
valeurs obtenues restent inférieures aux valeurs théoriques. Cela est peut-être dû à la présence
de défauts près de la source, dont une partie proviendraient de l’implantation des poches de
surdopage.
Résumons ici les principaux résultats obtenus sur le lot « GRI » grâce à l’extraction de
paramètres :
• Les transistors présentent une très bonne tenue aux effets de canaux courts
notamment en ce qui concerne la tension de seuil, cela grâce à l’implantation de
poches de surdopage.
• Mais cette implantation est soupçonnée de générer des défauts et/ou une
élévation du dopage canal moyen des transistors les plus courts induisant une
baisse de la mobilité à bas champ d’environ 20%.
• Une saturation de la vitesse des porteurs a été mesurée pour les dispositifs les
plus courts nMOS comme pMOS mettant en évidence une limitation intrinsèque
des transistors MOS ultra courts.
Maintenant étudions le lot « MDX » qui est technologiquement très proche de ce lot dit
« GRI » mais qui permet de descendre plus bas en longueur de grille, cela jusqu’à 45nm.
98
II.2.3 b) : Principaux résultats sur le lot « MDX »
de drain que nous avons utilisées afin d’extraire les paramètres électriques du lot « MDX ».
1.10
10
−3
-3 3
1 .10 1.10
10
−3
-3 3
1 .10
1.10 -4 4
1 .10 1.101 .10
-4 4 L=45nm

1.10 -5 5
1 .10
L=45nm 1.101 .10
-5 5
1.10 -6 6
1 .10 1.101 .10
-6 6
L=10µm
1.10 -7
ID0a 1 .10
7
1.10 -7 7
ID0a 1 .10
L=10µm
1.10
1 .10 -8 8 1.101 .10
-8 8
1.10 -9 9
1 .10 1.101 .10
-9 9
1.10
1 .10-10
10
1.10 -10
1 .10
10
10
− 11
1.10
1 .10 -11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4
1.10
10 1 .10-11
− 11 11
1.4 1.2
− 0.5 - 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
- 1,4 - 1,2 - 11 0.8
- 0,8 0.6
- 0,6 − Vg
0.4
- 0,4 0.2
- 0,2 00 0.2
0,2 0.4
0,4 0.5

2.032 ×10
2,5.10
2.5 .10 -4
−4
4
1.357 ×10
1,4.10
1.4 .10-4
−4
4
1,2.10
1.2 .10
-44
2.10
2 .10 -4
4
L=45nm
1.10
1 .10-4
4
L=45nm
1,5.10
1.5 .10 -5
4
8.10
8 .10-5
5
ID0a ID0a
1.10
1 .10 -4
4 6.10
6 .10-5
5
4.10
4 .10-5
5
5.10
5 .10 -5
5
2.10
2 .10
-55 L=10µm
L=10µm
00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 00 0
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
1.4
- 1,4 1.2
- 1,2 - 11 0.8
- 0,8 0.6
- 0,6 − Vg
0.4
- 0,4 0.2
- 0,2 00 0.2
0,2 0.4
0,4 0.5

Comme pour le lot « GRI » nous remarquons sur la figure 37 la bonne tenue en pente
sous le seuil et en tension de seuil des transistors les plus court avec toutefois un bémol pour
le pMOS de 45nm de longueur de grille. Comme nous l’avons mentionné au paragraphe
précédent sur le lot « GRI » (voir II.2.3 a)), il est plus difficile d’optimiser un pMOS qu’un
nMOS pour une longueur de grille donnée. Comme pour ce transistor la caractéristique Id-Vg
n’est pas acceptable, nous ne tiendront pas compte des paramètres extraits pour ce transistor.
Cela veut dire que par la suite le transistor pMOS le plus court considéré sera celui de 75nm
de longueur de grille.
Comme nous l’avions pressenti, les résultats sur ce lot sont très proches de ceux du lot
« GRI » rapportés au paragraphe précédent (voir II.2.3 a)). Néanmoins, il convient de
présenter ces résultats. Commençons par regarder la tension de seuil. La figure 38 montre la
variation des tensions de seuil extraites en fonction de la longueur de grille pour les nMOS et
les pMOS.
99
0,6 0,6
0,5 0,5
-Tension de seuil (V)

0,4 0,4
0,3 nMOS 0,3 pMOS

0,2 0,2
0,1 0,1
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 38: Tension de seuil (resp. opposé de la tension de seuil) en fonction de la longueur de grille pour
Comme pour le lot GRI nous constatons sur la figure 38 une très bonne tenue de la
tension de seuil de nos transistors avec la réduction de la longueur de grille. Pour se
convaincre que cela est dû aux poches de surdopage, appliquons la méthode décrite au
paragraphe précédent en polarisant le substrat en inverse.
40 50
20 nMOS pMOS
0
0
-20 -50
-40
-60 -100
-80 Vsub = 0V Vsub = 0V

-150
-100
Vsub = -3V Vsub = 3V
-120 -200
0,01 0,1 1 10 0,01 0,1 1 10
Figure 39: Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
Comme pour le lot « GRI » la figure 39 montre l’effet bénéfique des poches sur le
contrôle de la tension de seuil lors de la réduction de la longueur de grille des transistors. Pour
information le décalage moyen de tension de seuil mesuré sur le transistor long est de 263mV
pour les nMOS et à 433mV pour les pMOS.
100
90
80
70
S (mV/decade)
60
50
40
30
nMOS
20
pMOS
10
0
0,01 0,1 1 10
Figure 40: Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à source
et grille communes de transistors nMOS et pMOS.
100
En ce qui concerne la pente sous le seuil, la figure 40 nous informe de la bonne tenue de
l’inverse de la valeur de la pente sous le seuil jusqu’au longueurs de grille les plus courtes, ce
résultat est similaire au lot GRI.
-1 -2
θ 1 (V ) θ 2 (V )
0,045 4,813 0,022
0,075 4,089 2,049 0,029 0,003
0,095 3,748 1,809 0,025 0,007
0,115 3,398 1,885 0,027 0,011
0,145 3,349 1,463 0,032 0,008
0,185 3,248 1,329 0,023 0,007
0,285 2,876 1,309 0,026 0,008
0,465 2,655 1,254 0,026 0,007
1 2,541 1,160 0,027 0,005
5 2,475 1,105 0,027 0,009
10 2,376 0,892 0,026 0,006
Sur le tableau 5, nous observons de plus faibles valeurs des coefficients d’atténuation de
mobilité pour le lot « MDX » par rapport au lot « GRI » (voir tableau 3). La baisse observée
du second facteur d’atténuation de mobilité traduit une meilleure interface Si/SiO2 avec moins
de rugosité que pour le lot « GRI ». La baisse observée du premier facteur d’atténuation de
mobilité est due quand à elle à une baisse significative de la résistance série source-drain Rsd
que l’on mesure à 220 Ω.µm pour les nMOS et à 420 Ω.µm pour les pMOS. En effet, en
comparant ces valeurs à celles du lot GRI (voir § II.2.3 a)), les résistances d’accès ont été
divisées par un facteur deux en passant d’une génération à l’autre. Ces résultats montre que le
lot « MDX » est une avancée importante du lot « GRI » en ce qui concerne la mobilité
effective en forte inversion, donc pour le courant de drain en forte inversion.
Par contre, comme pour le lot GRI, nous trouvons des valeurs de longueurs de grille
effectives non satisfaisantes (voir Tableau 6).
nMOS pMOS nMOS pMOS
0,045 0,064 0,103
0,075 0,083 0,029 0,133 -0,016
0,095 0,100 0,042 0,153 0,004
0,115 0,104 0,052 0,173 0,024
0,145 0,129 0,064 0,203 0,054
0,185 0,164 0,084 0,243 0,094
0,285 0,239 0,119 0,343 0,194
0,465 0,436 0,206 0,523 0,374
1 0,728 0,389 1,058 0,909
5 5,109 2,399 5,058 4,909
10 10,000 10,000 10,058 9,909
En effet, si on considère un décalage constant, nous trouvons une valeur de 74nm pour
les nMOS et de -91nm pour les pMOS (voir tableau 6). Ces valeurs sont bien sûr
incohérentes. En utilisant un décalage variable, les valeurs de longueur effective semblent
plus correctes mais restent trop éloignées de la valeur de longueur de grille physique.
Appliquons donc la méthode de variation de mobilité à bas champ comme pour le lot « GRI »
(voir § II.2.3 a)).
101
Mobilité à bas champ (cm2V-1s-1) 700 160

600 140
120
500
100
400
nMOS 80 pMOS
300
60
200
40
100
20
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Sur la figure 41, nous trouvons une baisse de la mobilité à bas champ entre le transistor
le plus long (L=10µm) et le plus court (L=45nm) d’environ 50% pour les nMOS et d’environ
30% pour les pMOS. Ces valeurs sont plus élevées que pour le lot GRI (voir figure 34). Pour
se convaincre que cela est dû aux poches de surdopage, polarisons le substrat en inverse et
regardons le rapport des mobilités par rapport au transistor long.
1,2 1,4
1 1,2
1
0,8
0,8
0,6 nMOS pMOS
0,6
0,4
0,4
Vsub = 0V Vsub = 0V
0,2
Vsub = -3V 0,2 Vsub = 3V
0 0
0,01 0,1 1 10 0,01 0,1 1 10
pMOS (b)).
Comme pour le lot GRI, la figure 42 permet d’affirmer qu’au moins en partie, la baisse
de la mobilité à bas champ aux faibles longueurs de grille est due à l’implantation de poches
de surdopage. Pour information, la baisse moyenne de mobilité à bas champ mesurée sur le
transistor long est de 194cm2V-1s-1 pour les nMOS et de 86cm2V-1s-1 pour les pMOS.
Finissons par les résultats sur la vitesse de dérive des porteurs à |Vg|=1,2V et 1,3 V :
1.10
10
7
1 .107
7
1.10
10
7
1 .107
7
Vd = 1,5V Vd = -1,5V
1.10
1 .106
6
1.10
1 .106
6
〈 1〉 〈 1〉
Vderivmax Vderivmax
〈 1〉 〈 1〉
6
Sans correction de Rsd 5 Sans correction de Rsd
1.23 ×10 2.6 ×10
L
1 .1
L
1.10
1 .105
5
1.10
1 .105
5
nMOS pMOS
4
1.10
10 1 .104
4
0.01 0.1 1 10 1.10
4
10 1 .1044
0,01 0,1 1 10 0.01 0.1 1 10
0.045 L 10
0,01
0.075 0,1 L 1 10
10

102
Si on compare les figures 43 et 36, nous nous apercevons que le lot « MDX » se
comporte exactement comme le lot « GRI », c'est-à-dire qu’il y a une saturation de la vitesse
de dérive des porteurs aux très faibles longueurs de grille. Les valeurs trouvées pour cette
saturation sont pour le lot « MDX » de 3,8.106 cm s-1 pour les nMOS et 2,5.106 cm s-1 pour les
pMOS. Nous trouvons donc des valeurs quasi-identiques pour les deux lots (comparer avec
les valeurs trouvées au § II.2.3 a)). Ce qui tend à prouver qu’il s’agit une limitation
intrinsèque des transistors MOS ultra courts lié à la saturation de la vitesse des porteurs.
Résumons ici les principaux résultats obtenus sur le lot « MDX » grâce à l’extraction de
paramètres :
poches de surdopage.
baisse de la mobilité à bas champ d’environ 50% pour les nMOS et d’environ
30% pour les pMOS.
• Le lot « MDX » présente une amélioration significative sur la qualité de
l’interface Si/SiO2 et les valeurs des résistances d’accès source et drain par
rapport au lot précédent « GRI ».
• Une saturation de la vitesse d’injection des porteurs à la source a été mesurée
pour les dispositifs les plus courts nMOS comme pMOS mettant en évidence
une limitation intrinsèque des transistors MOS ultra courts similaire à celle
constatée pour le lot précédent « GRI ».
Maintenant étudions le lot « HKC» qui est technologiquement différent de ces deux
premiers lots (« GRI » et « MDX ») et qui permet de descendre plus bas en longueur de grille,
cela jusqu’à 30nm.
II.2.3 c) : Principaux résultats sur le lot « HKC »
de drain que nous avons utilisées afin d’extraire les paramètres électriques du lot « HKC ».
1.10
10
−3
-3 3
1 .10 1.10
10
−3
-3 3
1 .10
1.10 -4 4
1 .10 1.101 .10
-4 4
1.10 -5 5
1 .10 1.101 .10
-5 5
1.10 -6 6
1 .10 1.101 .10
-6 6
L=10µm
1.10 -7
ID0a 1 .10
7
1.10 -7 7
ID0a 1 .10
L=10µm
1.10 -8 8
1 .10 1.101 .10
-8 8
L=30nm
1.10 -9 9
1 .10 1.101 .10
-9 9
L=30nm
1.10 -10
1 .10
10
1.10
1 .10-10
10
1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4
− 11
1.10
10 1 .10-11
11
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 0.5
- 0,4 - 0,2 0 0,2 0,4 Vg 0,6 0,8 1 1,2 1,4 1.5 − 1.5
- 1,4 - 1,2 -1 - 0,8 - 0,6Vg - 0,4 - 0,2 0 0,2 0,4 0.5
103
1.499 ×10
1,6.10
1.6 .10 -4
−4
4
4.612 ×10
5.10
5 .10 -5
−5
5
1,4.10
1.4 .10 -4
4

4.10
4 .10 -5
5
L=30nm
1,2.10
1.2 .10 -4
4
L=30nm
1.10
1 .10 -4
4
3.10
3 .10 -5
5
8.10
ID0a 8 .10 -5
5
ID0a
6.10
6 .10 -5
5 2.10
2 .10 -5
5
L=10µm L=10µm
4.10
4 .10
-5
5
1.10
1 .10 -5
5
2.10
2 .10 -5
5
00 0
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 1.4 00 0
− 0.5 - 0,4 - 0,2 0 0,2 0,4Vg 0,6 0,8 1 1,2 1,4 1.5
1.4
- 1,4 1.2
- 1,2 1
-1 0.8
- 0,8 0.6
- 0,6 0.4
- 0,4 0.2
- 0,2 00 0.2
0,2 0.4
0,4
− 1.5 Vg 0.5

Comme pour les deux lots précédents nous constatons sur la figure 44 une très bonne
tenue de la tension de seuil de nos transistors avec la réduction de la longueur de grille. Une
bonne nouvelle est qu’avec cette technologie, les transistors pMOS ont pu être miniaturisés
aussi bien que les nMOS car la figure 44 montre que la caractéristique Id-Vg du pMOS le plus
court (L=30nm) a une aussi bonne allure que celle du transistor nMOS équivalent. Un
phénomène néanmoins attire notre attention, il s’agit du fait que le transistor le plus court
(L=30nm) n’est pas celui qui a le plus fort courant au maximum de tension de grille. Nous
reviendrons sur ce point ultérieurement dans ce paragraphe. Commençons par regarder la
tension de seuil. La figure 45 montre la variation des tensions de seuil extraites en fonction de
la longueur de grille pour les nMOS et les pMOS.
0,7 0,7
0,6 0,6
0,5 0,5
0,4 0,4
0,3 0,3
0,2 0,2
nMOS pMOS
0,1 0,1
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 45 : Tension de seuil (resp. opposé de la tension de seuil) en fonction de la longueur de grille pour
Comme pour les deux autres lots, on remarque sur la figure 45, la très bonne tenue de la
tension de seuil des transistors. Néanmoins, pour les pMOS, un fort RSCE est constaté même
jusqu’à 30nm. Cela vient du fait que pour ce lot les poches sont plus fortement dosées que
pour les lots précédents ; de plus, pour les pMOS, on a utilisé de l’Arsenic alors que pour les
deux autres c’était du Phosphore (voir § II.2.1 c)). Ce changement a donc pour conséquence
une augmentation du RSCE dû aux poches. Pour se convaincre de l’effet des poches,
polarisons encore une fois le substrat en inverse.
104
Décalage de tension de seuil (mV) 40 250

30 nMOS pMOS
20 200
10
Vsub = 0V
0 150
-10
Vsub = 3V
-20 100
-30
Vsub = 0V
-40
Vsub = -3V 50
-50
-60
0
0,01 0,1 1 10
0,01 0,1 1 10
Pour les nMOS (voir figure 46 a)), nous retrouvons le même résultat que pour les lots
précédents, c'est-à-dire une élimination du RSCE dû aux poches quand on polarise le substrat
en inverse. Par contre, pour les pMOS, la polarisation du substrat en inverse n’est pas
suffisante pour éliminer le RSCE dû aux poches. Cela tient du fait que l’on doive peut-être
monter plus haut en polarisation substrat (à -7V par exemple) pour éteindre artificiellement
les poches, car pour ce lot, elles sont plus dosées et surtout le fait d’utiliser de l’Arsenic
augmente nettement leur efficacité.
100
90
80
70
S (mV/decade)
60
50
40
30
nMOS
20
pMOS
10
0
0,01 0,1 1 10
Figure 47 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à
source et grille communes de transistors nMOS et pMOS.
En ce qui concerne la pente sous le seuil, la figure 47 nous informe de la bonne tenue de
l’inverse de la valeur de la pente sous le seuil jusqu’aux longueurs de grille les plus courtes,
ce résultat est similaire aux deux lots précédents.
105
-1 -2
θ 1 (V ) θ 2 (V )
0,03 1,460 0,890 0,067 0,041
0,04 1,374 1,050 0,028 0,027
0,05 1,718 1,109 0,049 0,000
0,06 1,410 1,108 0,099 0,005
0,07 1,565 1,124 0,097 0,010
0,08 1,456 1,103 0,016 0,017
0,09 1,581 1,205 0,026 0,007
0,1 1,550 1,169 0,011 0,017
0,12 1,602 1,284 0,017 0,001
0,14 1,508 1,245 0,044 0,014
0,16 1,598 1,245 0,066 0,004
0,18 1,618 1,218 0,081 0,004
0,2 1,633 1,223 0,066 0,005
0,22 1,745 1,266 0,079 0,013
0,26 1,735 1,280 0,089 0,027
0,3 1,827 1,222 0,067 0,036
0,34 2,064 1,277 0,038 0,038
0,54 1,339 1,252 0,075 0,020
0,74 1,558 1,290 0,084 0,004
1 1,560 1,229 0,086 0,019
2 1,516 1,105 0,076 0,055
5 1,055 0,873 0,067 0,028
10 0,718 0,508 0,060 0,053
Sur le tableau 7, nous observons de plus faibles valeurs pour le premier coefficient
d’atténuation de mobilité pour le lot « HKC » par rapport aux deux premiers lots (voir tableau
3 et 5). La baisse observée du premier facteur d’atténuation de mobilité est due à une
diminution significative de la résistance série source-drain Rsd que l’on mesure à 110 Ω.µm
pour les nMOS et à 230 Ω.µm pour les pMOS. En effet, en comparant ces valeurs à celles du
lot « MDX » (voir § II.2.3 b)), les résistances d’accès ont été divisées par un facteur deux en
passant d’une génération à l’autre. Ces résultats montrent que le lot « HKC » est une avancée
importante du lot « MDX » en ce qui concerne la mobilité effective en forte inversion, donc
pour le Ion. Néanmoins, un phénomène particulier apparaît pour ce lot concernant les facteurs
d’atténuation de mobilité. En effet, en regardant le tableau 7, on s’aperçoit que le premier
facteur d’atténuation de mobilité sature aux faibles longueurs de grille, il ne suit donc plus
l’équation (19) que l’on rappelle ci-dessous :
W
θ1 = θ1, 0 + µ0 C ox RSD (31)
L
Cela tendrait à dire que pour les transistors courts la résistance série source-drain s’annule.
Ou bien, la mobilité à bas champ diminue fortement pour ces dispositifs. De plus, pour ce lot,
au lieu d’une seule batterie à source et grille communes, nous avons en fait trois sous-batteries
à source et grille communes afin d’augmenter le nombre de longueurs de grille disponibles.
Tout cela nous indique que les valeurs trouvées pour Rsd seraient plutôt une limite haute
qu’une valeur exacte. Néanmoins il est possible d’affirmer que le choix d’utiliser du Siliciure
de Nickel (NiSi) pour ce lot en lieu et place du Siliciure de Cobalt (CoSi2) utilisé pour les
deux lots précédents a permis de faire baisser significativement la valeur des résistance
d’accès source et drain.
Par contre, comme pour les deux lots précédents, nous trouvons des valeurs de longueur
de grille effective non satisfaisantes (voit Tableau 8).
106
Leff(µm) L(µm) L+∆L(µm)

nMOS pMOS nMOS pMOS
0,03 0,225 0,108 0,119 -0,076
0,04 0,211 0,107 0,129 -0,066
0,05 0,164 0,104 0,139 -0,056
0,06 0,211 0,108 0,149 -0,046
0,07 0,190 0,115 0,159 -0,036
0,08 0,233 0,115 0,169 -0,026
0,09 0,201 0,121 0,179 -0,016
0,1 0,212 0,118 0,189 -0,006
0,12 0,215 0,125 0,209 0,014
0,14 0,244 0,140 0,229 0,034
0,16 0,248 0,148 0,249 0,054
0,18 0,255 0,153 0,269 0,074
0,2 0,275 0,162 0,289 0,094
0,22 0,273 0,173 0,309 0,114
0,26 0,307 0,18 0,349 0,154
0,3 0,317 0,199 0,389 0,194
0,34 0,309 0,203 0,429 0,234
0,54 0,665 0,305 0,629 0,434
0,74 0,744 0,411 0,829 0,634
1 0,932 0,501 1,089 0,834
2 1,857 0,95 2,089 1,834
5 5,066 3,118 5,089 4,834
10 9,94 9,94 10,089 9,834
En effet, si on considère un décalage constant, nous trouvons une valeur de 89nm pour
les nMOS et de -106nm pour les pMOS (voir tableau 10). Ces valeurs sont bien sûr
incohérentes. En utilisant un décalage variable, les valeurs de longueur effective semblent
plus correctes mais restent trop éloignées de la valeur de longueur de grille physique.
Appliquons donc la méthode de variation de mobilité à bas champ comme pour le lot « GRI »
(voir § II.2.3 a)), toujours en supposant Leff=L.
500 160
450 140
400
120
350
100
300
250 nMOS 80 pMOS

200
60
150
40
100
20
50
0 0
0,01 0,1 1 10 0,01 0,1 1 10

Sur la figure 48, nous trouvons une baisse de la mobilité à bas champ entre le transistor
le plus long (L=10µm) et le plus court (L=55nm) de plus d’un facteur cinq pour les nMOS
comme pour les pMOS. Cette dégradation est beaucoup plus élevée que pour le lot « GRI »
(voir figure 34) et le lot « MDX » (voir figure 41). Pour se convaincre que cela est dû aux
poches de surdopage, polarisons le substrat en inverse et regardons le rapport des mobilités
par rapport au transistor long.
107
1,2 1,2

Vsub = 0V Vsub = 0V
1 1
Vsub = -3V Vsub = -3V
0,8 0,8
0,6 nMOS 0,6 pMOS

0,4 0,4
0,2 0,2
0 0
0,01 0,1 1 10 0,01 0,1 1 10

Figure 49: Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au
pMOS (b)).
La figure 49 donne un résultat à priori étonnant. En effet, malgré la polarisation du
substrat en inverse, la dégradation de la mobilité à bas champ d’un facteur cinq est toujours
présente. Pour information, la baisse moyenne de mobilité à bas champ mesurée sur le
transistor long est de 106cm2V-1s-1 pour les nMOS et de 46cm2V-1s-1 pour les pMOS. Ce
résultat peut se comprendre en considérant que les poches étant beaucoup plus dosées que
celles des lots précédents, il faille monter plus haut en inverse pour éteindre l’effet des
poches. Le problème est le décalage moyen en tension de seuil induit qui, lorsqu’on désire se
placer en forte inversion pour extraire la mobilité à bas champ, nous oblige à monter à de
hautes valeurs en tension de grille se rapprochant de la tension de claquage de l’oxyde de
grille. Une autre hypothèse, qui peut être complémentaire de la précédente, est la présence
d’un plus grand nombre de défauts, dont une partie peut être due à l’implantation des poches,
qui jouent aussi fort sur la mobilité quelque soit la polarisation du substrat.
Finissons par les résultats sur la vitesse de dérive des porteurs toujours à |Vg|=1,2V et
1,3 V :
1.10
10
7
1 .107
7
1.10
10
1 .107
7
7
Vd = 1,5V Vd = -1,5V
1.10
1 .106
6
1.10
1 .106
6
〈 1〉 〈 1〉
Vderivmax Vderivmax
〈 1〉 〈 1〉
5
Sans correction de Rsd 5
Sans correction de Rsd
9.5 ×10 3×10
L L
Avec correction de Rsd Avec correction de Rsd
1.10
1 .10
55
1.10
1 .10
55
nMOS nMOS
4
1.10
10 1 .104
4
0.01 0.1 1 10 1.10
4
10 1 .104
4
0.01 0.1 1 10
0,01
0.03 0,1 L 1 10
10 0,01
0.03 0,1 L 1 10
10

Si on compare la figure 50 avec les figures 36 et 43, nous nous apercevons que le lot
« HKC » se comporte exactement comme les lots « GRI » et « MDX », c'est-à-dire qu’il y a
une saturation de la vitesse de dérive des porteurs aux très faibles longueurs de grille. Les
valeurs trouvées pour cette saturation sont pour le lot « HKC » de 4,1.106 cm s-1 pour les
nMOS et 1,5.106 cm s-1 pour les pMOS. Nous trouvons donc des valeurs très proches par
rapport aux deux autres lots (comparer avec les valeurs trouvées aux § II.2.3 a) et b)). La
légère différence pour les pMOS peut venir de la non équivalence des conditions de
polarisation pour ce lot par rapport aux deux autres venant du décalage en tension de seuil.
Malgré tout, surtout pour les nMOS, il est remarquable de trouver un comportement et des
108
valeurs si proches pour trois générations différentes de transistors. Ce qui tend bien à prouver
qu’il s’agit une limitation intrinsèque des transistors MOS ultra courts liée à la vitesse de
saturation des porteurs.
Résumons ici les principaux résultats obtenus sur le lot « HKC» grâce à l’extraction de
paramètres :
poches de surdopage. On pourrait presque dire que pour les pMOS celles-ci
seraient un peu surdosées car elles entraînent un fort RSCE même aux plus
faibles longueurs de grille.
baisse de la mobilité à bas champ de plus d’un facteur cinq pour les nMOS et
pour les pMOS.
• Le lot « HKC» présente une baisse de la valeur des résistances d’accès source et
drain par rapport au lot précédent « MDX » grâce au passage au Siliciure de
Nickel pour siliciurer les accès source et drain.
• Une saturation de la vitesse de dérive des porteurs à la source a été mesurée pour
les dispositifs les plus courts nMOS comme pMOS mettant en évidence une
limitation intrinsèque des transistors MOS ultra courts similaire à celle constatée
pour les deux lots précédents « GRI » et « MDX ».
En résumé, le lot « HKC » permet une avancée importante pour la miniaturisation des
transistors MOS mais avec une apparition de quelques problèmes.
II.2.3 d) : Comparaison des lots « GRI », « MDX » et « HKC »
Commençons par la tenue aux effets de canaux courts des transistors, notamment sur la
tension de seuil.
40 250
30 nMOS 200 pMOS

20
150 Lot «GRI»
10
100 Lot «MDX»
0
Lot «HKC»
50
-10 Lot «GRI»
-20 Lot «MDX» 0
-30 Lot «HKC» -50
-40
-100
0,01 0,1 1 10
0,01 0,1 1 10
long (L=10µm) pour une batterie à source et grille communes de transistors nMOS (a) (resp. pMOS (b))
pour les trois lots « GRI », « MDX » et « HKC ».
Tout d’abord pour les nMOS, la figure 51 a) montre une très bonne tenue de la tension
de seuil avec la réduction de la longueur de grille quelque soit le lot. Pour les pMOS, la figure
51 b) montre aussi une bonne tenue de la tension de seuil avec la réduction de la longueur de
grille mais suggère aussi que la dose de poches de surdopage implantée est peut être un peu
trop élevée surtout pour le lot HKC (qui de plus utilise un autre type de dopant) entraînant une
augmentation de la tension de seuil avec la réduction de la longueur de grille (RSCE).
109
100 100
90 90
80 80
S (mV/decade)
S (mV/decade)
70 70
60 60
50 50
40 nMOS 40 pMOS
Lot «GRI» Lot «GRI»
30 30
20 Lot «MDX» Lot «MDX»
20
10 Lot «HKC» Lot «HKC»
10
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 52 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie à source
et grille communes de transistors nMOS et pMOS pour les trois lots « GRI », « MDX » et « HKC ».
La figure 52 nous informe que la pente sous le seuil n’est pas dégradée lorsqu’on passe
d’une génération à l’autre, nous pouvons même dire que le lot le plus avancé (« HKC »)
présente une amélioration de la pente sous le seuil surtout pour les transistors très courts
(L<0,1µm).
-2
R sd (Ω.µm) θ 2 moyen (V )
lots nMOS pMOS nMOS pMOS
"GRI" 560 850 0,114 0,026
"MDX" 220 420 0,026 0,007
"HKC" 110 230 0,06 0,019
Tableau 9 : Valeurs de la résistance série source-drain et du second facteur d’atténuation de mobilité
pour une batterie à source et grille communes de transistors nMOS et pMOS pour les trois lots
« GRI », « MDX » et « HKC ».
Pour ce qui est des résistances d’accès, à chaque génération, elles se sont trouvées être
diminuées fortement (voir tableau 9) signe d’une meilleure siliciuration lors du passage d’une
génération à l’autre. Le fait d’être passé au NiSi au lieu du CoSi2 pour le lot « HKC » semble
donc permettre aussi une baisse des résistances d’accès. Pour le second facteur d’atténuation
de mobilité, nous avons reporté sur le tableau 9 sa valeur moyenne pour chaque génération.
Cela nous montre une amélioration de l’interface Si/SiO2 lors du passage du lot « GRI » au lot
« MDX ». Pour le passage du lot « MDX » au lot « HKC » une légère dégradation est
constatée bien que le fait d’avoir utilisé trois sous-batteries au lieu d’une pour le lot « HKC »
peut nuancer un peu ce résultat. Néanmoins, il a été montré [Emrani ’93] que selon le type de
nitruration de l’oxyde de grille, nous pouvons obtenir une variation significative des valeurs
du second facteur d’atténuation de mobilité.
Pour ce qui est de la longueur de grille effective, nous avons vu précédemment que la
méthode classique n’était pas adéquate. Pour s’en convaincre nous avions décidé de regarder
la variation de la mobilité à bas champ pour chaque lot.
110
Rapport des mobilités à bas champ 1,2 1,2

1 1
0,8 0,8
0,6 nMOS 0,6 pMOS

0,4 Lot «GRI» 0,4 Lot «GRI»
Lot «MDX» Lot «MDX»
0,2 0,2
Lot «HKC» Lot «HKC»
0 0
0,01 0,1 1 10 0,01 0,1 1 10
pMOS (b)) pour les trois lots « GRI », « MDX » et « HKC ».
La figure 53 montre qu’en passant d’une génération à l’autre, la dégradation de la
mobilité à bas champ s’aggrave, due à l’augmentation progressive des doses et des énergies
d’implantation des poches de surdopage qui créent des défauts et/ou augmentent
progressivement le dopage canal moyen, nuisant ainsi à la mobilité à bas champ des
transistors ultracourts.
Au vu de la forte dégradation de la mobilité à bas champ pour le lot « HKC », il est
logique de se demander si le courant de drain en forte inversion pour les transistors courts de
ce lot est plus faible que ceux des deux lots précédents de longueur de grille équivalente et à
une différence entre la tension de grille et de drain équivalente. Plaçons nous à 1V au dessus
de la tension de seuil, toujours à Vd=10mV pour être en régime ohmique, et comparons les
valeurs des courants de drain de chaque transistor.
3,00E-04
3.10-4
Courant de drain à |Vg-Vt|=1V (A)
Courant de drain à |Vg-Vt|=1V (A)
1,40E-04
1,4.10-5
nMOS pMOS
2,50E-04
2,5.10-4
1,20E-04
1,2.10-5
Lot «GRI» Lot «GRI»
2,00E-04
2.10-4 1,00E-04
1.10-4
Lot «MDX» Lot «MDX»
1,50E-04
1,5.10-4 8,00E-05
8.10-5
Loi en 1/L 6,00E-05
6.10-5
1,00E-04 1.10-4 Loi en 1/L
4,00E-05
4.10-5
5,00E-05
5.10-5
2,00E-05
2.10-5
0,00E+00
0
0,00E+00
0
0,01 0,1 1 10
0,01 0,1 1 10
Figure 54 : Courant de drain à |Vg-Vt|=1V et Vd=10mV en fonction de la longueur de grille pour une
batterie à source et grille communes de transistors nMOS et pMOS pour les trois lots « GRI », « MDX » et
« HKC ».
Sur la figure 54, nous remarquons que le passage du lot « GRI » au lot « MDX » a été
bénéfique au courant de drain pour les nMOS comme pour les pMOS. Cela est dû la baisse
significative de la résistance série source-drain, et comme la baisse de mobilité à bas champ
est juste un peu supérieure à celle du lot « GRI », au final, la mobilité effective est meilleure,
donc le Ilin. Par contre, lorsqu’on passe du lot « MDX » au lot « HKC », la baisse mesurée de
la résistance série source-drain n’est pas suffisante pour compenser la baisse de la mobilité à
bas champ, ce qui se traduit par une dégradation du courant de drain qui revient à des valeurs
proches du lot « GRI ». De plus, la figure 54 confirme ce que nous avions remarqué au
paragraphe II.2.3 c), c'est-à-dire que pour le lot HKC, il y a une saturation du courant de drain
pour les transistors les plus courts.
111
Pour finir, comparons les vitesses de dérive des trois lots toujours à |Vg|=1,2V et 1,3 V :
5,00E+06
5.106 3,00E+06
3.106

nMOS pMOS
4,00E+06
4.106
Lot «GRI» 2,00E+06

2.106
Lot «GRI»
3,00E+06
3.106 Lot «MDX» Lot «MDX»
2,00E+06
2.106
Loi en 1/L 1,00E+06
1.106 Loi en 1/L
1,00E+06
1.106
Vd = 1,5V Vd = -1,5V
0,00E+00
0 0,00E+00
0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 55 : Maximum de la vitesse de dérive en fonction de la longueur de grille pour une batterie à
source et grille communes de transistors nMOS et pMOS pour les trois lots « GRI », « MDX » et
« HKC ».
Pour les nMOS, la figure 55 a) nous montre une quasi-parfaite équivalence des valeurs
trouvées pour le maximum de la vitesse de dérive pour les trois lots « GRI », « MDX » et
« HKC » donnant chacun une saturation aux faibles longueurs de grille autours de 4.106 cm.s-
1
. Nous observons donc bien une limitation intrinsèque des dispositifs nMOS. Pour les pMOS,
la concordance est aussi bonne mais seulement pour les deux premiers lots « GRI » et
« MDX ». Par contre, le lot « HKC » présente une saturation plus importante. Cela est peut-
être dû en partie à la non équivalence des conditions de polarisations en Vg-Vt due au fort
RSCE constaté sur les pMOS du lot « HKC » (voir § II.2.3 c)). Mais on peut mettre aussi en
cause le changement de la nature chimique des implants utilisés pour les poches de surdopage,
c'est-à-dire l’Arsenic au lieu du Phosphore pour les deux premiers lots. En effet, les poches
étant situées près de la source et du drain, la vitesse de dérive des porteurs à la source pourrait
dépendre du type de poches utilisées.
Résumons ici les principaux résultats obtenus en comparant les trois générations de
transistors :
• Les différentes générations de transistors présentent une très bonne tenue aux
effets de canaux courts notamment en ce qui concerne la tension de seuil. Pour
obtenir ce résultat, il a fallu à chaque génération augmenter le dopage et la dose
d’implantation des poches de surdopage, voire changer de type d’implants pour
les pMOS de dernière génération.
• Les différentes générations de transistors présentent une très bonne tenue aux
effets de canaux courts notamment en ce qui concerne la pente sous le seuil.
Ceci couplé à la bonne tenue de la tension de seuil garanti une bonne valeur du
courant à l’état « off », garantissant une faible consommation des transistors
pour chaque génération.
• Mais l’augmentation des doses et énergies d’implantation est susceptible de
générer des défauts et/ou une élévation du dopage canal moyen des transistors
les plus courts induisant une baisse de la mobilité à bas champ de plus en plus
forte à chaque génération.
• Par contre, les résistances d’accès ont pu être réduites à chaque génération grâce
à une meilleure siliciuration des zones HDD source et drain, et grâce aussi au
changement de métal utilisé pour ce qui est de la dernière génération de
transistors.
• Une saturation de la vitesse de dérive des porteurs à la source identique pour les
trois générations de transistors a été mesurée pour les dispositifs les plus courts
mettant en évidence une limitation intrinsèque des transistors MOS.
112
Au final, grâce à la méthode permettant de corriger le courant de drain des fuites vers la
grille, nous avons pu extraire correctement les paramètres électriques de trois générations de
transistors MOS pointant ainsi les améliorations et les problèmes de ces dispositifs.
Néanmoins certains points restent à éclaircir, notamment en ce qui concerne la longueur de
grille effective et la mobilité à bas champ, il faudrait pouvoir extraire ces deux paramètres
indépendamment l’un de l’autre. C’est ce que nous nous attacherons à faire au chapitre
suivant. Pour l’heure, passons aux deux autres architectures de transistors MOS que nous
avons étudié.
II.3 : Transistors ultracourts nMOS Si:C

Pour les transistors nMOS, l’élément très majoritairement utilisé pour doper le substrat
est le Bore (B). Un des problèmes liés à l’utilisation de cet élément est sa faible masse qui
provoque une forte diffusion de atomes après leur implantation. Ainsi, le profil de dopage en
profondeur devient non-rétrograde. Or les effets de canaux courts, notamment sur la tension
de seuil, seraient nettement diminués s’il l’on pouvait avoir un profil rétrograde. De récents
travaux [Alieu ’98, Ngau’2001] ont été menés pour résoudre ce problème et la principale
solution trouvée est d’avoir en faible profondeur dans le substrat une couche enterrée de
Silicium à laquelle on a incorporé du Carbone et où les atomes de Carbone seraient placés en
sites substitutionnels des atomes de Silicium afin de bloquer la diffusion des atomes de Bore
implantés pour doper le substrat. Ainsi grâce à une couche enterrée Si:C nous pourrions
garantir une baisse des effets de canaux courts notamment une meilleure tenue de la tension
de seuil aux faibles longueurs de grille tout en évitant de devoir doper fortement le canal. Or
un dopage moins important signifie une meilleure mobilité donc un meilleur transport. De
plus cette couche limiterait la remontée d’atomes de Bore après l’implantation des poches
(initialement sous cette couche Si:C) qui dégradent elles aussi la mobilité. De plus, la couche
de Si:C étant mise en tension on pourrait s’attendre que la mobilité des électrons s’en trouve
améliorée (voir Annexe C). Cette solution serait une alternative au fort dopage canal et aux
poches de surdopage très dosées et fortement implantées, améliorant le transport tout en
gardant un bon contrôle des effets de canaux courts.
Au départ l’utilisation de Carbone pour bloquer la diffusion du Bore a été imaginée pour
les bases à hétérojonction Silicium-Germanium de transistors bipolaires [Rücker ’99] puis a
été étendue aux nMOSFETs [Ellis-Monaghan ’2001]. Cette architecture a été récemment
développée par le CEA-Leti [Ernst’2002] avec une avancée technologique qui est l’épitaxie
de la couche Si:C qui permet de mieux placer les atomes de Carbone en sites substitutionnels
qu’avec une simple implantation [Ellis-Monaghan ’2001]. Une collaboration a été menée avec
le CEA-Leti pour étudier le transport électrique canaux courts dans ce type de dispositifs en
fonction de leurs différents paramètres technologiques (pourcentage de Carbone, profondeur
et épaisseur de la couche enterrée Si:C …etc). Ce paragraphe est donc une présentation des
principaux résultats obtenus sur ces dispositifs via l’extraction de paramètres basée sur des
mesures courant – tension en utilisant la méthode « Fonction Y ».
Nous avons eu à notre disposition successivement deux lots de transistors nMOS Si:C
que l’on nommera par la suite A et B. Pour chaque lot, nous avons choisi une série de plaques
avec plusieurs variantes technologiques afin de tester l’influence de quelques paramètres
113
technologiques sur la variation des paramètres électriques clefs avec la miniaturisation des
dispositifs. Le lot A fut le tout premier lot sorti avec cette technologie au CEA, et le lot B a
été lancé pour étudier principalement les forts pourcentages de Carbone.
II.3.1 a) : Description des transistors du lot « A »
La couche non dopée de Si:C a été obtenue par RPCVD (Reduce Pressure Chemical
Vapor Deposition) [Hartmann ’2002]. L’étape d’épitaxie a été introduite dans un procédé
standard CMOS après l’isolation, la réalisation du caisson N et l’implantation d’ajustement de
la tension de seuil. La structure finale est représentée sur la figure 56.
Si cap
Boron implants Si:C channel
Si buffer
VT adjust VT adjust VT adjust
N well N well N well

Isolation + Channel stack Standard MOS
Pre-implants Deposit process
Figure 56 : Etapes technologiques pour le canal d’un transistor nMOS Si:C [Ernst ’2002].
L’empilement des couches épitaxièes de ce type de transistor est composé de trois
couches non-dopées (voir figure 56) :
• Une couche tampon Silicium (Si buffer) nécessaire afin de garantir une bonne
épitaxie de la couche Si:C.
• Une couche Silicium avec du Carbone implanté (Si:C) de 3nm à 10nm
d’épaisseur avec une pourcentage de Carbone de 0,6% ou 1%.
• Une couche d’encapsulation Silicium (Si cap) de 3nm à 7nm d’épaisseur afin de
garantir une croissance de l’oxyde de grille (SiO2) de haute qualité de 2nm
d’épaisseur. Cette couche se réduit d’environ 1nm après oxydation.
L’épaisseur totale des trois couches reste toujours la même quelque soit la plaque, c'est-
à-dire 23nm. Une valeur faible de rugosité de surface a été mesurée par AFM à 0,9±0,1Å pour
toutes les plaques. La stabilité de la couche Si:C aux différentes étapes de recuit lors du
procédé CMOS a été vérifié par XRD. Les dispositifs courts (jusqu’à 50nm) avec des
espaceurs de 25nm ont été réalisés grâce à une lithographie hybride DUV et e-beam pour ce
qui est de la définition de la grille. Les poches de surdopage ont été optimisées pour réduire
les effets de canaux courts. Grâce à des mesures SIMS sur le profil de Bore faites à la fin du
procédé CMOS, il a été mesuré que l’ajout de la couche Si:C permet de supprimer l’effet
OED (oxidation-enhanced diffusion) conformément à ce qu’on l’on attendait [Ban ’97]. De
même, seule une très faible concentration de Bore a été mesurée à l’interface Si/SiO2.
Pour information, les figures représentant les mesures évoquées ci-dessus sont
disponibles dans la référence [Ernst’2002].
114
Si-poly
2 nm SiO2
2 nm Si
7 nm Si:C à 1,4%
Figure 57 : Photo TEM pour un transistor nMOS Si:C ultracourt du lot B (a) et zoom en haute
résolution sur le canal du transistor (b) [Ernst ’2003].
La figure 57 a) montre une photo TEM d’un transistor nMOS Si:C du lot B mais
comme les deux technologies sont proches, cette photo peut aussi illustrer les transistors du
lot A. Sur le zoom sur le canal (voir figure 57 b)) nous apercevons les couches épitaxiées Si:C
et Si cap ainsi que l’oxyde de grille montrant une bonne ségrégation et une bonne qualité de
ces différentes couches.
II.3.1 b) : Description des transistors du lot « B »
Le lot B utilise le même procédé que le lot A décrit au paragraphe précédent (voir §
II.3.1 a)) avec toutefois quelques améliorations et avancées technologiques [Ernst ’2003] :
• L’épaisseur de l’oxyde de grille a été réduite à 15Å.
• Le pourcentage maximal de Carbone passe à 1,4%, en fait il y a trois valeurs
possibles de pourcentage de Carbone : 0,3%, 1,1% et 1,4%
• La température de croissance de la couche Si:C est réduite passant de 600°C à
550°C afin de diminuer le pourcentage d’atomes de Carbone se plaçant en site
interstitiel.
• L’épaisseur totale des couches épitaxiées a été réduite à 20nm.
• L’épaisseur de la couche d’encapsulation peut avoir trois valeurs : 2nm, 3nm et
7nm, ce qui donne après oxydation des épaisseurs de : 1nm, 2nm et 6nm
Le fait de vouloir diminuer la quantité d’atomes de carbone en site interstitiel est motivé
par le fait que ces atomes dégradent le transport électrique en migrant dans la couche
d’encapsulation où se trouve le canal, ceci via des interactions coulombiennes avec les
électrons mais aussi en formant des conglomérats ou bien encore en diffusant vers l’oxyde de
grille, ce qui a pour conséquence la dégradation de l’interface Si/SiO2 donc plus de piégeage
pour les électrons du canal.
En comparant avec le lot A, on se rend bien compte que le lot B est là pour étudier les
avantages et inconvénients d’un fort pourcentage de Carbone.
II.3.1 c) : Récapitulatif
Deux lots de technologie similaire « A » et « B » ont été à notre disposition. Le lot

« B » représente une avancée par rapport au lot « A » sur certains points clefs technologiques.
L’étude a été menée principalement sur des transistors en batterie à grille et source commune
de largeurs de grille 10µm et dont les longueurs de grille physiques (mesurées par TEM) sont
données dans le tableau ci-dessous.
115
Lots A et B
batterie isolés
0,04
0,045
0,05
0,055
0,06
0,075
0,105
0,1
0,15
0,175 0,05
0,25 0,075
0,5 0,1
1 10
communes des deux lots « A » et « B ».
Remarquons sur le tableau 10 que le transistor le plus court à une longueur de grille de
40nm or les deux lots ont été optimisés pour une longueur de grille de 50nm. C'est-à-dire que
la décision a été prise d’essayer de pousser un peu plus loin la réduction de la longueur de
grille en sachant que le but à atteindre restait 50nm. Or la suite de ce paragraphe montrera que
en général les deux transistors plus courts (L=45nm et 40nm) présentent de bonnes
caractéristiques ce qui est une bonne surprise (voir figure 58). Donc nous inclurons ces
transistors dans notre étude.
données aussi dans le tableau 10. Pour les transistors isolés, le jeu de longueurs de grille est
plus restreint. Par la suite nous appellerons ces valeurs de longueurs de grille physiques tout
d’extraction.
pour l’étude du lot le plus ancien (lot A). Bien sûr, une comparaison sera faite à la suite entre
les deux générations de transistors.
Nous présenterons dans ce paragraphe les principaux résultats des extractions de

paramètres faites sur les deux lots de transistors nMOS Si:C utilisant la méthode Fonction Y
classique ainsi que certaines améliorations de cette méthode présentées pour les dispositifs
CMOS ultracourts et à oxyde ultrafin au début de ce chapitre (voir § II.2.2).
II.3.2 a) : Principaux résultats sur le lot A [Romanjek ’2003a]
Nous avons utilisé un jeu de plaques dont les caractéristiques sont listées ci-dessous :
Si buffer Si:C Si cap
n°1 sans épitaxie 10nm 10nm 0% 3nm
n°2 avec épitaxie 10nm 10nm 0% 3nm
n°5 avec épitaxie 10nm 10nm 0,60% 3nm
Tableau 11 : Valeurs des paramètres technologiques pour les plaques choisies du lot A.
116
Avec le jeu de plaques listé dans le tableau 11, nous pouvons étudier séparément
l’impact de plusieurs paramètres des transistors nMOS Si:C sur le transport électrique dans les
canaux courts. Précisons que toutes les plaques utilisées ont des poches de surdopage
implantées près de la source et du drain sous la couche Si:C.
Tout d’abord, pour ce qui est des caractéristiques Id-Vg des batteries de transistors à
grille et source communes mesurées sur les différentes plaques, nous avons décidé de les
mettre dans l’annexe A et de ne montrer ici que le résultat pour deux plaques significatives.
Une remarque doit être faite au préalable, nous avons décidé d’appliquer la méthode de
correction du courant de drain des fuites vers la grille bien qu’avec un oxyde de grille de
2,2nm pour ces dispositifs le courant de grille soit plusieurs décades en dessous des courants
de drains de nos dispositifs. Pour ces dispositifs la correction est vraiment mineure mais il
nous a semblé que par souci de cohérence il nous fallait la faire quand même.
1.10
10
−3
-3 3
1 .10
1.24 ×10
1,4.10
1.4 .10 -4
−4
4
Si référence avec épitaxie Si référence avec épitaxie

1.10 -4 4
1 .10
1,2.10
1.2 .10
-44

L=40nm
1.10 -5 5
1 .10 L=40nm
L=1µm 1.10
1 .10 -4
4
1.10 -6 6
1 .10
8.10
8 .10 -5
5
1.10 -7
Id10 1 .10
7
Id10
6.10
6 .10 -5
5
1.10 -8 8
1 .10
1.10 -9 9
1 .10 4.10
4 .10 -5
5
1.10
1 .10
-10
10
2.10
2 .10
-55
1.10
− 11
10 1 .10
-11
11 L=1µm
− 11
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1
1 1,2
1.2 10 0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
− 0.5 Vg 1.3
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
1.10
10
−3
1 .-3
10
3
1.126 ×10
1,2.10
1.2 .10 -4
−4
4
Si:C 17nm/3nm à 1%/3nm Si:C 17nm/3nm à 1%/3nm

1.101 .-4
10
4
1.10
1 .10 -4
L=40nm
1.101 .-5
10
5 L=40nm
L=1µm
8.10
8 .10 -5
5
1.101 .-6
10
6
1.10
Is10 1 .-7
10
7
Is10 6.10
6 .10 -5
5
1.101 .-8
8
10
4.10
4 .10 -5
5
1.101 .-9
10
9
2.10
2 .10 -5
5
1.10 -101 0
1 .10
− 11
L=1µm
1.10
10 1 .10-11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
− 11
0 0.4 0.2
− 0.5 - 0,4 - 0,2 0 0,2 0,4
Vg 0,6 0,8 1 1,2 1.3 − 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3

Figure 58 : Courant de drain en fonction de la longueur de grille à Vd=10mV en échelle logarithmique et
linéaire pour les batteries à source et grille communes des transistors nMOS Si:C du lot A pour la plaque
référence avec épitaxie ((a) et (b)) et la plaque Si:C 17nm/3nm à 1%/3nm ((c) et (d)).
Sur la figure 58, nous avons choisi de représenter les caractéristiques Id-Vg d’une plaque
référence Silicium, mais avec épitaxie pour être dans les mêmes conditions que les plaques
Si:C, et une des plaques Si:C avec un cap de 3nm, une couche Si:C de 3nm à 1% de Carbone
et une couche tampon de 17nm. Pour ce qui est de la plaque référence, nous notons de bonnes
caractéristiques jusqu’aux plus faibles longueurs de grille avec toutefois une augmentation du
décalage en tension de seuil et une légère détérioration de la pente sous les seuil. Pour ce qui
est des transistors Si:C, à partir de 6nm d’épaisseur pour la couche Si:C apparaît un courant de
fuite constant sous le seuil à des valeurs de quelques dixièmes de microampères (voir Annexe
A). Cette fuite est due à la non sélectivité de l’épitaxie de la couche Si:C qui crée un contact
électrique latéral direct entre la source et le drain. Bien sur, cette fuite est très gênante pour le
courant Ioff mais pour nous qui étudions les effets de canaux courts sur le transport en forte
inversion, cela ne nous gêne pas lors de l’extraction des paramètres (hormis la pente sous le
117
seuil et le DIBL). Remarquons tout de même que les transistors Si:C avec seulement 3nm
d’épaisseur de couche Si:C ne présentent pas cette fuite source – drain (voir figure 58 c) et
d)). Donc on peut s’attendre pour cette plaque à des caractéristiques électriques proches de la
plaque de référence avec épitaxie.
Commençons par l’étude de la tension de seuil. Or c’est justement l’effet de la couche
Si:C sur ce paramètre qui est la première motivation de la fabrication de ces dispositifs. Donc
nous étudierons en détail les résultats sur ce paramètre.
150
100
50
-50
Si sans épitaxie
-100 Si avec épitaxie
Si:C 17nm/3nm à 1%
-150
Si:C 10nm/10nm à 1%
Si:C 10nm/10nm à 0,6%
-200
Si:C 14nm/6nm à 1%
-250
0,01 0,1 1
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot A pour les
plaques présentées dans le tableau 13.
Pour étudier la tenue de la tension de seuil aux effets de canaux courts de nos
dispositifs, nous avons décidé de représenter le décalage en tension de seuil de chaque
transistor par rapport au transistor le plus long (L=1µm). Pour information, les valeurs des
tensions de seuil des transistors de 1µm de longueur de grille pour les différentes plaques sont
listées dans le tableau 12 ci-dessous :
V t (L=1µm) en V
Si sans épitaxie 0,679
Si avec épitaxie 0,528
Si:C 10nm/3nm à 1% 0,505
Si:C 10nm/10nm à 1% 0,453
Si:C 10nm/10nm à 0,6% 0,539
Si:C 10nm/6nm à 1% 0,478
Tableau 12 : Valeurs de la tension de seuil pour le transistor de 1µm de longueur de grille pour les
plaques choisies du lot A.
Remarquons que pour la figure 59 et pour le tableau 12 nous avons choisi de nommer
les plaques en fonction de leurs caractéristiques technologiques listées dans le tableau 11 mis
à part la taille de la couche de Silicium d’encapsulation qui est de 3nm pour toutes les
plaques. Nous avons ainsi deux plaques références en Silicium qui diffèrent par la réalisation
ou non d’une couche épitaxiée de Silicium de 23nm d’épaisseur ; de même nous avons quatre
plaques Si:C avec un jeu de trois épaisseurs de couches Si:C et de deux pourcentages de
Carbone dans cette couche.
Passons maintenant au commentaire de la Figure 59. Nous remarquons que les deux
plaques de référence présentent un fort effet de canal court aux faibles longueurs de grille
alors que toutes les plaques Si:C (à l’exception notable de la plaque avec 3nm d’épaisseur de
couche Si:C) présentent une très bonne tenue de la tension de seuil avec la réduction de la
longueur de grille, présentant même un léger RSCE. Afin de rendre plus lisible les résultats,
séparons les courbes des transistors de référence de celles des transistors Si:C.
118
Décalage de tension de seuil (mV) 100 150

50
100
0
-50 50
-100 Si sans épitaxie

Si avec épitaxie
0
-150 Si:C 17nm/3nm à 1%
-50 Si:C 10nm/10nm à 1%

-200 Si:C 10nm/10nm à 0,6%
Si:C 14nm/6nm à 1%
-250 -100
0,01 0,1 1 0,01 0,1 1
plaques de référence (a) et les plaques Si:C (b).
Pour ce qui est des plaques références Silicium, la figure 60 a) nous apprend que
l’épitaxie amène une meilleure tenue de la tension de seuil avec la réduction de longueur de
grille due probablement au plus faible dopage canal. La figure 60 a) nous apprend aussi que
dans les deux cas un RSCE est observé aux longueurs de grille moyennes dû à la présence de
poches de surdopage. L’étude précise de ces poches et notamment leur impact sur la tension
de seuil sera menée au paragraphe suivant (voir § II.3.2 b)). Pour l’instant gardons en tête que
les poches de surdopage entraînent un RSCE assez important.
Pour ce qui est des plaques Si:C, si on compare les trois courbes à 1% de Carbone avec
des épaisseurs de couche Si:C variables (voir figure 60 b)), nous en déduisons qu’une
épaisseur de 3nm n’est pas suffisante pour éliminer la baisse de tension de seuil aux faibles
longueurs de grille. Par contre, les courbes avec 6nm et 10nm comme épaisseur de grille sont
quasiment confondues, ce qui signifie que 6nm est une épaisseur suffisante pour éliminer la
baisse de tension de seuil aux faibles longueurs de grille. Ensuite, si on compare les deux
courbes de même épaisseur de couche Si:C (10nm) avec deux pourcentages différents de
Carbone (voir figure 60 b)), nous remarquons que 0,6% de Carbone est suffisant pour bien
éliminer la baisse de tension de seuil aux faibles longueurs de grille même si pour 1% de
Carbone cette limitation est une peu plus prononcée.
En conclusion nous pouvons dire qu’à partir de 6nm d’épaisseur de couche Si:C avec
0,6% de Carbone, la baisse de tension de seuil aux faibles longueurs de grille du au partage de
charge (Charge Sharing) a été éliminée. Donc, la principale motivation de réalisation de ce
type de transistors a été pleinement satisfaite.
Poursuivons maintenant l’étude de ce lot pour les autres paramètres que nous avons
extrait. Commençons par la longueur de grille effective.
∆L (nm)
Si:C 10nm/3nm à 1% 21,2
Si:C 10nm/10nm à 1% 78,1
Si:C 10nm/10nm à 0,6% 151,9
Si:C 10nm/6nm à 1% 88,9
119
Si référence Si:C
L sans épitaxie avec épitaxie 10nm/3nm à 1% 10nm/10nm à 1% 10nm/10nm à 0,6% 10nm/6nm à 1%
0,04 0,051 0,071 0,068 0,112 0,139 0,128
0,045 0,058 0,077 0,068 0,119 0,139 0,128
0,05 0,048 0,074 0,066 0,099 0,143 0,107
0,055 0,063 0,082 0,066 0,107 0,161 0,129
0,06 0,07 0,086 0,075 0,121 0,152 0,133
0,075 0,09 0,109 0,091 0,136 0,181 0,136
0,1 0,127 0,146 0,118 0,175 0,237 0,171
0,15 0,15 0,204 0,175 0,23 0,34 0,242
0,175 0,224 0,239 0,168 0,21 0,352 0,273
0,25 0,32 0,329 0,304 0,343 0,45 0,257
0,5 0,446 0,494 0,465 0,449 0,571 0,472
1 1 1 1 1 1 1
Tableau 13 : Valeurs du décalage de longueur de grille considéré constant et des longueurs de grille
laissées libres pour une batterie à source et grille communes de transistors nMOS Si:C du lot A pour les
Sur le tableau 13 sont présentés les résultats des deux méthodes d’extraction de la
longueur de grille effective présentées au paragraphe I.6.2 d) sur les transistors du lot A.
Commençons par les résultats de la méthode avec un décalage constant (voir tableau 13). Tout
d’abord, quelque soit la plaque le décalage est positif, cela veut dire que la longueur effective
serait supérieure à la longueur de grille physique ce qui est possible tant que ce décalage reste
raisonnable. Or au vu des valeurs obtenues notamment sur les plaques Si:C, ce décalage
semble beaucoup trop grand pour être physiquement acceptable. La même constatation est
faite avec les résultats de la méthode laissant libre le décalage. Par exemple, avec cette
dernière méthode, nous trouvons pour la plaque Si:C 10nm/10nm à 1% une longueur de grille
effective de 112nm pour le transistor le plus court censé avoir une longueur physique de
40nm. Cette différence est à l’évidence trop grande compte tenu du type de lithographie
employée (hybride DUV et e-beam).
Ainsi, comme au paragraphe consacré aux transistors ultracourts et à oxyde ultrafin
(voir § II.2.3), nous venons à douter de l’invariance de la mobilité à bas champ avec la
réduction de la longueur de grille. Appliquons donc la méthode décrite au paragraphe II.2.3 a)
qui consiste à poser Leff=L et ainsi mesurer la mobilité à bas champ pour chaque transistor.
700
Si sans épitaxie
Si avec épitaxie
600
Si:C 17nm/3nm à 1%
500
Si:C 10nm/10nm à 0,6%
Si:C 14nm/6nm à 1%
400
300
200
100
0
0,01 0,1 1
communes de transistors nMOS Si:C du lot A pour les plaques présentées dans le tableau 11.
Les valeurs trouvées par cette méthode sont présentées sur la figure 61. Un résultat
surprenant est la variation importante selon les plaques de la mobilité à bas champ du
transistor long (L=1µm). De plus, une dégradation plus ou moins forte avec la longueur de
120
grille est constatée sur la mobilité à bas champ selon les plaques rendant difficile
l’interprétation de la figure 59. Afin de simplifier les choses, nous avons décider de regarder
d’une part les valeurs des mobilités à bas champ pour le transistor long afin d’étudier l’impact
des différentes technologies sur la mobilité à bas champ ; et d’autre la variation de la mobilité
à bas champ par rapport au transistor long pour regarder uniquement l’impact de la réduction
de la longueur de grille.
2 -1 -1
µ 0 (L=1µm) en cm V s
Si:C 10nm/3nm à 1% 276,9
Si:C 10nm/10nm à 1% 382,0
Si:C 10nm/10nm à 0,6% 585,6
Si:C 10nm/6nm à 1% 600,3
Tableau 14 : Valeurs de la mobilité à bas champ pour le transistor de 1µm de longueur de grille pour les
plaques choisies du lot A.
Sur le tableau 14, nous apercevons que l’épitaxie a permis d’améliorer la mobilité à bas
champ pour le transistor long des plaques de référence. Si on regarde les plaques Si:C à 1% de
Carbone, il est assez difficile d’interpréter les résultats concernant l’impact de l’épaisseur de
la couche Si:C sur la mobilité à bas champ. En effet, une épaisseur de 3nm entraîne une baisse
de la mobilité à bas champ alors qu’une épaisseur de 6nm donne un gain important en
mobilité à bas champ qui n’existe plus si l’on passe à 10nm d’épaisseur. Cela sous-entend
qu’il y a une épaisseur optimale permettant d’avoir le meilleur gain en mobilité. Par contre si
on compare les courbes avec 10nm d’épaisseur de couche Si:C, on se rend compte qu’on
gagne beaucoup en mobilité en baissant le pourcentage de Carbone de 1% à 0,6%. Un fort
pourcentage de Carbone nuirait donc à la mobilité à bas champ.
Ces résultats ne sont pas très simples à interpréter surtout qu’il y a peu de littérature
concernant le transport électrique avec cet empilement de couches. Nous savons qu’une partie
des atomes de Carbone se placent en site interstitiel au lieu d’être en site substitutionnel. Or
ces atomes sont mobiles et par exemple peuvent migrer vers l’oxyde de grille, le dégrader ce
qui aura pour effet de créer des défauts qui peuvent nuire à la mobilité à bas champ. De plus,
ces atomes peuvent former des conglomérats dans la couche d’encapsulation où se trouve le
canal ajoutant ainsi une source de plus de dégradation de la mobilité à bas champ. Nous nous
attendions à ce que ce type de défauts gênent la mobilité à bas champ mais il est tout de même
assez surprenant que pour certaines plaques Si:C, la mobilité à bas champ devienne même
légèrement inférieure à celle des plaques référence en silicium. L’étude de ce type de défauts
et de leur impact sur le transport à néanmoins été étudié et les références [Ducroquet’ 2004a]
et [Weber’2004a], venant d’équipes du CEA-Leti, montrent nombre de résultats mais sur des
lots plus avancés dont le lot B de cette étude. La migration des atomes en site interstitiel y est
étudiée et notamment la dégradation de l’oxyde de grille qui en résulte via des mesures de
densité d’états d’interface.
Passons maintenant aux effets de canaux courts sur la mobilité à bas champ.
121
1,2

1
0,8
0,6
0,4
Si:C 17nm/3nm à 1%
0,2 Si sans épitaxie Si:C 10nm/10nm à 0,6%
Si avec épitaxie Si:C 14nm/6nm à 1%
0
0,01 0,1 1
Figure
transistor long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot
A pour les plaques présentées dans le tableau 11.
La figure 62 nous apprends que mis à part la plaque Si:C de 3nm d’épaisseur de couche
Si:C, toutes les plaques Si:C présentent une forte diminution de la mobilité à bas champ
lorsqu’on réduit la longueur de grille. Afin de rendre plus lisible les résultats, séparons les
courbes des transistors de référence de celles des transistors Si:C.
1,2 1,2
1 1
0,8 0,8
0,6 0,6
Si sans épitaxie
0,4 0,4
Si avec épitaxie Si:C 17nm/3nm à 1%
0,2 0,2 Si:C 10nm/10nm à 0,6%
Si:C 14nm/6nm à 1%
0 0
0,01 0,1 1 0,01 0,1 1
Figure 63 : Valeur de la mobilité à bas champ en fonction de la longueur de grille par rapport au transistor
plaques de référence (a) et les plaques Si:C (b).
Pour ce qui est des transistors de référence la figure 63 a) nous apprend que l’épitaxie
entraîne une baisse légèrement plus importante de la mobilité à bas champ pour les faibles
longueurs de grille. La baisse constatée pour les transistors référence des deux plaques est due
aux poches de surdopage implantées près de la source et du drain comme nous le verrons au
paragraphe suivant (voir § II.3.2 b)). Pour l’instant gardons en tête que les poches de
surdopage entraînent une baisse de l’ordre de 20 à 30% de la mobilité à bas champ pour les
transistors sub-0,1µm par rapport au transistor long (L=1µm). Pour ce qui est des transistors
Si:C (voir figure 63 b)), la baisse est nettement plus importante, elle atteint environ 60% à
70%, mis à part pour la plaque Si:C de 3nm d’épaisseur de couche Si:C qui donne un résultat
similaire aux transistors de référence. Les courbes à 1% de Carbone avec 6nm et 10nm
d’épaisseur de couche Si:C sont quasiment confondues, ce qui signifie que déjà avec 6nm
d’épaisseur nous avons une aggravation de la baisse de mobilité à bas champ. Si on compare
les courbes avec 10nm d’épaisseur de couche Si:C, nous nous apercevons que la baisse est
plus importante avec un pourcentage plus faible de Carbone (0,6% au lieu de 1%). Il n’est pas
122
évident d’en donner la raison physique, une plus forte interaction avec les poches de
surdopage peut être avancée comme explication de ce résultat mais sans garantie.
Au final, nous pouvons tout de même affirmer que l’utilisation de transistors avec une
couche Si:C entraîne un excès de dégradation de mobilité à bas champ lorsqu’on réduit la
longueur de grille par rapport au transistors de référence en Silicium. Donc, il faut arriver à un
compromis entre mobilité et tenue en tension de seuil en optimisant les paramètres
technologiques des transistors Si:C (% de C, épaisseur de couche Si:C … etc).
Passons aux valeurs extraites pour la résistance série source-drain :
R sd (Ω.µm)
Si:C 10nm/3nm à 1% 583,0
Si:C 10nm/10nm à 1% 364,6
Si:C 10nm/10nm à 0,6% 441,7
Si:C 10nm/6nm à 1% 394,1
Tableau 15: Résistance série source – drain pour une batterie à source et grille communes de transistors
nMOS Si:C du lot A pour les plaques présentées dans le tableau 13.
Sur la tableau 15, nous nous apercevons que mis à part pour la plaque Si:C de 3nm
d’épaisseur de couche Si:C qui donne un résultat similaire aux transistors de référence,
l’utilisation de transistors Si:C permet une baisse significative de la résistance série source –
drain. De plus, en regardant les valeurs pour les transistors à 1% de Carbone, nous pouvons
affirmer que plus la couche de Si:C est épaisse, plus la valeur de la résistance série source –
drain est baissée. De même, en regardant les courbes avec 10nm d’épaisseur de couche Si:C,
nous nous apercevons que la baisse est plus importante avec un pourcentage plus fort de
Carbone (1% au lieu de 0,6%). Ceci est une bonne nouvelle pour la mobilité effective en forte
inversion, donc pour le courant de drain en forte inversion. Une explication possible de cette
amélioration serait une différence de solubilité limite de l’Arsenic des zones HDD source et
drain lorsqu’on a une couche Si:C car les zones HDD sont implantées après l’épitaxie de cette
couche Si:C.
Si référence Si:C
L sans épitaxie avec épitaxie 10nm/3nm à 1% 10nm/10nm à 1% 10nm/10nm à 0,6% 10nm/6nm à 1%
0,04 4,98 3,72 2,66 1,81 2,53 2,62
0,045 4,39 3,47 2,66 1,76 2,53 2,62
0,05 5,17 3,54 2,75 2,22 2,39 2,79
0,055 3,93 3,17 2,68 2,07 2,14 2,48
0,06 3,77 3,23 2,48 1,89 2,13 2,26
0,075 2,79 2,57 2,03 1,73 1,85 2,08
0,1 1,93 1,88 1,54 1,39 1,56 1,75
0,15 2,12 1,42 1,17 1,27 1,67 1,51
0,175 1,23 1,23 1,46 1,68 1,53 1,42
0,25 0,96 0,95 0,74 1,07 1,17 1,25
0,5 0,84 0,83 0,55 1,02 1,19 1,17
1 0,56 0,68 0,39 0,80 0,93 0,94
Tableau 16 : Premier facteur d’atténuation de mobilité (/V) pour une batterie à source et grille communes
de transistors nMOS Si:C du lot A pour les plaques présentées dans le tableau 13.
Pour ce qui est des facteurs d’atténuation de mobilité, le tableau 16 montre bien que
pour les transistors ultra courts, comme leur mobilité à bas champ se rejoignent pour toutes
les plaques (voir figure 61), le premier facteur d’atténuation de mobilité sera commandé
principalement par la résistance série source-drain. Nous retrouvons donc les mêmes
conclusions que précédemment si on prend en compte les transistors les plus courts, c'est-à-
dire que les transistors Si:C sont meilleurs que les transistors de référence.
123
-2
θ 2 moyen (V )
Si:C 10nm/3nm à 1% 0,108
Si:C 10nm/10nm à 1% 0,157
Si:C 10nm/10nm à 0,6% 0,093
Si:C 10nm/6nm à 1% 0,157
Tableau 17: Valeur moyenne du second facteur d’atténuation de mobilité pour une batterie à source et
grille communes de transistors nMOS Si:C du lot A pour les plaques présentées dans le tableau 13.
Pour ce qui est du second facteur d’atténuation de mobilité, le tableau 17 montre que
pour les plaques de référence, l’épitaxie permet une baisse significative de la rugosité de
surface. Par contre, les transistors Si:C ont une rugosité de surface plus forte. Si on compare
les valeurs des plaques à 1% de Carbone, on peut deviner une tendance à l’augmentation de
cette rugosité avec l’épaisseur de la couche Si:C, et si on compare les valeurs des plaques de
10nm d’épaisseur de couche Si:C on remarque une augmentation de la rugosité avec le
pourcentage de Carbone. Ceci peut s’expliquer par l’augmentation d’atomes de Carbone en
sites substitutionnels avec la taille de la couche de Si:C et bien sûr avec le pourcentage de
Carbone qui en migrant viennent créer des défauts dans l’oxyde de grille.
Résumons ce que nos mesures nous ont appris sur le lot A :
• Les transistors nMOS Si:C présentent une très bonne tenue aux effets de canaux
courts notamment en ce qui concerne la tension de seuil comparativement aux
transistors de référence. Nous pouvons dire qu’à partir de 6nm d’épaisseur de
couche Si:C avec 0,6% de Carbone, la baisse de tension de seuil aux faibles
longueurs de grille du au partage de charge a été éliminée. Donc, la principale
motivation de réalisation de ce type de transistors a été pleinement satisfaite.
• Mais lors de la réalisation de la couche Si:C des défauts sont soupçonnés d’être
générés induisant une aggravation de la baisse de la mobilité à bas champ même
pour les transistors longs, de plus une plus forte dégradation de la mobilité à bas
champ quand on réduit la longueur de grille est constatée par rapport aux
transistors de référence.
• Une baisse de la résistance source drain a été mesurée pour les transistors Si:C
comparativement aux transistors de référence. Mais une augmentation de la
rugosité de surface a été aussi mesurée pour les transistors Si:C
comparativement aux transistors de référence probablement due à une migration
vers l’oxyde de grille d’atomes de Carbone en site substitutionnel.
Une remarque s’impose ici : comme tous les transistors ont des poches de surdopage,
nous ne pouvons pas séparer les effets uniquement dus à la couche de Si:C de ceux dus aux
poches. Nous avons supposer que comme les transistors de référence avaient les mêmes
poches, les différences de comportement des transistors Si:C par rapport à ceux-ci étaient dus
uniquement à la présence de la couche Si:C. Néanmoins il serait utile de pouvoir regarder en
détail l’effet des poches seul sur les paramètres extraits. Or il se trouve que sur ce lot, trois
plaques ont leurs équivalents sans poches de surdopage implantées. De plus nous disposons
d’une méthode pour éteindre artificiellement les poches de surdopage en polarisant en inverse
le substrat. Voilà pourquoi nous avons décidé de consacrer un paragraphe à part sur l’effet des
poches de surdopage sur les paramètres électriques des transistors.
II.3.2 b) : Effets des poches de surdopage.
Dans ce paragraphe, nous nous attacherons à caractériser l’impact de l’implantation de

poches de surdopage sur les paramètres électriques clefs et leur tenue face à la réduction de la
124
longueur de grille des MOSFETs. Pour cela nous avons dans ce lot A trois plaques ayant leur
équivalent sans poches de surdopage qui sont :
• La plaque Silicium référence sans épitaxie
• La plaque Silicium référence avec épitaxie
• La plaque Si:C avec une couche de 10nm de Si:C à 1% de Carbone
L’idéal aurait été d’avoir les plaques équivalentes pour tout le jeu de plaques du lot A
mais avec juste ces trois plaques nous pouvons tout de même regarder séparément l’impact
des poches et celui de la couche de Si:C.
Commençons par la tension de seuil.

Sans poches de surdopage Avec poches de surdopage
100 100
0 0
-100 -100
-200 -200
Si sans épitaxie Si sans épitaxie

-300 -300
Si avec épitaxie Si avec épitaxie
Si:C 17nm/10nm à 1% Si:C 17nm/10nm à 1%
-400 -400
0,01 0,1 1 0,01 0,1 1
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C des trois plaques
sans poches (a) et avec poches (b).
La figure 64 montre la variation de la tension de seuil pour les trois plaques et leurs
jumelles sans poches. En comparant les figures 64 a) et 64 b) nous constatons une aggravation
de la chute de la tension de seuil avec la diminution de la longueur de grille lorsque l’on n’a
pas implanté de poches de surdopage. Mais les mêmes conclusions qu’au paragraphe
précédent (voir § II.3.2 a)) peuvent être dites en regardant les transistors sans poches de
surdopage (voir la figure 64 a)). C’est à dire que l’épitaxie amène un léger mieux au contrôle
de la tension de seuil et surtout la plaque Si:C a nettement une meilleure tenue aux effets de
canaux courts que les plaques de référence bien que l’on remarque une légère baisse de la
tension de seuil pour les transistor Si:C sub-0,1µm. Or c’est justement cette propriété qui était
recherchée pour ce type de dispositifs. Pour mieux voir l’impact des poches, regardons plaque
par plaque.
100 100
50
Si sans épitaxie Si avec épitaxie
50
0
0
-50
-100 -50
-150 -100
-200
-150
Avec poches Avec poches
-250
Sans poches -200 Sans poches
-300
-350 -250
-400 -300
0,01 0,1 1 0,01 0,1 1
125
150

100
50
-50 Avec poches

Sans poches
-100
-150
0,01 0,1 1
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C pour la plaque Si
sans épitaxie (a), Si avec épitaxie (b) et Si:C 10nm/10nm à1% (c).
Sur la figure 65, apparaît clairement que pour les trois plaques les poches ont un effet
bénéfique sur le contrôle de la tension de seuil aux plus faibles longueurs de grille. Pour la
plaque Si:C nous remarquons qu’une importante partie du RSCE que nous avions
précédemment remarqué est due aux poches mais que la couche Si:C seule permet tout de
même de garantir une très bonne tenue de la tension de seuil au moins jusqu’à 100nm de
longueur de grille.
Afin de tester notre méthode d’extinction artificielle des poches, polarisons en inverse
les transistors avec et sans poches des trois plaques.
200 200

100 100
0 0
-100 -100
-200 -200
Vsub : 0 → -3V
Vsub : 0 → -3V Vsub : 0 → -3V
-300 -300
Vsub : 0 → -3V
-400 -400
-500 -500
Avec poches Avec poches
-600 -600
Sans poches Sans poches
-700 -700
0,01 0,1 1 0,01 0,1 1
200
100
0 Vsub : 0 → -3V
-100
Vsub : 0 → -3V
-200
-300
-400
-500
Avec poches
-600
Sans poches
-700
0,01 0,1 1
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C pour la plaque Si
sans épitaxie (a), Si avec épitaxie (b) et Si:C 10nm/10nm à1% (c) en polarisant ou non le substrat en
inverse.
126
Sur la figure 66, de façon similaire pour les deux plaques référence, le fait de polariser
le substrat en inverse entraîne une baisse plus forte de la tension de seuil aux courtes
longueurs de grille non seulement pour les transistors avec poches mais aussi pour les
transistors sensés être sans poches. Ainsi par exemple, pour la plaque avec épitaxie, si on
regarde attentivement la courbe dVt(L) à polarisation substrat nulle des transistors sans poches
(voir figure 66 b)) on remarque un léger RSCE aux longueurs de grille moyennes. Ce RSCE
est complètement éliminé lorsqu’on polarise le substrat en inverse, la courbe dVt(L) semble
alors n’être gouvernée que par le partage de charge, c'est-à-dire que le décalage en tension est
toujours négatif et décroît fortement avec la longueur de grille (jusqu’à 520mV). Donc il y
aurait comme des « poches naturelles » dans les transistors sans poches implantées. Ceci
s’explique par des défauts que l’on crée lors du processus de fabrication du MOSFET
(notamment l’implantation des zones HDD et LDD) et qui piègent des atomes de Bore venant
du dopage canal près de la source et du drain, entraînant une non-uniformité du dopage le
long du canal avec probablement un surplus de dopage près de la source et du drain. Or ces
zones se comporteront exactement comme des poches de surdopage, entraînant alors une
augmentation de la tension de seuil lorsque l’on va diminuer la longueur de grille (RSCE).
Pour la plaque Si:C, nous retrouvons l’effet de ces « poches naturelles » sur les courbes
dVt(L) des transistors sans poches implantées (voir figure 66 c)) . Au final, si on regarde
l’effet de la couche Si:C « pur », c'est-à-dire sans poches implantées et sans « poches
naturelles », nous trouvons un gain important en tenue de la tension de seuil par rapport aux
transistors de référence dans les mêmes conditions.
Passons maintenant à l’effet des poches sur la mobilité à bas champ.
1,6 1,6
Sans poches de surdopage Avec poches de surdopage

1,4 1,4
1,2 1,2
1 1
0,8 0,8
0,6 0,6
0,4 0,4
Si sans épitaxie Si sans épitaxie
Si avec épitaxie Si avec épitaxie
0,2 0,2
Si:C 17nm/10nm à 1% Si:C 17nm/10nm à 1%
0 0
0,01 0,1 1 0,01 0,1 1
transistor long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C des
trois plaques sans poches (a) et avec poches (b).
Sur la figure 67 b), nous retrouvons le comportement évoqué précédemment (voir §
II.3.2 a)), c'est-à-dire que les transistors Si:C entraînent une baisse plus importante de la
mobilité à bas champ aux faibles longueurs de grille par rapport aux transistors de référence.
La figure 67 a) nous apprend que, sans implantation de poches, la mobilité à bas champ
décroît de façon nettement moindre mais ce sont toujours les transistors Si:C qui enregistrent
la plus forte dégradation. Regardons maintenant l’effet des poches plaque par plaque.
127

1,4
1
1,2
0,8
1
0,8 0,6
0,6
Avec poches 0,4 Avec poches
0,4 Sans poches Sans poches
0,2
0,2
0 0
0,01 0,1 1 0,01 0,1 1
1,2
1
0,8
0,6
0,4 Avec poches

Sans poches
0,2
0
0,01 0,1 1
transistor long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C pour la
plaque Si sans épitaxie (a), Si avec épitaxie (b) et Si:C 10nm/10nm à1% (c).
Sur la figure 68, on s’aperçoit que pour les transistors sans implantation de poches, la
mobilité à bas champ diminue nettement moins, voire devient quasiment constante pour la
référence sans épitaxie. Ce qui n’est pas le cas de la plaque Si:C (voir figure 68 c)) car malgré
un léger mieux lorsqu’il n’y a pas de poches, nous trouvons tout de même une baisse d’un
facteur deux pour le transistor le plus court (L=40nm). Ainsi, comme nous l’avions évoqué au
paragraphe précédent (voir § II.3.2 a)), la présence d’une couche de Si:C dégrade la mobilité à
bas champ.
Il serait aussi intéressant de voir l’effet des « poches naturelles » sur la mobilité à bas
champ.
1,8 1,4

1,6 Vsub : 0 → -3V
1,2
1,4 Vsub : 0 → -3V
1
1,2
Vsub : 0 → -3V
1 Vsub : 0 → -3V 0,8
0,8
0,6
0,6
0,4
0,4
Avec poches 0,2 Avec poches
0,2
Sans poches Sans poches
0 0
0,01 0,1 1 0,01 0,1 1
128
1,2

1
Vsub : 0 → -3V
0,8
0,6
Vsub : 0 → -3V
0,4
0,2
Avec poches
Sans poches
0
0,01 0,1 1
transistor long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C pour la
plaque Si sans épitaxie (a), Si avec épitaxie (b) et Si:C 10nm/10nm à1% (c) en polarisant ou non le
substrat en inverse.
La figure 69 confirme la présence de « poches naturelles » car en polarisant en inverse
les transistors sans poches implantées nous observons un redressement significatif de la
mobilité à bas champ. Pour la plaque Si:C, on remarque que même sans poches implantées et
même en ayant éteint les poches naturelles, nous observons une dégradation, certes faible, de
la mobilité à bas champ aux courtes longueurs de grille. Ceci confirme le diagnostic
préalablement établi (voir § II.3.2 a)) d’une dégradation intrinsèque de la mobilité à bas
champ due à la couche Si:C.
Pour résumer ce que nous avons appris sur l’impact des poches de surdopage
implantées, nous pouvons dire qu’elles sont bien bénéfiques concernant la tenue de la tension
de seuil mais entraînent en parallèle une dégradation de la mobilité à bas champ. De plus,
nous avons diagnostiqué la présence de poches naturelles qui caractérisent la présence de
défauts dans le canal et/ou près de la source et du drain dus au processus de fabrication des
MOSFETs (notamment lors de l’implantation des zones HDD et LDD). Pour finir, nous avons
diagnostiqué une meilleure tenue de la tension de seuil intrinsèque pour les transistors Si:C,
entraînant en parallèle une dégradation de la mobilité à bas champ.
II.3.2 c) : Principaux résultats sur le lot B.
Pour le lot B, nous avons eu accès à un plus grand jeu de plaques (10 au lieu de 6) dont
les caractéristiques sont listées dans le tableau ci-dessous.
Si buffer Si:C Si cap
n°1 sans épitaxie 10nm 7nm 0% / 3nm
n°2 avec épitaxie 10nm 7nm 1,10% 550°C 3nm
Tableau 18 : Valeurs des paramètres technologiques pour les plaques choisies du lot B.
En comparant le tableau 18 au tableau 11, deux paramètres supplémentaires ont été
étudiés sur le lot A par rapport au lot B. Il s’agit de la taille de la couche d’encapsulation et de
la température de croissance de la couche Si:C. Une remarque importante doit être faite ici,
toute les plaques ont des poches de surdopage sauf la plaque n°2. Or nous avons vu
129
précédemment (voir § II.3.2 a) et b)) que les poches de surdopage influent sur nombre de
paramètres notamment la tension de seuil et la mobilité à bas champ. Donc il faudra garder en
tête que la plaque n°2 est sans poches lorsqu’on interprétera les résultats d’extractions de
paramètres. Une autre remarque est le fait que pour ce lot, pour des raisons historiques, le
transistor le plus court considéré est celui avec 45nm de longueur de grille.
2
Concentration de Carbone (at.%)

% total de Carbone
1,5
1.5
500°C
1
550°C
650°C
0,5
0.5
% de Carbone en
site substitutionnel
0
0 0.005 0.01 0.015 0.02
F(SiCH 6 ) / F(SiH 4 )
Figure 70 : Pourcentage de Carbone total et en site substitutionnel en fonction du rapport des flux de
méthylsilane et de silane à différentes températures [Ernst ’2003].
La figure 70 montre que réduire la température de croissance permet de réduire la
proportion d’atomes de carbone implantés se plaçant en site interstitiel [Ernst ’2003 ;
Ducroquet ’2004a] qui en migrant sont responsables de défauts nuisant au transport électrique
des transistors Si:C. Ainsi nous nous attendons à ce que les électrons des transistors ayant une
couche de Si:C fabriquée à plus basse température aient un meilleur transport dans le canal.
Afin de ne pas faire trop de répétitions par rapport à l’étude du lot A, seront montrés
dans ce paragraphe les différences de comportement et les analyses supplémentaires que nous
avons menées sur ce lot par rapport au lot A.
Tout d’abord, pour ce qui est des caractéristiques Id-Vg des batteries de transistors à
grille et source commune mesurées sur les différentes plaques, nous avons décidé de les
mettre dans l’annexe B et de ne montrer ici que le résultat pour deux plaques significatives.
Une remarque doit être faite au préalable, nous avons décidé d’appliquer la méthode de
correction du courant de drain des fuites vers la grille car l’épaisseur d’oxyde étant de 1,5nm,
le courant de grille commence à influencer légèrement le courant de drain des transistors en
batterie, surtout pour les transistors les plus longs.
1.471 ×10
1.10
−4
-3 3
1 .10
1.471 ×10
1,6.10
1.6 .10 -4
−4
4
Si référence sans épitaxie Si référence sans épitaxie

1.10 -4 4
1 .10 1,4.10
1.4 .10 -4
4
L=45nm
1.10 -5 5
1 .10 1,2.10
1.2 .10 -4
4 L=45nm
L=1µm
1.10 -6 6
1 .10 1.10
1 .10 -4
4
1.10 -7
Id10 1 .10
7
Id10 8.10
8 .10 -5
5
1.10 -8 8
1 .10 6.10
6 .10 -5
5
1.10 -9 9
1 .10 4.10
4 .10 -5
5
1.10
1 .10
-10
10
2.10
2 .10 -5
5
L=1µm
1.10
10 1 .10-11
− 11 11 10
− 11
0 0.4 0.2
− 0.5
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2 0,4
Vg
0.4
0,6
0.6 0.8
0,8
1
1
1.2
1,2 1.3 − 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3
130
1.452 ×10
1.10
−4
-3 3
1 .10
1.452 ×10
1,6.10
1.6 .10-4
−4
4
Si:C 14nm/3nm à 1,4% à 550°C/3nm Si:C 14nm/3nm à 1,4% à 550°C/3nm

1.10 -4 4
1 .10 1,4.10
1.4 .10-4
4
L=45nm

1.10 -5 5
1 .10 L=1µm 1,2.10
1.2 .10-4
4 L=45nm
1.10 -6 6
1 .10 1.10
1 .10-4
4
1.10 -7
Id10 1 .10
7
8.10
Id108 .10-5
5
1.10 -8 8
1 .10 6.10
6 .10-5
5
1.10 -9 9
1 .10
4.10
4 .10-5
5
1.10
1 .10
-10
10
2.10
2 .10-5
5
L=1µm
1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
0
− 11
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
0.4
- 0,4
0.2
- 0,2 0
0 0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1
1
1.2
1,2
− 0.5 Vg 1.3

linéaire pour les batteries à source et grille communes des transistors nMOS Si:C du lot A pour la plaque
référence sans épitaxie ((a) et (b)) et la plaque Si:C 14nm/3nm à 1,4% à 550°C/3nm ((c) et(d)).
La figure 71 montre, comme pour le lot A (voir Annexe A), un fort effet de canal court
sur la tension de seuil ainsi qu’une forte dégradation de la pente sous le seuil pour la plaque
référence sans épitaxie. Cela est dû au fait que le canal est peu dopé. Pour la plaque Si:C
choisie on aperçoit une fuite source – drain due à une épitaxie de la couche Si:C non –
sélective. Comme pour le lot A, cette fuite n’est pas présente pour les transistors Si:C avec
une couche Si:C de 3nm d’épaisseur (voir Annexe A). Mais on remarque aussi sur l’annexe B
que cette fuite n’existe pas pour les transistors de la plaque de 2nm d’épaisseur de couche
d’encapsulation avec 0,3% de Carbone dans la couche Si:C de 7nm d’épaisseur alors que cette
fuite existe pour la plaque équivalente mais avec 1,4% de Carbone. Cela veut dire que 1,4%
de Carbone est une dose suffisante pour attirer les porteurs dans la couche Si:C et comme la
couche d’encapsulation ne fait que 1nm (après oxydation) une partie du courant se retrouve
dans la couche Si:C. Mais si on a que 0,3% de Carbone le courant reste principalement dans la
couche d’encapsulation et l’on a alors pas cette fameuse fuite source – drain.
Commençons par analyser la variation de tension de seuil :
100
50
0
-50
Si sans épitaxie
-100
Si:C 10nm/7nm 1,1% 550°C/3nm
-150 Si:C 10nm/7nm 1,1% 600°C/3nm
Si:C 14nm/3nm 1,1% 550°C/3nm

-200
Si:C 14nm/3nm 1,1% 600°C/3nm
-250 Si:C 10nm/7nm 1,4% 550°C/3nm

Si:C 11nm/7nm 1,4% 550°C/2nm
-300
Si:C 14nm/3nm 1,4% 550°C/3nm
-350 Si:C 6nm/7nm 0,3% 600°C/7nm
Si:C 11nm/7nm 0,3% 600°C/2nm

-400
0,01 0,1 1
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot B pour les
Au vu du nombre important de plaques étudiées, la figure 72 est assez difficile à lire si
on veut regarder un à un l’effet des différents paramètres technologiques. Nous pouvons dire
tout de même que toutes les plaques Si:C ont une meilleure tenue de la tension de seuil que la
plaque de référence. Pour information, les valeurs des tensions de seuil des transistors de 1µm
de longueur de grille pour les différentes plaques sont listées dans le tableau 19 ci-dessous :
131
V t (L=1µm) en V
Si:C 10nm/7nm à 1,1% à 550°C/3nm 0,41
Si:C 10nm/7nm à 1,1% à 600°C/3nm 0,421
Si:C 14nm/3nm à 1,1% à 550°C/3nm 0,414
Si:C 14nm/3nm à 1,1% à 600°C/3nm 0,431
Si:C 10nm/7nm à 1,4% à 550°C/3nm 0,396
Si:C 11nm/7nm à 1,4% à 600°C/2nm 0,385
Si:C 14nm/3nm à 1,4% à 550°C/3nm 0,383
Si:C 6nm/7nm à 0,3% à 600°C/7nm 0,391
Si:C 11nm/7nm à 0,3% à 600°C/2nm 0,4
Tableau 19 : Valeurs de la tension de seuil pour le transistor de 1µm de longueur de grille pour les
plaques choisies du lot B.
Afin d’analyser séparément l’influence des paramètres technologiques sur la tenue de la
tension de seuil à la réduction de la longueur de grille, nous avons choisi de sélectionner les
courbes ne variant que par un seul paramètre technologique.
100 50

Épaisseur de la couche Si:C Température de croissance
7nm
50
0
0
550°C 600°C
-50
-50
3nm -100
-100 Si:C 10nm/7nm 1,1% 600°C/3nm
Si:C 14nm/3nm 1,1% 600°C/3nm Si:C 14nm/3nm 1,1% 550°C/3nm

-150 -150 Si:C 14nm/3nm 1,1% 600°C/3nm
Si:C 10nm/7nm 1,4% 550°C/3nm
Si:C 14nm/3nm 1,4% 550°C/3nm
-200 -200
0,01 0,1 1 0,01 0,1 1
100 100
Épaisseur de la couche d’encapsulation Pourcentage de Carbone
50 3nm 50 1,4%
0 2nm 0 1,1%
-50 -50
7nm
-100 Si:C 10nm/7nm 1,4% 550°C/3nm -100
Si:C 11nm/7nm 1,4% 550°C/2nm
Si:C 14nm/3nm 1,1% 550°C/3nm
2nm
-150 Si:C 6nm/7nm 0,3% 600°C/7nm
-150 Si:C 14nm/3nm 1,4% 550°C/3nm
Si:C 11nm/7nm 0,3% 600°C/2nm
-200 -200
0,01 0,1 1 0,01 0,1 1
long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot B en
choisissant les plaques ne variant que par un seul paramètre technologique.
Procédons pas à pas à partir de la figure 73 :
• Epaisseur de la couche Si:C : la figure 73 a) montre qu’avec une épaisseur de
7nm on obtient une bien meilleure tenue de la tension de seuil qu’avec
seulement 3nm et cela pour deux pourcentage de Carbone différents.
• Température de croissance : la figure 73 b) montre qu’une plus faible
température de croissance (550°C au lieu de 600°C) de la couche Si:C ne nuit
pas à la tenue en tension de seuil, on peut même dire que cela l’améliore très
légèrement.
132
• Epaisseur de la couche d’encapsulation : la figure 73 c) montre que plus on

augmente l’épaisseur de la couche d’encapsulation, meilleure est la tenue en
tension de seuil et cela pour deux pourcentages de Carbone différents.
• Pourcentage de Carbone : la figure 73 d) montre que l’augmentation du
pourcentage de Carbone améliore la tenue en tension de seuil bien que ce gain
soit faible lorsqu’on passe de 1,1% à 1,4%.
Ainsi, nous retrouvons pour le lot B les mêmes résultats que pour le lot A avec tout de
même un apport en renseignements sur l’influence de la température et de l’épaisseur de la
couche d’encapsulation sur la tenue en tension de seuil des transistors. Nous pouvons donc
dire qu’à partir de 7nm d’épaisseur pour la couche Si:C avec 1,1% de Carbone épitaxiée à
550°C et avec une couche d’encapsulation de 3nm, nous avons réduit fortement le partage de
charge et obtenons une bonne tenue de la tension de seuil ce qui était l’objectif de cette
technologie.
Pour remarque, nous n’avons pas exploité volontairement la courbe de la plaque n°2 car
c’est la seule plaque sans poches et connaissant l’effet des poches sur la tension de seuil, cela
aurait faussé les résultats (voir § II.3.2 b)).
Pour ce qui est de la longueur de grille nous avons les mêmes problèmes que pour le lot
A, c'est-à-dire que les valeurs trouvées ne sont pas satisfaisantes d’un point de vue physique,
donc passons directement à la variation de la mobilité à bas champ en commençant, comme
pour le lot A, à regarder la valeur de la mobilité à bas champ pour le transistor long (L=1µm).
2 -1 -1
µ 0 (L=1µm) en cm V s
plaque n°1 Si sans épitaxie 359,924
plaque n°2 Si:C 10nm/7nm à 1,1% à 550°C/3nm 940,8
Tableau 20 : Valeurs de la mobilité à bas champ pour le transistor de 1µm de longueur de grille pour les
plaques choisies du lot B.
Comme pour le lot A, nous remarquons sur le tableau 20 une variation de la mobilité à
bas champ même sur le transistor long. Remarquons tout de suite la forte valeur pour la
plaque n°2 qui s’explique par le fait que c’est la seule plaque sans poches or nous savons que
les poches jouent aussi sur le transistor long pour les transistors Si:C (voir § II.3.2 b)). Nous
retrouvons en partie les conclusions obtenues sur le lot A, c'est-à-dire qu’un plus fort
pourcentage de Carbone nuit à la mobilité à bas champ (comparez les plaques 4 et 8 sur le
tableau 20) et qu’une plus grande épaisseur de la couche Si:C nuit à la mobilité à bas champ
(comparez les plaques 3 et 5 d’une part, 6 et 8 d’autre part sur le tableau 20). De plus, nous
pouvons dire que la baisse de la température de croissance joue en faveur de la mobilité à bas
champ (comparez les plaques 4 et 5 sur le tableau 20) mais on peut dire aussi qu’en
augmentant la taille de la couche d’encapsulation on gagne nettement en mobilité à bas champ
(comparez les plaques 6 et 7 d’une part, 9 et 10 d’autre part sur le tableau 20) ceci
s’expliquant par un plus grand nombre de porteurs passant dans cette couche d’encapsulation
qui contient moins de défauts que la couche Si:C ; de plus, plus la couche d’encapsulation est
grande, moins d’atomes de carbone venant de la couche Si:C peuvent migrer vers l’oxyde de
grille, donc le dégrader ainsi que créer des défauts dans la couche d’encapsulation à
l’interface Si/SiO2 (là où se situe le canal), donc dégrader la mobilité. Ces résultats sont
133
conformes avec ceux de la référence [Ducroquet’ 2004a] qui a caractérisée ces défauts sur ce
même lot B via notamment des mesures d’états d’interface.
Maintenant passons à la dégradation de la mobilité à bas champ avec la diminution de la
longueur de grille.
1,2

1
0,8
0,6
0,4
Si sans épitaxie Si:C 10nm/7nm 1,4% 550°C/3nm
0,2 Si:C 10nm/7nm 1,1% 600°C/3nm Si:C 14nm/3nm 1,4% 550°C/3nm

0
0,01 0,1 1
transistor long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot
B pour les plaques présentées dans le tableau 20.
La figure 74 montre que, mis à part la plaque Si:C sans poches, toutes les plaques Si:C
montrent une dégradation de la mobilité à bas champ entre 25% et 50% pour le transistor le
plus courts (L=45nm) alors que pour la plaque référence, la mobilité à bas champ est
quasiment constante. Comme pour la tension de seuil, la plaque n°2 donne des résultats
faussés car c’est la seule sans poches et cela améliore la tenue de sa mobilité à bas champ
donc il ne faut pas exploiter cette courbe. Afin d’y voir plus clair, comparons les courbes ne
variant que par un seul paramètre technologique.
1,2 1,2
Épaisseur de la couche Si:C Température de croissance
1 1
3nm
600°C
0,8 0,8
0,6 7nm 0,6 550°C
0,4 Si:C 10nm/7nm 1,1% 600°C/3nm

0,4
0,2 Si:C 10nm/7nm 1,4% 550°C/3nm

0,2 Si:C 14nm/3nm 1,1% 600°C/3nm
Si:C 14nm/3nm 1,4% 550°C/3nm
0 0
0,01 0,1 1 0,01 0,1 1
134

Épaisseur de la couche d’encapsulation Pourcentage de Carbone
1 1
1,4%
2nm
0,8 0,8
1,1%
0,6 7nm 0,6
3nm
0,4 Si:C 10nm/7nm 1,4% 550°C/3nm 0,4
Si:C 11nm/7nm 1,4% 550°C/2nm
Si:C 14nm/3nm 1,1% 550°C/3nm
Si:C 6nm/7nm 0,3% 600°C/7nm
0,2 0,2 Si:C 14nm/3nm 1,4% 550°C/3nm
Si:C 11nm/7nm 0,3% 600°C/2nm
0 0
0,01 0,1 1 0,01 0,1 1
transistor long (L=1µm) pour une batterie à source et grille communes de transistors nMOS Si:C du lot B
en choisissant les plaques ne variant que par un seul paramètre technologique.
Procédons pas à pas à partir de la figure 75 :
• Epaisseur de la couche Si:C : la figure 75 a) montre qu’avec une épaisseur de
7nm la mobilité à bas champ se dégrade plus vite qu’avec seulement 3nm et cela
pour deux pourcentages de Carbone différents.
• Température de croissance : la figure 75 b) montre qu’une plus faible
température de croissance (550°C au lieu de 600°C) a plutôt tendance à
amplifier la dégradation de la mobilité à bas champ alors que l’on s’attendait à
l’effet inverse. Donc malgré la baisse d’atomes de Carbone en site interstitiel,
nous ne gagnons pas forcément en dégradation de la mobilité à bas champ avec
la diminution de la longueur de grille. Mais comme nous y gagnons pour le
transistor long (voir tableau 20), au final aux courtes longueurs de grille, nous
retrouvons à peu près les mêmes valeurs pour les deux températures.
• Epaisseur de la couche d’encapsulation : la figure 75 c) montre que plus on
augmente l’épaisseur de la couche d’encapsulation, moins la mobilité à bas
champ se dégrade et cela pour deux pourcentages de Carbone différents.
• Pourcentage de Carbone : la figure 75 d) montre que l’augmentation du
pourcentage de Carbone ne provoque pas une augmentation de la dégradation de
la mobilité à bas champ, les deux courbes étant quasiment confondues.
Rappelons toutefois que l’augmentation du pourcentage de Carbone dans ce cas
est faible en passant de 1,1% à 1,4% donc ceci peut expliquer le faible écart
entre les deux courbes.
Au final, nous retrouvons pour le lot B les mêmes résultats que pour le lot A avec tout
de même un apport en renseignements sur l’influence de la température et de l’épaisseur de la
couche d’encapsulation sur la tenue en tension de seuil des transistors. Nous pouvons dire que
l’utilisation d’une couche Si:C provoque une baisse générale de la mobilité à bas champ et
cela quelque soit la longueur de grille.
Passons aux valeurs extraites pour la résistance série source-drain.
135
R sd (Ω.µm)
plaque n°1 Si sans épitaxie 543,6
plaque n°4 Si:C 14nm/3nm à 1,1% à 550°C/3nm 371
Tableau 21 : Résistance série source – drain pour une batterie à source et grille communes de transistors
nMOS Si:C du lot B pour les plaques présentées dans le tableau 20.
A partir du tableau 21, nous déduisons que l’utilisation d’une couche Si:C fait baisser la
résistance série source – drain. Nous retrouvons les mêmes résultats que pour le lot A (voir §
II.3.2 a)) ; nous pouvons ajouter que la baisse de la température de croissance fait baisser
légèrement la résistance source – drain (comparez les plaques 4 et 5 sur le tableau 21)) ainsi
que l’augmentation de la taille de la couche d’encapsulation (comparez les plaques 6 et 7
d’une part, 9 et 10 d’autre part sur le tableau 21).
Pour le second facteur d’atténuation, les écarts sont faibles et compte tenu des faibles
valeurs obtenues, il est difficile de conclure.
Par contre, pour ce lot, nous avons eu la curiosité de regarder la variation de la vitesse
de dérive des porteurs avec la longueur de grille.
7,E+06
7.106
Vd = 1,5V
6,E+06
6.106
Vg = 1,15V
5,E+06
5.106
±0,5V
Si sans épitaxie
4,E+06
4.106 Si:C 10nm/7nm 1,1% 550°C/3nm
Si:C 10nm/7nm 1,1% 600°C/3nm
3,E+06
3.106 Si:C 14nm/3nm 1,1% 550°C/3nm
Si:C 14nm/3nm 1,1% 600°C/3nm
2,E+06
2.106 Si:C 10nm/7nm 1,4% 550°C/3nm
Si:C 11nm/7nm 1,4% 550°C/2nm
Si:C 14nm/3nm 1,4% 550°C/3nm

1,E+06
1.106
Si:C 6nm/7nm 0,3% 600°C/7nm
Si:C 11nm/7nm 0,3% 600°C/2nm

0,E+00
0
0,01 0,1 1
0,01 0,1 1
source et grille communes de transistors nMOS Si:C du lot B pour les plaques présentées dans le tableau
20.
Nous retrouvons sur la figure 76 la saturation de la vitesse de dérive maximale avec la
diminution de la longueur de grille que nous avions constaté sur les dispositifs présentés au
paragraphe II.2.3 d). Dans le cas présent, les valeurs trouvées sont plus élevées, se
rapprochant plus de la valeur théorique de 107 cm.s-1. Cela peut s’expliquer par le fait que les
poches soient moins dopées, que le dopage canal est plus faible et par le fait d’avoir une
couche de Si:C. La figure 76 montre aussi une faible variation du plateau de saturation selon
la plaque Si:C choisie donc nous ne pouvons pas vraiment étudier l’impact de chaque
paramètre technologique sur la vitesse de dérive, nous pouvons juste dire qu’avec une couche
de Si:C nous trouvons un plateau aux alentours de 6.106 cm.s-1. D’ailleurs le fait de trouver
une légère baisse du maximum de la vitesse de dérive aux plus faibles longueurs de grille peut
s’expliquer par la variation de la tension de seuil notamment.
136
Pour finir, résumons ce que nous avons appris de plus en étudiant le lot B par rapport
aux résultats du lot A :
• Le fait d’être passé à une plus faible température de croissance n’a pas été
gênant sur la tenue de la tension de seuil mais n’a pas été aussi bénéfique que
l’on souhaitait sur la tenue de la mobilité à bas champ aux faibles longueurs de
grille.
• Le fait d’être passé à 1,4% de Carbone en pourcentage maximal a amélioré la
tenue en tension de seuil et n’a pas entraîné une augmentation trop importante de
la dégradation de la mobilité à bas champ.
• Le fait de réduire la taille de la couche d’encapsulation permet d’obtenir une
meilleure mobilité à bas champ mais pénalise la tenue de la tension de seuil.
• Comme pour les transistors Silicium massif classique, nous trouvons une
saturation de la vitesse de dérive aux faibles longueurs de grille pour les
transistors Si:C.
II.3.2 d) : Conclusion intermédiaire sur les nMOS Si:C
La motivation première de la fabrication de transistors MOS à canal n avec une couche

de Si:C est de faire baisser significativement les effets de canaux courts, notamment la chute
de la tension de seuil avec la réduction de la longueur de grille, sans avoir recours à de forts
dopages substrats et de fortes poches de surdopage. Ce travail a démontré que ce but est
pleinement atteint à condition d’avoir une épaisseur suffisante de couche Si:C, un pourcentage
suffisant en Carbone pour cette couche et aussi une épaisseur suffisante pour la couche
d’encapsulation. Il a été montré aussi que nous obtenons une baisse des résistances d’accès
pour ce type de transistors. Malheureusement, en contrepartie de ces améliorations nous avons
montré que ces dispositifs amènent une dégradation supplémentaire de la mobilité à bas
champ et cela principalement d’autant plus que la couche de Si:C est épaisse.
En parallèle de ce travail, nous avons étudié l’effet des poches de surdopage implantées
sur quelques paramètres électriques clefs des MOSFETs. Ces poches sont implantées pour
garantir une meilleure tenue de la tension de seuil avec la réduction de la longueur de grille ce
que nos mesures ont pleinement démontré. Le revers de la médaille est que ces poches
entraînent une dégradation de la mobilité à bas champ par les défauts qui sont générés lors de
leur implantation. Nous avons aussi pu montrer qu’il existait naturellement des poches de
surdopage pour les transistors très courts qui sont dues à une migration des dopants vers la
source et le drain grâce à des défauts crées pendant le processus de fabrication des MOSFETs
notamment lors de l’implantation des zones HDD et LDD.
Par contre, un doute subsiste sur l’extraction de la mobilité à bas champ car nous avons
du poser la longueur de grille effective égale à la longueur de grille physique. Il serait
intéressant de pouvoir extraire séparément la mobilité et la longueur de grille effective
notamment aux très faibles longueurs de grille. Nous avions déjà fait cette remarque à propos
des transistors ultracourts à oxyde ultrafin.
Au final, cette étude a montré qu’il y a une alternative au fort dopage canal et aux
poches de surdopage fortement dosées et implantées pour limiter les effets de canaux courts
en la réalisation d’une couche enterrée de Silicium avec Carbone incorporé et que cette
technologie est viable mais il reste néanmoins à essayer de limiter au maximum la présence de
défauts intrinsèquement liés à la réalisation de cette couche qui nuisent au transport
électrique.
Ce travail a montré aussi qu’augmenter le pourcentage de Carbone n’apportait pas un
gain important en tenue de la tension de seuil alors qu’il entraîne une plus forte dégradation
de la mobilité. Pour renseignement, au moment même de la rédaction de ce mémoire, une
137
nouvelle génération de transistors Si:C est sortie au CEA-Leti avec des pourcentages plus
faibles et une épitaxie sélective (donc plus de problème de fuites de jonction) avec une double
barrière de diffusion en utilisant aussi du Germanium. Ce lot présente de bien meilleures
caractéristiques électriques, les résultats sont disponibles dans la référence [Ducroquet
’2004b].
II.4 : Transistors ultracourts pMOS SiGe

Depuis des décennies, le monde de la microélectronique s’évertue à réduire de plus en
plus la dimension des transistors MOS, d’une part pour des raisons d’intégration, mais surtout
pour augmenter leurs performances. Néanmoins, il existe une autre façon d’améliorer les
performances des MOSFETs : c’est l’ingénierie de canal. En effet, en jouant sur la nature ou
l’état en contrainte du canal du transistor on peut améliorer sensiblement nombre de
paramètres électriques. Par exemple, pour les électrons, si on les fait conduire dans une
couche de Silicium contrainte en tension, nous améliorons leur mobilité. De façon similaire,
pour les trous, le fait de se mouvoir dans une couche de silicium contrainte en compression
leur fait augmenter leur mobilité [Fischetti ’96]. Or une meilleure mobilité signifie un gain
important en courant de drain notamment en forte inversion, donc par ricochet un gain en Ion.
Les mécanismes expliquant l’influence des contraintes sur la mobilité des porteurs font l’objet
de l’annexe C.
Ainsi, pour les pMOS, une solution possible pour améliorer la mobilité des trous est
d’utiliser une couche enterrée d’alliage Silicium-Germanium (SiGe) contrainte en
compression dans laquelle nous ferons passer le courant de drain [Andrieu ’2003]. En effet,
comme expliqué dans l’annexe C, le fait d’épitaxier une couche de SiGe sur un substrat
Silicium relaxé met en compression cette couche à cause du désaccord de maille entre le
Silicium et l’alliage Silicium – Germanium (la maille du SiGe étant plus grande que celle du
Si). Nous faisons alors épitaxier par dessus une couche d’encapsulation pour pouvoir obtenir
un oxyde thermique de bonne qualité lorsqu’on oxydera cette couche pour faire l’oxyde de
grille. En y ajoutant des extensions LDD et des poches de surdopage ; la figure 77 illustre le
résultat obtenu.
Grille
Oxyde de grille
SiO2
Extensions
LDD
Si – cap
SiGe
Source épitaxie
Drain
Poches de Si – buffer
surdopage
Substrat
Figure 77 : Vue en coupe d’un transistor pMOS SiGe.
Grâce à la plus faible valeur de gap du Germanium par rapport au Silicium, nous
obtenons un puit quantique au niveau de la couche SiGe (voir figure 78) obligeant les trous à
passer par cette couche qui, étant en compression, leur permet d’améliorer leur mobilité.
138
Si-poly SiO2 Si-cap Six Ge1-x Si-buffer
Couche d’inversion
enterrée
Vg < 0V
Egap Bande de conduction

Niveau de Fermi
h+
∆E
Bande de valence
Figure 78 : Diagramme de bandes en coupe verticale d’un transistor pMOS SiGe en forte inversion.
Remarquons sur la figure 78 que seule la bande de valence bouge avec l’introduction de
germanium, la bande de conduction quand à elle ne varie quasiment pas. La profondeur du
puit quantique dépendra linéairement du pourcentage de Germanium dans l’alliage Silicium –
Germanium en augmentant de 8,4meV par pourcent de Germanium. Ainsi, par exemple, avec
15% de Germanium nous obtenons une hauteur de barrière entre la couche SiGe et la couche
d’encapsulation de 126meV largement suffisante pour piéger la grande majorité des trous
dans la couche SiGe tant que celle-ci est assez épaisse et que la couche d’encapsulation ne
l’est pas trop.
Ce type de dispositifs est fabriqué et étudié depuis le milieu des années 1990 par de
nombreuses équipes de par le monde [Alieu ’98, Collaert ’2002, Lindgren ’2002] et
notamment depuis quelques années par le CEA-Leti [Andrieu ’2003] avec lequel nous avons
mené une collaboration afin d’en étudier le transport électrique aux très courtes longueurs de
grille. Du point de vue du CEA, le but ultime à atteindre est d’avoir des pMOS SiGe avec un
canal de surface et un oxyde de grille High K afin de compenser la perte de mobilité due à
l’utilisation d’un diélectrique de grille à haute permittivité comme l’oxyde d’Hafnium HfO2
[Weber ’2004b]. Mais auparavant il faut bien étudier les pMOS SiGe à canal enterré avec un
oxyde de grille en silice. Ce paragraphe est donc une présentation des principaux résultats
obtenus sur ces dispositifs via l’extraction de paramètres basée sur des mesures courant –
tension en utilisant la méthode « Fonction Y ».
Nous avons eu à notre disposition successivement deux lots de transistors pMOS SiGe
de technologies assez proches que l’on nommera par la suite α et β. Pour chaque lot, nous
avons eu en notre possession une ou plusieurs plaques SiGe ainsi qu’au moins une plaque de
référence en Silicium. Dans le cas du lot β, nous avons eu aussi des plaques SiGe ou Si sans
poches de surdopage implantées.
II.4.1 a) : Description des transistors des lots « α » et « β » :
Le processus technologique commence par une isolation LOCOS standard suivie des
implantations du caisson et de l’ajustement de Vt. S’en suit une épitaxie sélective par RPCVD
(Reduce Pressure Chemical Vapor Deposition) constituée d’une fine couche tampon (Si –
buffer), par-dessus laquelle nous avons une couche SiGe de 20nm d’épaisseur avec 12,5% de
Germanium le tout coiffé par une couche d’encapsulation de 3nm (2nm après oxydation).
139
L’épaisseur de la couche de SiGe a été choisie suffisamment grande pour éviter une relaxation
de la contrainte en compression. L’épaisseur de la couche SiGe a été contrôlée par SIMS et sa
composition par XRD. Après oxydation à 700°C pour former l’oxyde de grille de 2,2 nm
d’épaisseur, la taille de la couche d’encapsulation s’est réduite à 2nm. Puis un processus
standard CMOS optimisé pour 50nm de longueur de grille est réalisé. La grille est en poly –
Silicium. Des extensions LDD ainsi que des poches de surdopage Arsenic sont alors
implantés pour diminuer les effets de canaux courts. Grâce au faible budget thermique lors de
l’oxydation, de l’activation des dopants et de l’implantation Vt les caractéristiques sous le
seuil des dispositifs sont très satisfaisantes (voir figure 77). Le courant de fuite source – drain
mesuré est le même dans les dispositifs Si et SiGe (autours de 10-11 A illustré dans la figure
80).
Figure 79 : Photo TEM pour un transistor pMOS SiGe ultracourt du lot α (L=55nm) [Andrieu ’2003].
Sur la figure 79, nous voyons le résultat obtenu après toutes ces étapes via une photo
TEM d’un transistor SiGe ultracourt du lot α mais comme les deux technologies sont proches,
cette photo peut aussi illustrer les transistors du lot β.
Le lot β utilise le même procédé que le lot α avec toutefois quelques améliorations et
avancées technologiques :
• Le pourcentage de Germanium passe de 12,5 à 15%
• L’épaisseur de la couche de SiGe a été réduite à 8nm.
• Sur certaines plaques il n’a pas eu d’implantation de poches de surdopage.
II.4.1 b) : Récapitulatif :
Au final nous disposons de transistors SiGe ainsi que de transistors de référence

optimisés pour une longueur de grille de 50nm de deux lots de technologie similaire. Avec le
second lot, nous pourrons étudier séparément l’effet des poches de surdopage et l’effet d’un
transport dans une couche enterrée SiGe sur les paramètres électriques et leur évolution en
fonction de la réduction de la longueur de grille. Pour cela, des transistors en batterie à grille
et source communes de largeurs de grille 10µm ont été testées dont les longueurs de grille
physiques (mesurées par TEM) sont données dans le tableau ci-dessous :
140
Lots α et β
0,045
0,05
0,055
0,06
0,075
0,1
0,15
0,175
0,25 0,05
0,5 0,075
1 0,1
10 10
communes des deux lots « α » et « β ».
Remarquons sur le tableau 22 que le transistor le plus court a une longueur de grille de
45nm or les deux lots ont été optimisés pour une longueur de grille de 50nm. C'est-à-dire que
la décision a été prise d’essayer de pousser un peu plus loin la réduction de la longueur de
grille en sachant que le but à atteindre restait 50nm. Or la suite de ce paragraphe montrera que
en général ce transistor (L=45nm) présentent de bonnes caractéristiques ce qui nous permettra
d’inclure ce transistor dans notre étude.
données aussi dans le tableau 22. Pour les transistors isolés, le jeu de longueurs de grille est
plus restreint. Par la suite nous appellerons les valeurs de longueurs de grille physiques tout
d’extraction.
pour l’étude du lot le plus ancien (lot α). Bien sûr, une comparaison sera faite à la suite entre
les deux générations de transistors.
Nous présenterons dans ce paragraphe les principaux résultats des extractions de

paramètres faites sur les deux lots de transistors pMOS SiGe utilisant la méthode Fonction Y
classique ainsi que certaines améliorations de cette méthode présentées pour les dispositifs
CMOS ultracourts et à oxyde ultrafin au début de ce chapitre (voir § II.2.3).
II.4.2 a) : Résultats sur le lot α.
Pour ce lot, nous disposons d’une plaque référence avec épitaxie et d’une plaque SiGe à
12,5%, les deux ayant des poches de surdopage implantées.
Commençons par les caractéristiques Id-Vg en régime ohmique.
141
1.10
1.654 ×10
−4
1-3
.10 3
1.654 ×10
1,8.10
1.8 .10-4
−4
4
1.101-4.10 4
Si 1,6.10
1.6 .10-4
4 Si

1,4.10
1.4 .10-4
4 L=45nm
1.101-5.10 5 L=45nm
1,2.10
1.2 .10 -44
1.101-6.10 6
1.10
1 .10-4
4
1.10
Isa 1-7
.10 7 L=10µm − Ida
8.10
8 .10-5
5
1.101-8.10 8
6.10
6 .10-5
5
1.101-9.10 9
4.10
4 .10-5
5
1.10 -101 0
1 .10
2.10
2 .10-5
5
− 11
L=10µm
1.10 -111 1
10 1 .10
1.6 1.4 1.2 1 0.8 0.6 0.4 0.2 0 0
10
− 11
1.6 1.4 1.2 1 0.8 0.6 0.4 0.2 0
− 1.7
- 1,6 - 1,4 - 1,2 -1 - Vg0,8 - 0,6 - 0,4 - 0,2 0 0.1 − 1.7
- 1,6 - 1,4 - 1,2 -1 -Vg0,8 - 0,6 - 0,4 - 0,2 0 0.1

1.868 ×10
1.10
−4
1 .-3
10
3
1.868 ×10
2.10
−4
2 .10-4
4
1.101 .-4 4
SiGe SiGe

10
L=45nm
1.101 .-5
10
5 L=45nm 1,5.10
1.5 .10-4
4
1.101 .-6
10
6
L=10µm
1.10 1.10
4
− Ida 1 .-7 1 .10-4
7
10 − Ida
1.101 .-8
8
10
1.101 .-9 5.10

5 .10-5
9 5
10
L=10µm
1.10 -10
1 .10
10
− 11 − 11
1.10
10 1 .10-11
11
1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
10
0 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 1.3
- 1,2 -1 - 0,8 - 0,6 - Vg0,4 - 0,2 0 0,2 0,4 0.5 − 1.3
- 1,2 -1 - 0,8 - 0,6 - Vg0,4 - 0,2 0 0,2 0,4 0.5

linéaire pour les batteries à source et grille communes des transistors pMOS SiGe du lot α pour la plaque
référence ((a) et (b)) et la plaque SiGe ((c) et (d)).
Nous avons décidé d’appliquer la méthode de correction du courant de drain des fuites
vers la grille bien que cette correction soit minime au vu de l’épaisseur de l’oxyde de grille.
La tension de drain utilisée cette fois-ci est un peu plus élevée (50mV), mais cela ne change
pas grand-chose car on reste en régime ohmique. Au vu de la figure 80, on peut remarquer la
bonne tenue de la tension de seuil et de la pente sous le seuil quelque soit la technologie et
cela jusqu’à des longueurs de grille les plus courtes, ce qui est en soi assez remarquable.
Passons à la tension de seuil.
250
Référence Si
200
SiGe
150
100
50
-50
-100
0,01 0,1 1 10
long (L=10µm) pour une batterie à source et grille communes de transistors pMOS référence et SiGe du
lot α.
142
Sur la figure 81, nous avons décidé de représenter la variation relative de la tension de
seuil avec la longueur de grille. Pour information, les valeurs des tensions de seuil pour le
transistor long (L=10µm) sont de 0,747V pour la plaque référence et de 0,259V pour la
plaque SiGe. Au passage, ce fort décalage moyen entre les deux plaques explique le fait que
nous avons choisi deux fenêtres différentes en tension de grille pour les mesures des
caractéristiques Id-Vg (voir figure 80). La figure 81 montre une bonne tenue de la tension de
seuil des transistors de référence grâce aux poches de surdopage. En comparaison, la plaque
SiGe présente une meilleure tenue, voire un fort RSCE dû probablement au fait que la couche
de SiGe fait barrière à la diffusion des dopants, créant ainsi un profil de dopage en profondeur
plus rétrograde qui amélioré la tenue en tension de seuil des transistors.
120
100
S (mV/decade)
80
60
40
Référence Si
20
SiGe
0
0,01 0,1 1 10
Figure 82 : Inverse de la pente sous le seuil en fonction de la longueur de pour une batterie à source et
grille communes de transistors pMOS référence et SiGe du lot α.
La figure 82 confirme le fait que les transistors SiGe ont une aussi bonne pente sous le
seuil que les transistors de référence et que pour chaque technologie celle-ci reste constante
quand on diminue fortement la longueur de grille, seule une légère augmentation est constatée
aux trois plus courtes longueurs de grille.
référence SiGe référence SiGe
0,045 0,081 0,202 0,084 0,217
0,05 0,087 0,211 0,089 0,222
0,055 0,091 0,241 0,094 0,227
0,06 0,097 0,22 0,099 0,232
0,075 0,114 0,242 0,114 0,247
0,1 0,134 0,271 0,139 0,272
0,15 0,192 0,329 0,189 0,322
0,175 0,217 0,347 0,214 0,347
0,25 0,316 0,435 0,289 0,422
0,5 0,574 0,626 0,539 0,672
1 0,965 1,154 1,039 1,172
10 10 10 10,039 10,172
Tableau 23 : Longueur de grille effective par deux méthodes pour une batterie à source et grille
communes de transistors pMOS référence et SiGe du lot α.
Pour ce qui est de la longueur de grille effective, si on considère un décalage constant
avec la longueur de grille physique, nous trouvons +39nm pour la plaque de référence et
+172nm pour la plaque SiGe. La méthode laissant libre ce décalage donne des résultats
équivalents aux faibles longueurs de grille. Ces valeurs sont trop grandes, surtout pour la
plaque SiGe, et ne sont pas acceptables d’un point de vue physique. Ainsi, comme au
paragraphe consacré aux transistors ultracourts et à oxyde ultrafin (voir § II.2.3), nous venons
143
à douter de l’invariance de la mobilité à bas champ avec la réduction de la longueur de grille.

Appliquons donc la méthode décrite au paragraphe II.2.3 a) qui consiste à poser Leff=L et
ainsi mesurer la mobilité à bas champ pour chaque transistor.
160 2,5
Référence Si
Gain en mobilité à bas champ

140
SiGe 2
120
100
1,5
80
60 1
40
0,5
20
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 83 : Mobilité (a) et gain en mobilité (b) à bas champ en fonction de la longueur de grille pour une
batterie à source et grille communes de transistors pM0S référence et SiGe du lot α.
La figure 83 est la figure clef de cette étude. En effet, si on regarde le transistor long
(L=10µm) on trouve un gain en mobilité à bas champ de plus d’un facteur deux, ce qui est
conforme à la théorie [Fischetti ’96] et ceci est le but recherché par ce type de dispositifs.
Malheureusement ce gain se réduit fortement lorsqu’on réduit la longueur de grille pour finir
par disparaître aux plus faibles longueurs de grille (voir figure 83 b)). Ainsi aux plus faibles
longueurs de grille les transistors SiGe se comportent comme les transistors de référence (voir
figure 83 a)).
Comment expliquer cela ? Nous savons que ce gain en mobilité est dû à la contrainte en
compression ; donc un relâchement progressif de cette contrainte quand on diminue la
longueur de grille, dû peut-être à une relaxation de la couche SiGe vers les zones HDD source
et drain, pourrait expliquer la perte progressive du gain en mobilité. Mais nous pouvons aussi
incriminer des défauts dans la couche SiGe généré par cette relaxation de la contrainte ou bien
étant à l’origine de celle-ci. Une autre explication serait le dépeuplement progressif de la
couche SiGe au profit de la couche d’encapsulation mais cette hypothèse sera contredite par
des mesures de bruit électrique basse fréquence (voir § IV.4.3) qui montreront que la majorité
des porteurs restent dans la couche SiGe même à des longueurs de grille très courtes (jusqu’à
au moins 50nm). Dans le but de comprendre ce qui se passe il faudrait pouvoir mesurer la
mobilité de façon indépendante et cela aux plus courtes longueurs de grille. Il faudrait aussi
pouvoir caractériser les défauts présents dans la couche SiGe. C’est dans cette optique
qu’historiquement a été développé la méthode Split C-V canaux courts qui sera présentée au
chapitre suivant. Pour l’instant continuons notre étude du lot α.
144
1,2

Référence Si
1 SiGe
0,8
0,6
0,4
0,2
0
0,01 0,1 1 10
transistor long (L=10µm) pour une batterie à source et grille communes de transistors pM0S référence et
SiGe du lot α.
La figure 84 montre que les transistors de référence présentent aussi une baisse de
mobilité à bas champ d’environ un facteur deux entre le transistor long (L=10µm) et le
transistor le plus court. Cette baisse est due aux poches de surdopage (voir § II.3.2 b) et III.3.3
a)). Donc une partie de la baisse en mobilité des transistors SiGe peut être attribuée aux
poches, pas la majorité de la baisse d’un facteur cinq observée pour ceux-ci (voir figure 84).
-1 -2
L(µm) θ 1 (V ) θ 2 (V )
référence SiGe référence SiGe
0,045 0,299 0,324 0,005 0,005
0,05 0,402 0,448 0,003 0,004
0,055 0,257 0,565 0,012 0,003
0,06 0,506 0,669 0,006 0,000
0,075 0,659 0,742 0,006 0,001
0,1 0,731 0,764 0,006 0,001
0,15 0,905 0,847 0,012 0,005
0,175 1,01 0,92 0,005 0,000
0,25 1,146 1,005 0,000 0,001
0,5 1,165 0,92 0,003 0,002
1 1,213 1,046 0,008 0,001
10 1,272 1,077 0,007 0,001
communes de transistors pM0S référence et SiGe du lot α.
Sur le tableau 24 sont reportés les facteurs d’atténuation de mobilité. Les valeurs pour le
premier facteur de mobilité sont assez proches pour les deux technologies car l’augmentation
de ce facteur due à la plus forte valeur de mobilité à bas champ pour les transistors SiGe est
contrebalancée par la valeur plus faible de la résistance série (mesurée à 981Ω.µm contre
1356 Ω.µm pour les transistors de référence). Cette baisse significative de la résistance série
pour les dispositifs SiGe est une bonne nouvelle pour le transport. Une explication possible de
cette amélioration serait une différence de solubilité limite du Bore des zones HDD source et
drain lorsqu’on a une couche SiGe car les zones HDD sont implantées après l’épitaxie de
cette couche SiGe. De plus, le tableau 24 montre des valeurs très faibles du second facteur
d’atténuation de mobilité pour les deux technologies signifiant que la rugosité de surface est
très faible même pour les transistors SiGe signe d’une épaisseur de couche d’encapsulation
suffisante pour empêcher la pollution de l’oxyde de grille par la migration d’atomes de
Germanium venant de la couche SiGe.
145
1,00E-03
1.10-3
Courant de drain à |Vg-Vt|=1V (A) 3
Référence Si
Gain en courant de drain

SiGe 2,5
1,00E-04
1.10-4 2
à |Vg-Vt|=1V
1,5
1,00E-05
1.10-5 1
Vd = -50mV 0,5 Vd = -50mV

1,00E-06
1.10-6
0
0,01 0,1 1 10
0,01 0,1 1 10
Figure 85 : Courant de drain (a) et gain en courant de drain (b) à |Vg-Vt|=1V et Vd=50mV en fonction de
la longueur de grille pour une batterie à source et grille communes de transistors pM0S référence et SiGe
du lot α.
Au final si on regarde le courant de drain en forte inversion (voir figure 85 a)) à même
Vg-Vt et toujours en régime ohmique, on trouve un fort gain pour le transistor long (L=10µm)
mais pour les transistors courts ce gain a disparu. Si on compare le gain en courant (voir
figure 85 b)) et le gain en mobilité à bas champ (voir figure 83 b)) on trouve une forte
corrélation tendant à montrer que c’est la baisse du gain en mobilité à bas champ qui est
responsable de la baisse du gain en courant, en régime ohmique, des transistors SiGe par
rapport aux transistors de référence aux faibles longueurs de grille.
1,00E+07
1.107
Référence Si
SiGe
1,00E+06
1.106
1.105
1,00E+05
Vd = -1,5V
1.104
1,00E+04
0,01 0,1 1 10
source et grille communes de transistors pM0S référence et SiGe du lot α.
Pour finir, regardons ce qui se passe en saturation avec l’étude de la vitesse de dérive
des porteurs (voir figure 86). Au préalable, indiquons qu’à cause du fort décalage moyen de la
tension de seuil entre les deux plaques, les mesures ont été faites à Vg=1,35V±0,5V pour la
plaque de référence et à 0,95V±0,5V pour la plaque SiGe afin d’être à peu près à même Vg-
Vt. La figure 86 montre un gain important pour le transistor long, du principalement au gain
en transconductance, mais ce gain diminue avec la réduction de la longueur de grille, les deux
courbes se confondant en dessous de 60nm. On peut alors relier ce fait à la baisse progressive
du gain en mobilité à bas champ (voir figure 83 b)) mais il faut rester prudent car nous savons
qu’il y a une limitation intrinsèque de la vitesse de dérive aux faibles longueurs de grille. Pour
savoir si cette baisse de mobilité à bas champ a des conséquences en saturation regardons le
courant de drain Ion pris dans ce cas à Vg-Vt=1V mais à fort Vd (ici 1V) :
146
1,00E-02
1.10-2
Courant de drain à |Vg-Vt|=1V (A) 3
Référence Si
Gain en courant de drain

SiGe 2,5
1,00E-03
1.10-3 2
à |Vg-Vt|=1V
1,5
1,00E-04
1.10-4 1
Vd = -1V
Vd = -1V 0,5 Vd = -50mV
1,00E-05
1.10-5 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 87 : Courant de drain à |Vg-Vt|=1V et Vd=50mV (a) et gain en courant de drain à |Vg-Vt|=1V
et Vd=50mV et 1V (b) en fonction de la longueur de grille pour une batterie à source et grille communes de
transistors pM0S référence et SiGe du lot α.
Si on compare la figure 87 a) à la figure 85 a), on se rends compte que le courant Ion se
comporte comme le courant Ilin (c'est-à-dire en régime ohmique), donc un gain important pour
le transistor SiGe long mais aux plus faibles longueurs de grille ; les transistors SiGe ont le
même niveau de courant que les transistors de référence. Ainsi, si on trace le gain en Ion en
fonction de la longueur de grille et si on le compare avec le gain en courant mais en régime
ohmique, une très forte corrélation apparaît (voir figure 87 b)). Ce résultat est très important
car on a montré précédemment dans ce paragraphe que la chute du gain en courant en régime
ohmique est due à la chute du gain en mobilité à bas champ. Donc cette baisse de gain de
mobilité à bas champ entraîne une baisse du gain en Ion. Or, cette baisse du gain en Ion est
générale dans les transistors pMOS SiGe de par le monde (voir figure 91) ; de nombreuses
équipes travaillant sur les mêmes types de dispositifs sont confrontées à ce problème. Donc il
y a un phénomène physique commun qui doit expliquer cela. Nous y reviendrons à la
conclusion du paragraphe consacré aux transistors pMOS SiGe (voir §II.4.2 c)).
Pour conclure sur ce lot, les transistors SiGe présentent de très bonnes caractéristiques
en tenue de la tension de seuil et de la pente sous le seuil mais un baisse de la mobilité à bas
champ fait perdre le gain en courant attendu aux faibles longueurs de grille.
II.4.2 b) : Résultats sur le lot β.
Comme pour le lot α, nous disposons d’une plaque référence avec épitaxie et d’une
plaque SiGe mais ces deux plaques sont doublées par leur équivalent sans poches de
surdopage implantées. Comme les deux technologies sont proches, les résultats sont
quasiment équivalents, donc nous nous efforcerons de souligner les différences afin de ne pas
faire trop de redites. Nous ne nous focaliserons pas sur l’effet des poches car ce sujet a déjà
été traité au § II.3.2 b) mais leur effet sur la mobilité à bas champ sera longuement discuté au
chapitre suivant § III.3.1).
147
1.10
10
−3
-3 3
1 .10 3,5.10
3.03 ×10
3.5 .10-5
−5
5
1.10 -4 4
1 .10
Si Si
3.10
3 .10 -4
5

L=50nm
1.10 -5 5
1 .10
2,5.10
2.5 .10-5
5
L=50nm
1.10 -6
1 .10
6
2.10
2 .10 -4
5
1.10 -7
Id10 1 .10
7
Id10
L=10µm 1,5.10
1.5 .10-5
5
1.10
8
1 .10
-8
1.10
1 .10 -5
5
1.10 -9 9
1 .10
1.10
1 .10-10
10 5.10
5 .10 -6
6
L=10µm
− 11 − 11
1.10
10 1 .10-11
11
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
10
0 1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
− 1.5 - 1,4 - 1,2 -1 - 0,8 - 0,6
− Vg - 0,4 - 0,2 0 0,2 0,4
0.4 − 1.5
- 1,4 - 1,2 -1 - 0,8 - 0,6
− Vg
- 0,4 - 0,2 0 0,2 0,4
0.4

1.10
10
−3
-3 3
1 .10
3.263 ×10
3,5.10
−5
3.5 .10 -5
5
L=50nm
1.10 -4
1 .10
4
SiGe SiGe
3.10
3 .10 -4
5

1.10 -5 5
1 .10
2,5.10
2.5 .10 -5
5
1.10 -6 6
1 .10
L=50nm
2.10
2 .10 -4
5
1.10 -7 7
Is10 1 .10 L=10µm Is10
1,5.10
1.5 .10 -5
5
1.10 -8 8
1 .10
1.10
1 .10 -5
5
1.10 -9 9
1 .10
1.10
1 .10-10
10 5.10
5 .10 -6
6
L=10µm
1.10
− 11
10 1 .10-11
11
1.4 1.2 1 0.8 0.6 0.4 0.2 0 0.2 0.4
10
− 11
0
− 1.5
- 1,4 - 1,2 -1 - 0,8 - 0,6
− Vg
- 0,4 - 0,2 0 0,2 0,4
0.4 − 1.5
1.4
- 1,4 - 1,2
1.2
-1
1 0.8
- 0,8 - 0,6
0.6
− Vg
0.4
- 0,4 - 0,2
0.2 0
0
0.2
0,2
0.4
0,4
0.4

linéaire pour les batteries à source et grille communes des transistors pMOS SiGe du lot β pour la plaque
référence ((a) et (b)) et la plaque SiGe ((c) et (d)).
Pour ce qui est des caractéristiques Id-Vg en régime ohmique (voir figure 88), nous
retrouvons des résultats similaires au lot α à ceci près que pour le SiGe ce n’est pas le
transistor le plus court (ici 50nm pour le lot β au lieu de 45nm pour le lot α) qui a le plus fort
courant de drain en forte inversion. Nous soupçonnons dons une forte dégradation de la
mobilité effective pour ce transistor. Au passage, le fait que nous ayons des valeurs de courant
plus faible que celles du lot α est tout simplement dû au fait que l’on soit pour le lot β à 10mV
en polarisation de drain au lieu des 50mV précédemment (pour le lot α).
180 120
Référence Si
160
SiGe 100
140
S (mV/decade)
120 80
100
60
80
60 40
40 Référence Si
20
20 SiGe
0 0
0,01 0,1 1 10 0,01 0,1 1 10
long (L=10µm) et inverse de la pente sous le seuil pour une batterie à source et grille communes de
transistors pMOS référence et SiGe du lot β.
Pour ce qui est de la tenue en tension de seuil et en pente sous le seuil les deux lots ont
quasiment exactement les mêmes résultats (comparez les figures 81 et 82 avec la figure 89).
148
D’ailleurs le même problème concernant l’extraction de la longueur de grille effective

apparaît pour les deux lots, donc passons directement à la mobilité à bas champ.
180 1,8
Référence Si
Gain en mobilité à bas champ

160 1,6
SiGe
140 1,4
120 1,2
100 1
80 0,8
60 0,6
40 0,4
20 0,2
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 90 : Mobilité (a) et gain en mobilité (b) à bas champ en fonction de la longueur de grille pour une
batterie à source et grille communes de transistors pM0S référence et SiGe du lot β.
Sur la figure 90, nous trouvons un résultat similaire, c'est-à-dire un gain en mobilité bas
champ pour le transistor long (L=10µm) puis une dégradation progressive de ce gain avec la
réduction de la longueur de grille. En y regardant de plus près, si on compare les figures 83 b)
et 90 b), on s’aperçoit que le gain pour le transistor long est plus faible dans le cas du lot β,
ceci peut s’expliquer par le fait qu’en ayant réduit la taille de la couche enterrée SiGe, on
piège un peu moins de porteurs dans cette couche et qu’une partie d’entre eux se trouvent
dans la couche d’encapsulation où ils voient leur mobilité à bas champ réduite. De plus, la
dégradation est plus prononcée pour le lot β car on arrive à avoir une mobilité à bas champ
plus faible pour les transistors SiGe par rapport aux transistors de référence aux faibles
longueurs de grille. Ainsi, en plus d’un relâchement possible de la contrainte, on peut
soupçonner qu’il y a un plus grand nombre de défauts dans la couche SiGe que dans la couche
épitaxiée Si des transistors de référence.
Pour les autres paramètres électriques, on retrouve les mêmes tendances. Par exemple,
la résistance série source–drain est plus faible dans le cas des transistors SiGe (pour ce lot
1090Ω.µm au lieu de 1750Ω.µm), mais surtout le second facteur d’atténuation de mobilité est
le même pour les deux technologies : 0,011 V-2 en moyenne, ce qui est faible montrant ainsi
une bonne rugosité de surface et prouvant que l’interface Si/SiO2 n’est pas plus fortement
dégradée pour la technologie SiGe signe d’une épaisseur suffisante pour la couche
d’encapsulation. De façon similaire au lot A, la dégradation du gain en mobilité à bas champ
se répercute sur le gain en courant de drain en forte inversion quelque soit la polarisation de
drain.
En conclusion pour ce lot, nous pouvons dire qu’il se comporte comme le lot α avec les
mêmes avantages et malheureusement les mêmes inconvénients c'est-à-dire une bonne tenue
de la tension de seuil et de la pente sous le seuil mais aussi une baisse de la mobilité à bas
champ fait perdre le gain en courant attendu aux faibles longueurs de grille.
II.4. 2 c) : Conclusion intermédiaire sur les pMOS SiGe
L’étude menée sur deux plaques SiGe de deux lots successifs de technologie similaire a
permis de montrer la bonne tenue de la tension de seuil et de la pente sous le seuil de ce type
de transistors comparativement à des transistors de référence en Silicium massif. Une baisse
des résistances d’accès source et drain a été également constatée ainsi qu’une bonne rugosité
de surface. Nous avons pu montrer que le gain en mobilité pour les trous dû au transport dans
une couche contrainte en compression était bien présent pour les transistors longs entraînant
un gain en courant de drain Ion important comme attendu.
149
Malheureusement nous avons constaté une baisse progressive de ce gain en courant

lorsqu’on réduit la longueur de grille, celui-ci venant à disparaître aux longueurs les plus
faibles (sub-0,1µm). Nous avons pu relier cette perte de gain en courant à une perte
progressive du gain en mobilité à bas champ. Pour cela nous avons dû violer l’hypothèse
d’invariance de la mobilité à bas champ avec la longueur de grille. Nous avançons une
explication pour cette perte de gain en mobilité à bas champ en imaginant une relaxation
progressive de la couche SiGe vers les zones HDD source et drain, ceci faisant perdre la
contrainte en compression de cette couche entraînant la perte du gain en mobilité pour les
trous.
Ce problème de perte du gain en courant aux faibles longueurs de grille est un
phénomène général pour les transistors SiGe. Pour preuve, une recherche bibliographique a
été menée par François Andrieu [Andrieu ’2003] du CEA-Leti dont le résultat est la figure 91
ci-dessous.
2
[Collaert’ 2002b ]
x=35%
1,8
Si
[Alieu98] Vgt=Vd=-1.3V x=30%

1,6
sat
[Lindgren ‘2002] Vgt=-0.5V Vd=-2V x=30%

[Collaert’ 2002b]
SiGe / Id
x=25% [Collaert ‘2002a] Vgt=-1V Vd=-1.5V x=32%

1,4
[Collaert ‘2002b] Vgt=-1V Vd=-1.5V x=25%
[Collaert ‘2002b] Vgt=-1V Vd=-1.5V x=35%
sat
Cette étude
1,2 x=15% Cette étude Vgt=-1V Vd=-1.5V x=15%
Id
[Lindgren ‘2002]
x=30%
1
[Alieu ’2002] x=30%
[Collaert’ 2002a] x=32%
0,8
0,01 0,1 1 10
Figure 91 : Gain en courant de drain en forte inversion et en saturation en fonction de la longueur de
grille pour plusieurs équipes travaillant sur les pMOS SiGe [Andrieu ’2003]
La figure 91 est sans appel, c'est-à-dire que même dans des publications récentes, on
constate une baisse du gain en courant de drain en forte inversion et en saturation avec la
réduction de la longueur de grille. Au passage, sur la figure 91, pour les transistors longs, on
vérifie bien que plus on a un pourcentage élevé en Germanium, plus on gagne en mobilité car
on gagne en contrainte compressive car le désaccord de maille sera plus important. Mais
quelque soit le pourcentage initial, la baisse de gain est toujours observée. Pour information,
quand Andrieu parle de « cette étude », il parle du lot β mais d’une autre plaque (tout de
même assez similaire) que celle décrite dans ce paragraphe.
On pourrait expliquer ce phénomène par une présence plus grande de défauts dans la
couche de SiGe mais nous penchons plus pour une relaxation de la contrainte. Nous avons un
autre argument en faveur de cette explication, c’est le fait que cette baisse du gain en courant
est aussi présente dans les nMOS SSi, c'est-à-dire des nMOS avec une couche enterrée de
SiGe relaxée où le transport se fait dans la couche d’encapsulation qui est épitaxiée sur la
couche SiGe relaxée, cette couche d’encapsulation étant en conséquence contrainte en tension
améliorant ainsi la mobilité des électrons (voir Annexe C). Pour ce type de dispositifs de
récentes publications ont montré une perte du gain en courant lorsqu’on diminue la longueur
de grille.
150
Figure 92 : Gain en courant de drain en forte inversion, en régime ohmique (a) et en saturation (b) en
fonction de la longueur de grille pour des transistors nMOS SSi de la référence [Xiang ’2003].
Par exemple, sur la figure 92 on remarque une baisse progressive du gain en courant
quelque soit le régime (ohmique ou saturation) lorsque la longueur de grille diminue. Pour
information, FUSI signifie que ces dispositifs ont une grille métallique en NiSi. Or la couche
SSi contrainte en tension porteuse du courant est sensiblement dans les mêmes conditions que
la couche SiGe d’un pMOS SiGe (à part le fait quelle soit juste sous la grille), donc imaginer
qu’un processus physique similaire pour les deux types de dispositifs est responsable de cette
dégradation du gain en courant est assez judicieux. La seule explication venant à l’esprit est
une relaxation de la couche contrainte (SiGe ou SSi) entraînant une diminution du gain en
mobilité donc par ricochet du gain en courant. Néanmoins on remarque sur la figure 92 que la
baisse du gain est plus forte en saturation qu’en régime ohmique, ceci pourrait s’expliquer par
une limitation intrinsèque en saturation en plus de la perte du gain en mobilité [ Bœuf ’2004].
Bien sur, l’idéal pour tester cette hypothèse serait de faire des mesures de contraintes
internes au niveau de ces couches épitaxiées et cela surtout pour les transistors les plus courts
mais ce type de mesure n’est pas évident à mettre en place surtout pour sonder l’intérieur des
transistors ultracourts (habituellement ce sont des couches épitaxiées pleine plaque que l’on
mesure). De plus, si l’on doit découper le transistor, cela entraînera automatiquement un
relâchement partiel des contraintes qui pourrait fausser les mesures.
Pour finir, tous les résultats sur la mobilité à bas champ présuppose une longueur de
grille effective égale, ou tout du moins très proche, de la longueur de grille physique ce qui
nous paraissait raisonnable compte tenu du type de lithographie utilisé (e-beam). De plus il
s’avère indispensable pour confirmer ces résultats d’avoir une méthode qui permette de
mesurer la mobilité effective indépendamment d’hypothèse sur la longueur de grille effective
surtout sur les transistors courts.
II.5 : Conclusion
Dans ce chapitre nous avons présenté les principaux résultats obtenus sur le transport
électrique de transistors MOS Silicium massif ultracourts obtenus par l’extraction de
paramètres basée sur des mesures courant-tension. Nous avons mené trois collaborations se
rapportant à trois architectures différentes de ce type de transistors.
Une première collaboration a porté sur des transistors ultracourts et ultrafins. Pour ce
type de dispositifs nous avons dû optimiser la procédure d’extraction de paramètre en tenant
compte de l’influence du courant de grille. Nous avons proposé et validé une méthode
expérimentale complète pour extraire les coefficients de partition du courant de grille et grâce
à eux une correction du courant de drain a pu être faite. Cette méthode a été confrontée à un
151
modèle physique de partition du courant de grille ; un excellent accord entre la méthode et le

modèle a été montré. A partir de ce courant de drain corrigé, nous avons pu étudier le
transport électrique dans ces dispositifs. Nous avons montré qu’au fil des générations, ces
dispositifs gardent une très bonne tenue de leurs paramètres électriques comme la tension de
seuil ou bien la pente sous le seuil. Toutefois nous avons diagnostiqué une accentuation de la
dégradation progressive de la mobilité à bas champ avec la réduction de la longueur de grille
au fil des générations. Pour cela, nous avons dû violer l’hypothèse classique d’invariance de
la mobilité à bas champ avec la géométrie du transistor. Nous avons avancé et validé
l’hypothèse que ce phénomène était du principalement aux poches de surdopage implantées
près de la source et du drain. Néanmoins, nous avons montré que malgré cela le
comportement électrique de ces transistors était en général très satisfaisant et cela jusqu’à des
longueurs de grille decananométriques.
Ensuite, nous avons montré les résultats d’une étude concernant une architecture
alternative pour les transistors MOS à canal n ultracourts qui permet de garantir une baisse
des effets de canaux courts tout en évitant un fort dopage canal : c’est l’architecture Si:C,
c'est-à-dire avec une couche enterrée de Silicium auquel on a incorporé un faible pourcentage
de carbone pour limiter la diffusion du Bore. Nous avons montré que ce but était parfaitement
atteint à condition d’avoir optimiser les paramètres technologiques de ce type de transistors
comme le pourcentage de Carbone ou l’épaisseur de la couche Si:C. Nous avons montré aussi
une dégradation de la mobilité à bas champ due à des atomes de Carbone en site interstitiel
qui dégradent le transport électronique.
Pour finir, nous avons présentés les résultats de l’étude de transistors MOS à canal p
ultracourts d’une architecture innovante basée sur un canal enterré passant dans un couche
formée d’un alliage Silicium-Germanium afin d’obtenir une meilleure mobilité des porteurs.
Nous avons montré que ces dispositifs ont une aussi bonne tenue de leurs principaux
paramètres électriques, comme la tension de seuil ou la pente sous le seuil, que des transistors
référence en Silicium massif. Nous avons montré que le gain de mobilité espéré était bien
présent mais qu’il était fortement dégradé lorsqu’on réduit la longueur de grille.
En conclusion, nous avons mené une étude du transport électrique sur trois architectures
de transistors ultracourts dont nous avons montré les avantages et les inconvénients. Un point
important a été soulevé lors de ces études : c’est la dépendance géométrique de la mobilité à
bas champ. Pour comprendre certains résultats obtenus, nous avons dû considérer que la
mobilité à bas champ pouvait varier quand on diminuait la longueur de grille des transistors.
Mais pour cela nous avons dû poser des valeurs prédéfinies pour la longueur de grille
effective. Les mesures courant-tension ne peuvent permettre, quelque soit la méthode
d’extraction de paramètres utilisée, d’extraire séparément la longueur de grille effective et la
mobilité effective. Afin de vérifier la validité des conclusions de ce chapitre nous avons dû
imaginer une façon d’extraire ces deux paramètres séparément. C’est ce que le chapitre
suivant va vous présenter.
152
153
Chapitre III : Méthode Split C-V canaux courts
Chapitre III :
Méthode Split C-V canaux courts
154
III.1 : Introduction
Pour toutes les méthodes d’extraction de paramètres basées sur des mesures courant-
tension, il n’est pas possible d’extraire de façon indépendante la longueur de grille effective et
la mobilité à bas champ. En effet, toutes ces méthodes dépendant du rapport entre ces deux
valeurs, si l’on veut étudier l’éventuelle variation de l’un des deux paramètres en fonction de
la longueur de grille il faut poser connu l’autre. Par exemple, pour connaître exactement la
longueur de grille effective, on doit connaître le comportement de la mobilité à bas champ et
dans la plupart des cas on la considère comme constante. Or nous avons vu au chapitre II que
de forts soupçons pèsent sur l’invariance de la mobilité à bas champ avec la réduction des
dimensions des transistors MOS. Donc il faut pouvoir extraire ces deux paramètres de façon
indépendante car ces deux paramètres sont cruciaux dans la compréhension et la modélisation
du comportement électrique des transistors MOS.
La méthode la plus couramment employée pour mesurer la mobilité effective est la
méthode dite Split C-V. Elle se base sur deux mesures capacitives et une mesure courant-
tension afin d’obtenir la variation de la mobilité effective avec le champ électrique effectif.
Elle est fréquemment utilisée pour comparer l’impact sur la mobilité effective d’une
architecture de transistors MOS par rapport à une autre. De plus, elle ne suppose pas connues
les dimensions effectives des dispositifs étudiés. Mais cette méthode est toujours employée
sur des dispositifs très larges et très longs afin d’avoir des valeurs suffisantes de capacités car
celles-ci varient proportionnellement à la surface du transistor MOS. Et souvent, les résultats
obtenus sur ces dispositifs longs et larges sont directement transposés aux dispositifs les plus
courts. Or nous avons de forts soupçons sur cette façon de faire un peu cavalière car nous
pensons justement que la mobilité, même à bas champ, varie avec la géométrie du transistor.
Donc, par souci d’exactitude, nous avons proposé d’étendre cette méthode aux dispositifs les
plus courts afin de mesurer réellement leur mobilité effective.
Ainsi, nous commencerons ce chapitre par une présentation de la méthode Split C-V,
puis nous l’étendrons aux canaux courts en prenant un exemple significatif. Nous montrerons
qu’il n’est en rien trivial d’utiliser cette méthode pour de si petits dispositifs notamment à
cause d’une capacité parasite qui apparaît aux courtes longueurs de grille et à l’influence
grandissante de la résistance série source–drain à de telles dimensions.
Puis nous appliquerons cette méthode aux trois architectures étudiées au chapitre
précédent afin d’en valider les conclusions sur la mobilité à bas champ pour ces dispositifs.
III.2 : Présentation de la méthode Split C-V canaux courts

[Romanjek’2004c]
Dans ce paragraphe, nous présenterons la méthode Split C-V classique et son
optimisation pour les canaux courts à travers un échantillon représentatif de transistors MOS.
Pour illustrer cette méthode nous montrerons les résultats pour une batterie de quatre
transistors MOS isolés à canal p en Silicium massif avec des poches de surdopage implantées.
Il s’agit en fait des transistors isolés correspondant à la plaque de référence du lot β des
transistors à hétorojonctions Silicium Germanium. Le choix de ces dispositifs comme
dispositifs de démonstration est guidé par un souci de cohérence historique car c’est pour les
transistors SiGe qu’au départ cette méthode a été mise au point. Nous éclaircirons ce point
ultérieurement (voir § III.3).
155
Ainsi nos disposons de quatre transistors dont les principales caractéristiques sont
rappelées ci-dessous (voir § II.4.1 c)) :
• 2.2nm d’épaisseur de grille SiO2
• grille en poly-Silicium
• 10µm de largeur de grille
• 10µm, 100nm, 75nm et 50nm de longueur de grille
• substrat Silicium épitaxié avec un dopage substrat de 1018 at.cm-3
• poches de surdopage As
Commençons par la méthode Split C-V classique.
III.2.1 : Méthode Split C-V classique
La mobilité effective µeff est un paramètre clef qui caractérise le transport électrique
dans les MOSFETs. La méthode la plus performante pour mesurer ce paramètre est la
méthode Split C-V qui combine deux mesures capacitives et une mesure courant-tension.
Cette méthode fut mise au point par Koomen en 1973 [Koomen ’73], et améliorée par Sodini
[Sodini ’82]. Elle est aujourd’hui communément utilisée pour comparer l’impact de
paramètres technologiques sur la mobilité effective [Takagi’2002].
Pour commencer, on effectue à haute fréquence (quelques centaines de kiloHerz) une
mesure de la capacité grille-canal qui traduit la variation de la charge d’inversion avec la
tension de grille.
high 1.023 ×10
1,2.10
1.2 .10 -6
−6
6
dQinversion
C grille −canal =
Capacité grille-canal (F cm-2)
1.10 1 .10 -6
6
dVgrille
grille low 8.10
8 .10 -7
7
Cox,effective
Cgc 6.10
〈 3〉 6 .10 -7
7
source drain
4.10
4 .10 -7
7
W=10µm
L=10µm
substrat 2.10
2 .10 -7
7
tox=2nm
00 0
1.5 1 0.5 0 0.5 1 1.5
-1,5
− 1.5 -1 -0,5 0
− Vgc 0,5 1 1,5
1.3
Charges d’inversion ground Tension de grille (V)
Figure 1 : Schéma (a) et exemple à 800kHz (b) d’une mesure de la capacité grille-canal.
La figure 1 illustre comment se mesure la capacité grille-canal, la grille est reliée au
point chaud, la source et le drain sont connectés ensemble et mis au point froid et le substrat
est à la masse. Dans cette configuration, lorsqu’on atteint l’inversion il se forme un canal de
porteurs dont nous mesurons la réponse capacitive. La figure 1 b) donne un exemple avec un
transistor de 100µm2 de surface avec un oxyde de 2nm. On s’aperçoit que la capacité est nulle
jusqu’à une valeur de Vg donnée, puis elle monte rapidement (inversion faible) pour devenir
constante à fort Vg (inversion forte). Au passage, la valeur de ce plateau en forte inversion
nous donne la valeur effective de la capacité de la structure MOS [Lime ’2001] dont on extrait
l’épaisseur d’oxyde effective t ox ,eff =
ε oxqui peut différer de plusieurs angströms de la
C ox ,eff
valeur physique à cause de la polydépletion dans la grille et du décalage du barycentre des
charges d’inversion du canal [Lime ’2001].
La seconde étape est la mesure de la capacité grille-substrat.
156
1.4 ⋅10
1,4.10-6 −6
dQdésertion W=10µm
Capacité grille-substrat (F cm-2)

high C grille − substrat = L=10µm
1,2.10
1.2 .10 -6
6
dVgrille tox=2nm
1.10
1 .10 -6
6
grille Cgb brute

〈 3〉 8.10
8 .10 -7
7
ground ground Cgb0
Cgb
〈 3〉
Cgb corrigée
6.10
6 .10 -7
7
source drain
4.10
4 .10 -7
7
ZCE ZCE 2.10

2 .10 -7
7
substrat Cpad
0 0 0
1.5 1 0.5 0 0.5 1 1.5
-1,5
− 1.5 -1 -0,5 0
− Vgc 0,5 1 1,5
1.3

Charges de désertion
low
Figure 2 : Schéma (a) et exemple à 800kHz (b) d’une mesure de la capacité grille-substrat.
Cette fois-ci, la source et le drain sont à la masse et c’est le substrat qui est mis au point
froid, la grille étant toujours le point chaud (voir figure 2 a)). Dans cette configuration le canal
d’inversion n’est pas mesuré et ce sont cette fois-ci les charges fixes contrôlées par la grille de
la zone désertée dont on va mesurer la réponse capacitive. Bien sur, si on passe en dessous de
la tension de bande plates, nous mesurerons aussi la réponse capacitives des porteurs
majoritaires en accumulation, ceci se voit très bien sur la figure 2 b). Notons qu’il existe une
capacité parasité indépendante de la tension de grille qui est du aux accès, aux branchements
et aux câbles de mesure Cpad. Pour obtenir une courbe correcte il faut donc retrancher cette
capacité parasite ce qui ne pose pas de difficulté car c’est simplement une constante.
A partir de là, on peut ajouter les deux capacités si l’on veut obtenir la capacité totale du
transistor MOS (voir figure 3 a)). L’étape suivante consiste à mesurer le courant de drain en
fonction de la tension de grille en régime ohmique (voir figure 3 b)).
1.028 ×10
1,2.10
1.2 .10 -6
−6
6
1.109 ×10
1,2.10
1.2 .10 -6
−6
6
a b c W=10µm
L=10µm
1.10
1 .10 -6
6
1.10
1 .10 -6
6
Capacité totale (F cm-2)
tox=2nm
Vd=50mV
8.10
8 .10 -7
7 a accumulation 8.10
8 .10 -7
7
b désertion
Ctot 6.10
〈 3〉 6 .10 -7
7
Id 6.10
6 .10 -7
7
c inversion
4.10
4 .10 -7
7
4.10
4 .10 -7
7
W=10µm
L=10µm
2.10
2 .10 -7
7
tox=2nm
2.10
2 .10 -7
7
− 13
1.623 ×10
−7
0 0
1×10 0 0
1.5 1 0.5 0 0.5 1 1.5
− -1,5
1.5
1.5 1
-1
0.5
-0,5 0
0
− Vgc
0.5
0,5 1
1 1.5
1,5
1.3
-1,5
− 1.5 -1 -0,5 − Vgi0 0,5 1 1,5
1.3

Figure 3 : Capacité totale (a) et courant de drain en régime ohmique (b) en fonction de la tension de
grille.
Sur la figure 3 a) on retrouve une courbe classique de la variation de la capacité d’une
structure MOS avec la tension de grille en passant de l’accumulation à l’inversion. De même
la figure 3 b) nous donne une allure classique pour une caractéristique Id-Vg en régime
ohmique d’un MOSFET long et large.
Maintenant il faut passer au calcul du champ électrique effectif. Celui-ci est donné par
la relation :
ηQinv + Qdep
E eff = (1)
ε Si
avec η=1/2 pour les électrons et η=1/ 3 pour les trous.
157
Les charges d’inversion et d’accumulation s’obtiennent par intégration des capacités

grille-canal et grille-substrat :
Vg Vg
Qinv (V g ) = ∫ C grille −canal (u )du et Qdep (V g ) = ∫ C grille − substrat (u )du (2)
Vgacc V fb
où Vgacc est une tension de grille prise en accumulation.

1.586 ×10
1,6.10
1.6 .10 -6
−6
6
5.95 ×10
6.10
6 .105
5
5
Champ électrique effectif (V cm-1)

W=10µm
1,4.10
1.4 .10 -6
6
Qinv L=10µm
5.10
5 .105
5
tox=2nm
Qdep
1,2.10
1.2 .10 -6
6 Vd=50mV
Cox,eff (Vg-Vt)
4.10
4 .105
5
Charges (C cm-2)
1.10
1 .10
-6 6
〈 3〉
Qinv
〈 2〉
Qb 8.10
8 .10 -7
7
3.10
〈 2〉 . 55
Eeff 3 10
〈 3〉
Qith
6.10
6 .10 -7
7
2.10
2 .105
5
W=10µm
4.10
4 .10 -7
7
L=10µm
tox=2nm 1.10
1 .105
5
2.10
2 .10 -7
7
00 0 0 0 0
1.5 1 0.5 0 0.5 1 1.5
-1,5
− 1.5
1.5
-1
1
-0,5
0.5
0
0
− Vgc , − Vgc , Vgc
0.5
0,5
1
1 1,5
1.5
1.5
-1,5
− 1.5 -1 -0,5 0
− Vgc 0,5 1 1,5
1.3

Figure 4 : Charge d’inversion et de désertion (a) et champ électrique effectif (b) en fonction de la tension
de grille.
Sur la figure 4 a) nous observons bien un plateau pour les charges de désertion et une
augmentation linéaire pour les charges d’inversion. D’ailleurs si on utilise la formule
Qinv = C ox (V g − Vt ) , celle-ci ne colle bien avec la courbe seulement si on utilise la valeur
effective de la capacité d’oxyde extraite précédemment de la capacité grille-canal (voir figure
4 a)). Ainsi c’est cette valeur effective de la capacité d’oxyde que l’on doit utiliser lors de
l’extraction des paramètres pour plus d’exactitude. Par contre il subsiste un décalage dû au
fait que la tension de seuil extraite l’a été via des mesures courant-tension et cette valeur n’est
pas toujours exactement la même que celle extraite avec ces mesures capacitives. C’est
l’inconvénient principal de cette méthode. Si on regarde la figure 4 b) on s’aperçoit bien que
le champ électrique effectif est complètement contrôlé par la charge d’inversion en forte
inversion.
Pour finir, calculons la mobilité effective en utilisant les valeurs mesurées du courant de
drain en régime ohmique selon la formule :
L Id
µ eff = (3)
W Qinv Vd
600
600
600 600
600
600
Mobilité effective (cm2 V-1s-1)
W=10µm
L=10µm
500500 tox=2nm
500500
Vd=50mV
400400 400400
300
〈 2〉
µeff 300 300
〈 2〉
µeff 300
200200 200200 W=10µm

L=10µm
tox=2nm
Vd=50mV
100100 100100
0
3.085 0 0
34.948 0
000 1.10
1 .10 5 2.10
2 .10 5 3.10
3 .10 5 4.10
4 .10 5 5.10
5 .10 5 6.10
6 .10 5
5 5 5 5 5 5 7 7 7 7 6 6 6 6
000 2 .10 -5 4 .10 -5 6 .10 -58 .10 -5 1 .10 -6 1.2 .10 -6 1.4 .10 -6 1.6 .10 -6
〈 〉
EeffdI
2
5.95 ×10
5 2.10 4.10 6.10 8.10 〈 2〉 1.10 1,2.10 1,4.10 1,6.10− 6
Qinv 1.421 ×10
Champ électrique effectif (V Charge cm-1) d’inversion (C cm-2)

Figure 5 : Mobilité effective en fonction du champ électrique effectif (a) et de la charge d’inversion (b).
La figure 5 a) donne un exemple d’allure de la variation de la mobilité effective avec le
champ électrique effectif. C’est ce type de graphe qui est le plus souvent utilisé pour
158
comparer des transistors de différentes architectures ou avec des paramètres technologiques

différents. Néanmoins la chute brutale de la mobilité effective à bas champ n’est pas réaliste
d’un point de vue physique car on devrait avoir plutôt un plateau [Mezani ’2004]. Donc cette
courbe est juste seulement à partir d’une valeur assez élevée pour le champ électrique. De
plus, si c’est seulement le transport dans le canal qui nous intéresse, on peut tout aussi bien
regarder la variation de la mobilité effective par rapport à la charge d’inversion (voir figure 5
b)) ; par d’ailleurs ceci ne rends plus indispensable la mesure de la capacité grille-substrat.
Ainsi, nous avons une méthode puissante pour extraire la mobilité effective des
transistors. Néanmoins il est à souligner que cette méthode est utilisée systématiquement sur
des transistors de grande géométrie afin principalement d’avoir une valeur suffisamment
grande pour les capacités pour être mesurable.
III.2.2 : Méthode Split C-V canaux courts
Grâce à un appareillage de plus en plus précis, il est possible aujourd’hui de mesurer de

très faibles valeurs de capacités allant jusqu’au centième de femtofarad en mode différentiel.
Ainsi, nous avons décidé, après avoir diagnostiquer la perte du gain en mobilité à bas champ
des transistors SiGe aux courtes longueurs de grille (voir § II.4.2 c)), d’essayer cette méthode
sur des transistors MOS ultracourts. Tout d’abord précisons que cette méthode ne marche que
sur des transistors isolés, c'est-à-dire ayant leur propre source, drain et grille car lorsque les
transistors sont montés en batterie à source et grille commune, trop de capacités parasites
apparaissent même pour les transistors de grande géométrie. Nous allons donc vous présenter
les résultats au moyen d’une batterie de transistors isolés décrits au paragraphe III.2.
III.2.2 a) : Mesures brutes
En préliminaire, remarquons tout de suite que nous n’avons pu mesurer la capacité

grille-substrat des transistors sub-0,1µm car celle-ci est noyée dans du bruit car en mettant le
point chaud au substrat commun à toute la plaque, on recueille beaucoup de parasites
contrairement à ce qui se passe quand on met le point chaud au drain car on pointe cette fois –
ci uniquement le transistor. En effet au vu de la valeur de la capacité parasite de pad Cpad
(typiquement 0,8 pF), et comme la valeur de la capacité grille substrat serait de quelques
femtofarads au mieux, le calibre du LCRmeter est trop grand et ne permet pas une mesure
correcte de cette capacité.
1.022 ×10
1.10
1 .10-11
− 12
11
1,2.10
1.2 ⋅10
-14
− 14
L=10µm
1.10 -12
1 .10
12
L=100nm
1.10
1 .10-14
14
L=100nm
Capacité grille-canal (F)
L=75nm L=75nm
1.10
1 .10-13
13 8.10
8 .10-15
15
L=50nm
〈 1〉
L=50nm
Ctotal 〈 2〉
Ctotal
〈 2〉 〈 3〉
Ctotal
6.10
Ctotal 6 .10-15
15
1.10 . -14
〈 〉1 10
Ctotal
3
14
〈 4〉
Ctotal
〈 4〉
Ctotal
4.10
4 .10-15
15
1.10
1 .10-15
15
2.10
2 .10-15
15 Capacité parasite ?
1.10
1 .10-16
16 Capacité parasite ?
0 0 0
1.5 1 0.5 0 0.5 1 1.5
1.10
− 17
10 1 .10-17 17
1.5
-1,5
− 1.5
-1 -0,5 0
Vgc
0,5 1 1,5
1.5
-1,5
− 1.5
-11 0.5
-0,5 00
Vgc
0.5
0,5 11 1.5
1,5
1.5

Figure 6 : Capacité grille-canal en échelle logarithmique (a) et en échelle linéaire (b) pour les transistors
sub-0,1µm en fonction de la tension de grille.
159
D’ailleurs précisons que nous avons utilisé un appareillage commercial assez classique
composé d’un LCRmeter HP4284a, d’un HP4155 pour les mesures de courants de drain le
tout couplé à un banc sous pointes Cascade. Le fait de faire des mesures sous pointes permet
d’avoir une meilleure sensibilité. Commençons donc par les mesures brutes de la capacité
grille canal données par la figure 6. Rappelons que les transistors de démonstration sont des
pMOS, donc l’inversion est aux plus faibles valeurs de tension de grille. Tout d’abord la
figure 6 a) montre la faisabilité de telles mesures car même pour un transistor de 50nm de
longueur de grille nous arrivons à mesurer efficacement sa capacité grille canal. On remarque
d’ailleurs une très bonne proportionnalité entre la valeur de la capacité grille-canal en
inversion et la longueur de grille. C’est d’ailleurs grâce à cette propriété que nous pourrons
extraire la longueur de grille effective, mais nous verrons cela ultérieurement (voir § III.2.2
c)). Mais en regardant bien la figure 6 a) apparaît une sorte d’épaulement sur toutes les
courbes de capacité grille-canal. Si on regarde les capacités grille canal des transistors sub-
0,1µm (voir figure 6 b)), on s’aperçoit que cet épaulement est indépendant de la longueur de
grille et qu’il est loin d’être négligeable devant la valeur de la capacité grille-canal en
inversion. Nous soupçonnons donc la présence d’une capacité parasite dépendante de la
tension de grille mais indépendante de la longueur de grille, il reste à déterminer son origine
(voir § III.2.2 b)). Pour l’instant appliquons directement la méthode Split C-V à ces mesures.
1.692 ×10
1.10
−4
-3
1 .10
3
100100
98.236
L=10µm L=10µm
1.10 -4
1 .10
4
L=100nm L=100nm
1.10 -5
1 .10
5
80 80
L=75nm L=75nm
1.10 -66
1 .10
L=50nm L=50nm
1.10 -7
1 .10
7
〈1〉
60
resultat 60
Id10
1.10
Id01
-8
1 .10
8 〈3〉
resultat
〈5〉
Id0075
1.10 -9
1 .10
9 resultat
〈7〉
Id005 40
resultat 40
1.10
1 .10
-10
10
1.10
1 .10
-11
11
20 20
1.10
1 .10
-12
12
1.10
1 .10
-13
13
− 14
1.10
10 1 .10-14
− 14 14
100 . 7 . 7 . 7 . 7 . 6 . 6 . 6 . 6 . 6
-1,51.5
-11 0.5
-0,5 00 0.5
0,5 11 1.5
1,5 000 2 10 -5
2.10 4 10 -5
4.10 6 10 -5
6.10 8 10 -5
〈8.10
0〉
1 10 1.2 10 -6 1.4 10 -6 1.6 10 -6 1.8 10 -6
〈2〉1.10-6〈4〉 1,2.10 〈6〉 1,4.10 1,6.10 1,8.10− 6
resultat , resultat , resultat , resultat 1.646×10
− 1.5 − Vgc 1.5
Tension de grille (V) Charge d’inversion (C cm-2)
Figure 7 : Courant de drain en fonction de la tension de grille (a) et mobilité effective en fonction de la
charge d’inversion (b).
Il est tout de même utile de montrer les caractéristiques Id-Vg mesurées à Vd=50mV
(voir figure 7 a)), rien de particulier n’est à signaler, les caractéristiques ont de très bonnes
allures. On note cependant une très bonne tenue en tension de seuil signe de l’efficacité des
poches de surdopage. Attardons nous sur la figure 7 b) qui donne les mobilités effectives
calculées de façon brute. Pour le transistor long (L=10µm), tout à l’air correct tant au niveau
de l’allure qu’au niveau de la valeur. Par contre, pour les trois transistors sub-0,1µm, les
courbes présentent un décalage à l’origine important et qui, de plus, augmente quand on
diminue la longueur de grille et les valeurs trouvées ont l’air vraiment trop faibles bien que
l’on s’attendait à une baisse de la mobilité pour ces transistors à cause des poches de
surdopage. Nous avons alors soupçonné la capacité parasite qui apparaît sur les mesures de
capacité grille-canal d’entraîner une mauvaise évaluation de la charge d’inversion, car celle-ci
est calculée en intégrant la capacité grille-canal, donc au vu de la figure 6 b) on peut en
déduire que l’intégrale de l’épaulement observé va entraîner une surévaluation de la charge
d’inversion. En fait nous prenons pour des charges d’inversion ce qui n’est en réalité qu‘une
capacité parasite et non des charges libres. Afin de mieux comprendre ce qui se passe, nous
avons analysé l’origine physique de cet épaulement sur les courbes de capacité grille-canal.
160
III.2.2 b) : Capacités d’overlap
Dans la littérature, ce type de capacité parasite a été observé au départ par Srivastava et
al. en 1982 [Srivatava ’82] et étudié récemment de façon poussée sur des dispositifs
submicroniques par Pregaldiny et al. [Pregaldiny’2002]. En fait, ces papiers se bornent à
l’étude des capacités parasites dans un MOSFETs et ne font pas le lien avec la mobilité mais
grâce à eux on peut comprendre et modéliser l’épaulement observé sur la figure 6 b).
Commençons donc par schématiser les capacités parasites présentent dans un MOSFETs près
de la source ou du drain.
espaceur SiO2
Cov,espaceur grille Si-poly xp

Cov,parallèle
α
oxyde de grille tox
d β
xj source
Cov,canal
substrat
Figure 8 : Schéma des capacités d’overlap (a) coté source.

La figure 8 montre les capacités parasites au niveau des zones HDD, ici la source, que
l’on nommera capacités d’overlap (recouvrement en anglais), et qui sont au nombre de trois :
• Cov,espaceur : c’est la capacité reliant la source et la grille Si-poly via l’espaceur :
ε xp
C ov ,espaceur = ox ln(1 + ) (4)
α t ox
• Cov,parallèle : c’est la capacité reliant la source et la grille Si-poly via l’oxyde de
grille :
ε d
C ov , parallèle = ox (5)
t ox
• Cov,canal : c’est la capacité reliant la source et la grille Si-poly via le substrat.
ε xj ε
C ov ,canal = si ln(1 + sin( β ox )) (6)
β t ox ε si
Nous avons bien à chaque fois un isolant entre deux zones à comportement métallique,
ce qui nous donne des capacités. Remarquons que ceci n’est vrai pour la capacité d’overlap
canal Cov,canal uniquement s’il n’y a pas de charges mobiles dans le substrat. Or c’est justement
cette particularité qui va rendre cette capacité dépendante de la tension de grille alors que les
deux autres ne le sont pas car quelque soit la tension de grille, l’espaceur ou l’oxyde de grille
gardent leur comportement d’isolant.
161
Modèle Cgc(Vg) avec capacités d’overlap :
Accumulation Déplétion Inversion

Écrantage de Cov,ch :
Cgc
par les porteurs minoritaires
en inversion
par les porteurs majoritaires Cox,eff

en accumulation
Cov,canal Cov,total
Cov,esp + Cov,para
VFB 0 Vt Vg
Figure 9 : Capacité grille-canal en fonction de la tension de grille en incluant les capacités d’overlap.
La figure 9 modélise la capacité grille-canal en fonction de la tension de grille en y
incluant les capacités d’overlap. On se rend compte que les deux capacités Cov,espaceur et
Cov,parallèle n’entraînent qu’un décalage constant qu’il suffit d’enlever pour corriger leur
influence. Par contre, on se rend compte que la capacité Cov,canal est maximale en désertion car
dans ce régime on peut considérer le substrat comme un isolant avec des charges fixes.
Lorsqu’on passe en accumulation, on crée des charges mobiles (porteurs majoritaires du
substrat) qui vont écranter peu à peu cette capacité Cov,canal : c’est le fameux épaulement que
l’on observe sur les figures 6 a) et 6 b). De façon symétrique, en inversion cette capacité sera
écrantée par les charges mobiles du canal d’inversion (porteurs minoritaires du substrat). Mais
en inversion nous avons la capacité grille-canal de la structure MOS qui vient se rajouter.
Donc notons qu’en forte inversion, si on enlève le plateau dû aux capacités Cov,espaceur et
Cov,parallèle, on retrouvera la capacité d’oxyde effective (voir figure 9).
Résumons ce que nous avons appris : il existe coté source et de façon symétrique coté
drain une capacité parasite qui s’écrante en inversion et en accumulation ; et cette capacité
parasite est indépendante de la longueur de grille, ce qui se voit très bien sur les figures 6 a) et
6 b).
III.2.2 c) : Extraction de la longueur de grille effective
Comme en forte inversion nous avons la capacité d’oxyde effective (voir § III.2.2 b))
qui dépend de la surface effective du transistor et si on considère un décalage constant entre
longueur de grille physique et effective, il suffit de tracer la valeur de la capacité grille-canal
en forte inversion en fonction de la longueur de grille physique, et l’interception nous donnera
ce décalage. Ou bien, on considère que le décalage n’est pas constant et qu’il est négligeable
pour le transistor long (L=10µm), on extrait alors la longueur de grille effective via le rapport
des valeurs des capacités grille-canal en forte inversion (voir équation 7) :
Leff L(
court
= ) (
C grille −canal Lcourt )
Llong
C grille −canal L (
long
( )
) max Vg
(7)
162
2×10
− 14 20
Capacité grille-canal à Vgmax (fA) W=10µm
tox=2nm
15
1.5 .10
14
L(nm) L-∆L (nm) L eff (nm)

.
Cmax 1 10 10 14
∆L = -12nm 10000 10012 10000
100 112 112
75 87 89
5
5 .10
15
50 62 60
0 0 0
40 20 0 20 40 60 80 100 120 140
− 50
-40 -20 0 20 40
Lg ⋅1000
60 80 100 120 140 150
Longueur de grille (nm)
Figure 10 : Capacité grille-canal en forte inversion en fonction de la longueur de grille (a) et longueurs de
grille effectives extraites par les deux méthodes (b).
Sur la figure 10 a), on observe bien une linéarité de la capacité grille-canal en forte
inversion avec la longueur de grille. Remarquons que la nomenclature pour le signe du
décalage ∆L est l’opposée de celle des deux premiers chapitre, c'est-à-dire que cette fois-ci
une valeur négative pour ∆L signifie une longueur de grille effective plus grande que la
longueur de grille. Le résultat des deux méthodes (décalage constant ou non) est donné dans
la figure 10 b). On remarque la quasi-équivalence des résultats pour les canaux courts qui
donnent une longueur de grille effective supérieure à la longueur de grille d’environ 12nm ce
qui est tout à fait compatible avec une lithographie e-beam et avec la présence de poches de
surdopage. Il est remarquable de noter que cette extraction de la longueur de grille n’a besoin
d’aucune hypothèse sur la mobilité des transistors, et c’est exactement ce que nous cherchions
à obtenir.
III.2.2 d) : Correction de la capacité Cov,canal
Pour l’extraction de la mobilité effective, il s’agit maintenant de corriger les mesures

brutes pour enlever la capacité parasite Cov,canal. Comme Cov,canal est indépendante de la
longueur de grille, il suffit de prendre la différence entre deux capacités grille-canal de
transistors de longueurs de grille voisines (pour éviter un trop grand décalage de tension de
seuil) et de diviser par la différence de leur longueur de grille effective que nous avons pris le
soin d’extraire précédemment (voir §III.2.2.c) pour obtenir une capacité grille-canal corrigée
par unité de longueur de grille. Ensuite, il suffit de multiplier cette capacité par la longueur de
grille souhaitée :
C grille −canal (L2 ) − C grille −canal (L1 )
− canal (L ) =
corrigée
C grille L
(Leff ,2 − Leff ,1 ) (7)
On peut alors recalculer la charge d’inversion avec cette capacité grille-canal corrigée,
puis recalculer la charge d’inversion et la mobilité effective (voir figure 11).
163
7.10-15
7×10
− 15
1.646 ×10
2.10
−6
2 .10 -6
6
L = 50nm L = 50nm
Charge d’inversion (C cm-2)

6.10
6 .10-15
15
1,5.10
1.5 .10 -6
5.10
5 .10-15
15
4.10 4 .10-15
15
Mesure brute 〈 6〉
resultat Mesure brute
Ctot005
C005c 〈 6〉 1.10
1 .10 -6
6
Après correction resultatn

Après correction
3.10
3 .10-15
15
de Cov,canal de Cov,canal
2.10
2 .10-15
15
5.10
5 .10 -7
7
1.10
1 .10-15
15
W=10µm W=10µm
tox=2nm tox=2nm
0 0 0
00 0
1.5 1 0.5 0 0.5 1 1.5
1.5
-1,5
− 1.5
-11 0.5
-0,5 Vgc
00 0.5
0,5 11 1.5
1,5
1.5
-1,5
− 1.5 -1 -0,5 0
− Vgc 0,5 1 1,5
1.5

30
27.675
30
L = 50nm
25 25
20 20
〈 7〉
resultat
15 15
〈 7〉
resultatn
10 10
Mesure brute
W=10µm Après correction

5 5 tox=2nm de Cov,canal
0− 1 4
10
7 7 7 7 6 6 6 6 6
000 2 .10 -5 4.10
2.10 4 .10 -5 6.10
6 .10 -5 8.10
8 .10 -5 1.10 1 .10 -6 1,2.10
1.2 .10 -6 1,4.10
1.4 .10 -6 1,6.10
1.6 .10 -6 1,8.10
1.8 .10 -6
〈 6〉 〈 6〉 −6
resultat , resultatn 1.646 ×10
Charge d’inversion (C cm ) -2
Figure 11 : Capacité grille-canal en forte inversion et charge d’inversion en fonction de la tension de

grille (a et b) et mobilité effective en fonction de la charge d’inversion (c) avant et après correction de
Cov,canal pour le transistor le plus court (L=50nm).
Prenons en exemple le transistor le plus court (L=50nm) car c’est celui qui sera le plus
affecté par Cov,canal. Sur la figure 11 a) on s’aperçoit que la capacité corrigée ne présente plus
d’épaulement et qu’elle rejoint la capacité brute en forte inversion signe de l’écrantage de
Cov,canal en forte inversion. Sur la figure 11 b) on remarque que bien que lorsqu’on enlève la
capacité Cov,canal on revoit à la baisse la charge d’inversion, le décalage en forte inversion des
deux courbes donne la valeur de la pseudo charge d’inversion correspondant à l’intégration de
la capacité parasite Cov,canal. On voit sur la figure 11 c) que cette correction a permis d’enlever
le décalage observé sur la figure 7 b) et a permis aussi de rehausser les valeurs de la mobilité
effective car on a revu à la baisse les valeurs de la charge d’inversion (voir figure 11 b)).
98.236
100100
Après correction
de Cov,canal
80 80
resultatn
〈 1〉
60 60 L=10µm
〈 3〉
resultatn
L=100nm
〈 5〉
resultatn
L=75nm
resultatn
〈 7〉
40 40
L=50nm
20 20
10 0− 1 4
7 7 7 7 6 6 6
000 2 .10 -5
2.10 4 .10 -5
4.10 6 .10 -5
6.10 8 .10 -5 8.10 1 .10 -6 1.10 1.2 .10 -6
1,2.10 1.4 .10 -6
1,4.10
〈 0〉 〈 2〉 〈 4〉 〈 6〉 −6
resultatn , resultatn , resultatn , resultatn 1.361 ×10
Charge d’inversion (C -2
cm )
Figure 12 : Mobilité effective en fonction de la charge d’inversion après la correction de Cov,canal.
164
Au final, après la correction de Cov,canal, si on compare la figure 12 à la figure 7 b) nous

avons supprimé le décalage et rendu convergentes à l’origine les courbes des transistors sub-
0,1µm. De plus, les valeurs de mobilité effectives ont été rehaussées.
III.2.2 e) : Correction de la résistance série source-drain Rsd
Pour de transistors aussi courts nous avons vu que le courant de drain est limité par la
résistance série source-drain (voir § I.4.3), donc si on souhaite avoir la mobilité effective des
porteurs corrigée de cette influence pour vraiment voir leur mobilité au niveau du canal
seulement, il faut corriger le courant de drain comme indiqué au paragraphe I.4.3. Pour cela il
a fallu extraire précédemment la valeur de la résistance série source-drain en utilisant la
méthode Fonction Y (voir § I.6.2.c)).
3.10
3 .10 -4
−4
4
35 35
33.657
2.992 ×10
L = 50nm

30 30
2,5.10
2.5 .10 -4
4
25 25
2.10
2 .10 -4
4
L = 50nm
20 20
〈 7〉
Id005 Mesure brute resultatn
1,5.10-4
1.5 .10
Idc005
4
resultatnc
〈 7〉
Après correction
15 15
de Rsd
1.10-44
1 .10 Après correction
10 10 de Cov,canal
5.10
5 .10 -5
5 Après correction
W=10µm 5 5
W=10µm de Cov,canal et de Rsd
tox=2nm tox=2nm
− 14
00 0
10 0 7 7 7 7 6 6 6
1.5 1 0.5 0 0.5 1 1.5 . . . . . . .
-1,5
− 1.5
-1 -0,5 0
− Vgc
0,5 1 1,5
1.5
000 2 10 -5
2.10 4 10 -5
4.10 6 10 -5
6.10 8 10 -5
〈 6〉 8.10 〈 6〉
resultatn , resultatnc
1 10 -6
1.10 1.2 10 -6
1,2.10 1.4 10 -6
1,4.10
1.361 ×10
−6
Tension de grille (V) Charge d’inversion (C cm-2)

Figure 13 : Courant de drain en fonction de la tension de grille (a) et mobilité effective en fonction de la
charge d’inversion (b) avant et après correction de Rsd pour le transistor le plus court (L=50nm).
On voit bien sur la figure 13 a) que la résistance série source-drain fait baisser le courant
de drain pour un transistor court. Si on enlève l’effet de Rsd on remarque sur la figure 13 b)
l’augmentation attendue de la mobilité effective en forte inversion.
100100
98.236
Après correction
de Cov,canal et de Rsd
80 80 L=10µm
L=100nm
resultatnc
〈 1〉
60 60
L=75nm
〈 3〉
resultatnc L=50nm
〈 5〉
resultatnc
〈 7〉
resultatnc 40 40
20 20
− 14
100 7 7 7 7 6 6 6
. . . . . . .
000 2 10 -5
2.10 4 10 -5
4.10 6 10 -5
〈 6.10
0〉
8 10 -5
〈 2〉 8.10 〈 4〉
1 10 -6
1.10
resultatnc , resultatnc , resultatnc , resultatnc
〈 6〉
1.2 10 -6
1,2.10 1.4 10 -6
1,4.10
1.361 ×10
−6
Charge d’inversion (C cm ) -2
Figure 14 : Mobilité effective en fonction de la charge d’inversion après les deux corrections.
Au final, après la correction de Cov,canal et de Rsd, si on compare la figure 14 à la figure
12 b) nous avons rehaussé nettement les courbes en forte inversion. Nous avons donc sur la
figure 14 la variation correcte de la mobilité effective dans le canal avec la charge
d’inversion.
165
III.2.2 f) : Comparaison avec la méthode « Fonction Y »
Nous pouvons grâce à la valeur de la capacité d’oxyde effective et aux longueurs de

grille effectives extraites précédemment recalculer la mobilité à bas champ en utilisant la
méthode Fonction Y et extrapoler la variation de la mobilité effective avec la charge
d’inversion en utilisant la charge d’inversion corrigée de Cov,canal selon la formule :
µ0 S2
µ eff (Qi ) = avec θ1 = θ1, 0 + Y RSD
Q Vd (8)
1 + θ1 ( i )
C ox ,eff
De plus, on peut enlever l’influence de Rsd en ne gardant que la valeur de θ1,0 dans la
formule de la mobilité effective.
60 60 120
120
120
54.317
L=10µm
µ0 L = 50nm Après correction

de Cov,canal et de Rsd L=100nm

50 50 Modèle Fonction Y 100100
Modèle Fonction Y L=75nm

f10( Qii10 )
40 40
avec Rsd=0Ω fc01( Qii01 ) 80 80 L=50nm
〈 7〉
resultatn fc0075( Qii0075 )
〈 7〉 fc005( Qii005 )
resultatnc
30 〈 1〉 60
( )
〈 6〉 30 60
f005 resultatn resultatnc
〈 3〉
fc005 resultatnc
〈 6〉( ) resultatnc
〈 5〉
resultatnc
20 20 40 40
〈 7〉
resultatnc
Après correction
de Cov,canal
10 10 20 20
W=10µm Après correction W=10µm
tox=2nm de Cov,canal et de Rsd tox=2nm
− 14
0
10
7 7 7 7 6 6 6 0 0 0
. . . . . . . 2 .10
7
4 .10
7 7
6 .10 -5
7
8 .10 -5
6
1 .10 -6
6
1.2 .10 -6
000 2 10 -5
2.10 4 10 -5
4.10 6 10 -5
6.10
〈 6〉
8 10 -5
〈 6〉 8.10〈 6〉
1 10 -6
1.10
resultatn , resultatnc , resultatn , resultatnc
〈 6〉
1.2 10 -6
1,2.10 1.4 10 -6
1,4.10
1.361 ×10
−6 00
0
2.10-5 4.10 -5 6.10 8.10
〈 0〉 〈 2〉 1.10 〈 4〉 1,2.10
Qii10 , Qii01 , Qii0075 , Qii005 , resultatnc , resultatnc , resultatnc , resultatnc
〈 6〉 1,4.10
1.4 ⋅10
-6
−6

Figure 15 : Mobilité effective en fonction de la charge d’inversion pour le transistor le plus court
(L=50nm) (a) et pour tous les transistors (b) avec comparaison avec le modèle Fonction Y.
La figure 15 a) montre une très bonne convergence en forte inversion du modèle avec
les corrections successives des mesures pour le transistor le plus court. Et sur la figure 15 b)
nous remarquons que le modèle coïncide bien en forte inversion sur les courbes finales (après
les deux corrections) et cela pour tous les transistors. Nous remarquons donc que malgré les
deux corrections, nous diagnostiquons une baisse importante de la mobilité effective aux
courtes longueurs de grille due probablement aux poches de surdopage. Nous éclaircirons ce
point au paragraphe suivant.
En conclusion, nous venons de présenter une adaptation de la méthode Split C-V aux
canaux courts pour extraire séparément la longueur de grille effective et la mobilité effective.
Mais pour obtenir des résultats corrects, il faut faire deux corrections successives dont la
dernière nécessite l’extraction au préalable de la résistance série source-drain. Ainsi, à notre
connaissance, c’est la première fois qu’est proposée une méthode pour mesurer
expérimentalement la mobilité effective dans des transistors ultracourts. Par exemple, la
référence [Lochtefeld ’2002] présente aussi une méthode pour obtenir la mobilité effective
dans des transistors MOS ultracourts mais il s’agit d’extrapolations de mesures capacitives sur
des transistors longs et larges et non de réelles mesures sur des dispositifs ultracourts. De
même la référence [Scholten ’2001] propose une méthode d’extraction de la longueur de grille
effective par comparaison de mesures de capacité grille-substrat en accumulation mais ne
propose rien pour la mobilité.
III.3 : Résultats sur les pMOS SiGe

Comme historiquement c’est pour les transistors SiGe qu’a été mise au point la méthode
Split C-V canaux courts, nous commencerons par présenter les résultats de cette méthode sur
166
ces dispositifs. Précisons tout de suite que cette méthode a été appliquée à la plaque SiGe et à
la plaque référence du lot β pour confirmer les résultats obtenus sur la mobilité à bas champ
sur ce lot (voir § II.4.2 b)).
De plus, comme indiqué au paragraphe II.4.2 b) le fait d’avoir pour ce lot des plaques
jumelles sans poches de surdopage implantées nous a permis d’étudier aussi l’impact des
poches de surdopage sur la mobilité.
III.3.1 : Étude de la mobilité effective pour le lot β
Commençons par montrer pour information les capacités grille-canal mesurées des
quatre plaques du lot β.
1,00E-11
1.10-11 1,00E-11
1.10-11
Si sans poches SiGe sans poches
1,00E-12
1.10-12 1,00E-12
1.10-12

L=10µm L=10µm
1.10-13
1,00E-13 L=100nm 1.10-13
1,00E-13 L=100nm
L=75nm L=75nm
1.10-14
1,00E-14 1,00E-14
1.10-14
L=50nm L=50nm
1.10-15
1,00E-15 1,00E-15
1.10-15
1,00E-16
1.10-16 1,00E-16
1.10-16
1.10-17
1,00E-17 1,00E-17
1.10-17
-1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5 -1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5
1,00E-11
1.10-11 1.10-11
1,00E-11
Si avec poches SiGe avec poches
1,00E-12
1.10-12 1,00E-12
1.10-12
L=10µm L=10µm
1.10-13
1,00E-13 L=100nm 1,00E-13
1.10-13 L=100nm
L=75nm L=75nm
1,00E-14
1.10-14 1,00E-14
1.10-14
L=50nm L=50nm
1.10-15
1,00E-15 1,00E-15
1.10-15
1,00E-16
1.10-16 1,00E-16
1.10-16
1,00E-17
1.10-17 1,00E-17
1.10-17
-1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5 -1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5
Figure 16 : Capacités grille-canal en fonction de la tension de grille pour les quatre plaques du lot β.
Bien que ce n’était pas forcément indispensable, nous avons donné sur la figure 16 les
mesures de capacités grille-canal pour les quatre plaques afin de montrer qu’il y a bien à
chaque fois la présence de la capacité parasite Cov,canal et que celle-ci est bien indépendante de
la longueur de grille quelque soit la plaque. On remarque aussi que les capacités ont l’air de
suivre la surface des transistors. Pour confirmer cela regardons les valeurs de longueur de
grille effectives extraites (voir Tableau 1).
Si SiGe
L(µm) avec poches sans poches avec poches sans poches
10 10 10 10 10
0,1 0,108 0,099 0,112 0,104
0,075 0,086 0,078 0,084 0,08
0,05 0,059 0,048 0,06 0,052
Tableau 1 : Longueurs de grille effectives extraites pour les quatre plaques du lot β.
167
On remarque sur le tableau 1 que les longueurs de grille effectives sont très proches des
longueurs de grille physique signe de l’efficacité de la lithographie e-beam. On note des
valeurs très légèrement plus élevées pour les transistors SiGe par rapport aux transistors de
référence, ceci peut s’expliquer par le fait que la canal soit enterré, donc à cette distance de
l’interface Si/SiO2, les jonctions source et drain sont un peu plus éloignées qu’à l’interface.
On note aussi que les transistors de référence avec poches de surdopage présentent une plus
grande longueur de grille effective que leurs homologues dépourvus de poches de 10nm en
moyenne. Ceci s’explique par le surplus de charges contrôlées par la grille amenées par les
poches qui joue le même rôle qu’une extension de la longueur de grille. D’ailleurs on
remarque que cette différence n’est que de 7nm en moyenne pour les transistors SiGe, ce qui
peut s’expliquer par le fait que la couche de SiGe fasse barrière aux atomes d’Arsenic des
poches de surdopage dont une partie se retrouve bloquée sous la couche SiGe. Donc les
poches joueront moins le rôle d’extension virtuelle de la longueur de la grille que pour les
transistors de référence.
Passons maintenant à la mobilité effective après bien avoir effectué les corrections
nécessaires (voir figure 17).
140
140
140 140
140
140

120120 120120
L=10µm
100100 L=100nm 100100
〈 1〉
L=75nm 〈 1〉
resultatn resultatn
80 80 80 80
resultatn
〈 3〉 L=50nm resultatn
〈 3〉
〈 5〉 〈 5〉
resultatn resultatn
60
〈 7〉 60 60
〈 7〉 60
resultatn resultatn
L=10µm
40 40 40 40
L=100nm
20 20 20 20 L=75nm
L=50nm
0− 1 4
10 0− 1 4
10
7 7 7 7 6 6 6 6
2 .10 -5
7
4 .10 -5
7
6 .10 -5
7
8 .10 -5
7
1 .10 -6
6
1.2 .10 -6
6
1.4 .10 -6
6
000 2 .10 -5
2.10 4 .10 -5
4.10 6 .10 -5
6.10 8 .10 -5
8.10 1 .10 -6
1.10 1.2 .10 -6
1.4 .10 -6 1,6.10
1,2.10 1,4.10 1.6 .10 -6
0
0
0
2.10 4.10 6.10 〈 0〉 8.10 〈 2〉 1.10
〈 4〉 1,2.10 1,4.10
〈 6〉 1,6.10-6 −6
〈 0〉 〈 2〉 〈 4〉
resultatn , resultatn , resultatn , resultatn
〈 6〉
1.465 ×10
−6
resultatn , resultatn , resultatn , resultatn 1.6 ⋅10
Charge d’inversion (C cm-2) Charge d’inversion (C cm-2)
140
140
140 140
140
140

120120 120120
L=10µm
100100 L=100nm 100100
〈 1〉 L=75nm 〈 1〉
resultatnc resultatn
80 80 80 80
L=10µm
resultatnc
〈 3〉 L=50nm resultatn
〈 3〉
〈 5〉 〈 5〉
resultatnc resultatn L=100nm
〈 7〉60 60 60
〈 7〉 60
resultatnc resultatn
L=75nm
40 40 40 40 L=50nm
20 20 20 20
00 0
7 7 7 7 6 6 6
0− 1 4
10
. . 6 .10 -5 8 .10 -5 1 .10 -6 1.2 .10 . 2 .10 -5
7
4 .10 -5
7
6 .10 -5
7
8 .10 -5
7
1 .10 -6
6
1.2 .10 -6
1.4 .10 -6 1,6.10-6
6 6
000 2 10 -5
2.10 4 10 -5
4.10 6.10 〈 0〉 8.10 〈 2〉 1.10
〈 4〉 〈 6〉
1.4 10 -6
1,2.10-6 1,4.10 1,6.10 -6
−6 000 2.10 4.10 6.10 〈 0〉 8.10 〈 2〉 1.10
〈 4〉 1,2.10 1,4.10
〈 6〉 −6
resultatnc , resultatnc , resultatnc , resultatnc 1.6 ⋅10 resultatn , resultatn , resultatn , resultatn 1.6 ⋅10
Charge d’inversion (C cm ) Charge d’inversion (C cm-2) -2
Figure 17 : Mobilités effectives en fonction de la charge d’inversion pour les quatre plaques du lot β.
Commentons la figure 17 :
• Si on regarde les deux plaques de référence, on se rend compte qu’implanter des
poches de surdopage entraîne une baisse significative de la mobilité pour les
transistors courts. On remarque aussi que même pour les transistors censés être
sans poches de surdopage, il y a une légère dégradation de la mobilité à bas
champ aux courtes longueurs de grille due à ce que l’on a appelé des poches
naturelles et dû peut-être à des défauts crées lors du processus de fabrication des
transistors, notamment lors de l’implantation des zones HDD source et drain.
168
Ainsi, nous confirmons les conclusions présentées au paragraphe II.4.2 b). On

remarque de plus que ce phénomène est plus important encore dans les
transistors SiGe.
• Si on regarde les plaques sans poches, on voit très bien le gain en mobilité pour
le transistor long SiGe par rapport à son homologue référence. On s’aperçoit
aussi de la perte de ce gain aux courtes longueurs de grilles.
Pour mieux se rendre compte de ces tendances regardons la mobilité effective par
longueur de grille donnée (voir figure 18).
140
140 70
70
L = 10µm L = 55nm

120
120 60
100
100 50
50
80 40 Si sans poches
Si avec poches
60 30
Si sans poches
40
Si avec poches
20
SiGe sans poches
20 SiGe avec poches 10 SiGe sans poches
SiGe avec poches
00 00
0 2.10-5 4.10-5 6.10-5 1.10-6 1,2.10-6 1,4.10-6 1,6.10-6
8.10-5
0 2E-07 4E-07 6E-07 8E-07 1E-06 1E-06 1E-06 2E-06 00 2.10-5 4.10-5 6.10-5 8.10-5 1.10-6 1,2.10-6 1,4.10-6 1,6.10-6
2E-07 4E-07 6E-07 8E-07 1E-06 1,2E-06 1,4E-06 1,6E-06
Figure 18 : Mobilités effectives en fonction de la charge d’inversion pour le transistor long (L=10µm) a)
et pour le transistor le plus court (L=50nm) b) pour les quatre plaques du lot β.
Sur la figure 18 a) on caractérise bien le gain en mobilité espéré pour le transistor long
(L=10µm) SiGe par rapport au transistor long de référence. On note aussi le faible impact des
poches de surdopage à cette longueur de grille. La figure 18 b) nous confirme que le gain en
mobilité est perdu pour la plus courte des longueurs de grille, la courbe SiGe sans poches
rejoignant celle de son homologue référence. On remarque aussi que rajouter des poches
amplifie ce phénomène.
Si on compare ces courbes avec une extrapolation à partir des résultats de la méthode
fonction Y en incluant les longueurs de grille effectives, nous obtenons un très bon accord. On
peut donc regarder la variation de la mobilité à bas champ avec la longueur de grille (voir
figure 19).
180 180
Mobilité à bas champ (cm2 V-1s-1)
Si sans poches Transistors en batterie

160 Si avec poches 160 Méthode Fonction Y SiGe
SiGe sans poches Transistors isolés
140 140 Méthode Split C-V canaux courts
SiGe avec poches
120 120
100 100
Si
80 80
60 60
40 40
20 20
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 19 : Mobilité à bas champ en fonction de la longueur de grille pour les quatre plaques du lot β (a)
et comparaison avec les résultats avec Fonction Y sur les plaques avec poches (b).
Ainsi, la figure 19 a) contient tous les commentaires précédents sur le gain en mobilité
des transistors SiGe et sur l’effet des poches de surdopage. On peut donc comparer les
résultats obtenus sur les plaques avec poches avec les résultats précédents sur ces plaques
présentés au paragraphe II.4.2 b) et nous trouvons un excellent accord car l’hypothèse
169
d’égalité de la longueur de grille effective et de la longueur de grille physique est une bonne
approximation (voir tableau 1).
En conclusion la méthode Split C-V canaux court a confirmé les tendances observées
sur la mobilité à bas champ au chapitre précèdent pour les dispositifs SiGe. A partir de là,
nous avons voulu comprendre pourquoi et comment la mobilité était dégradée par les poches
et pourquoi on perdait le gain en mobilité aux courtes longueurs de grille. C’est dans cette
optique que nous avons appliqué notre méthode Split C-V canaux courts à basse température.
III.3.2 : Étude à basse température [Romanjek ’2004a]
En effet, comme nous l’avons vu au paragraphe I.3.4 la mobilité dépend de diverses

interactions qui chacune dépendent de la température. En faisant varier la température, nous
éteignons ou augmentons l’influence d’une interaction par rapport à une autre caractérisant
ainsi par exemple la présence de défauts le long du canal. Donc, c’est pourquoi nous avons
refait les mesures présentées au paragraphe précédent en faisant varier la température.
III.3.2 a) : Mesures de la mobilité effective à basse température
Afin de montrer que la méthode Split C-V marche aussi à basse température, la figure
20 donne un exemple de résultat obtenu à diverses températures.
400
400 40
40
Si avec poches Si avec poches L = 50nm
350
350 L = 10µm 35
T = 300K
300
300 T = 250K 30
T = 200K
250
250 T = 150K 25
T = 100K
200
200 T = 50K 20 T = 300K
T = 250K
150
150 15 T = 200K
T = 150K
100
100 10 T = 100K
T = 50K
50
50 55
00 00
0 2.10-5 4.10-5 6.10-5 8.10-5 1.10-6 1,2.10-6 0 2.10-5 4.10-5 6.10-5 8.10-5 1.10-61,2.10-6 1,4.10-6
0,00E+00 2,00E-07 4,00E-07 6,00E-07 8,00E-07 1,00E-06 1,20E-06 0 2E-07 4E-07 6E-07 8E-07 1E-06 1,2E-06 1,4E-06
Charge d’inversion (C -2
cm )
Figure 20 : Mobilité effective en fonction de la charge d’inversion pour le transistor long (L=10µm) (a) et
pour le transistor le plus court (L=50nm) (b) à diverses température pour la plaque référence avec
poches.
Reprenons la cas de la plaque référence avec poches qui, au passage, était celle qui a
illustré la méthode Split C-V canaux courts au paragraphe III.2.2. Sur la figure 20 a) on
observe, pour le transistor long, une augmentation régulière de la mobilité effective lorsqu’on
diminue la température. Ce résultat est classique car lorsqu’on diminue la température on
baisse les interactions avec les phonons (voir § I.3.4 a)) augmentant alors la mobilité effective
à bas champ (voir figure 8 du chapitre I). Par contre, pour le transistor le plus court, le résultat
est très différent : la mobilité augmente légèrement jusqu’à 150K puis a tendance à diminuer
légèrement (voir figure 20 b)). Ainsi, en éliminant les interactions avec les phonons, on met
en évidence un phénomène qui limite la mobilité même à basse température. Comme il y a
des poches de surdopage, on peut incriminer les interactions coulombiennes avec les dopants
des poches. Nous reviendrons sur ce point plus tard (voit § III.3.2.b). Pour y voir plus clair,
nous avons comparé les courbes de mobilités effectives avec une extrapolation via la méthode
Fonction Y (comme expliqué au § III.2.2.f) et nous avons trouvé un excellent accord. Ceci
nous permet alors de tracer la mobilité à bas champ en fonction de la température. Au
170
passage, notons que les valeurs de longueurs effectives extraites sont quasiment
indépendantes de la température, les variations observées sont de 1 à 2nm et peuvent s’inclure
dans la marge d’erreur de la méthode.
700

700

600 600
L=10µm L=10µm
500 500 L=100nm
L=100nm
L=75nm L=75nm
400 400
L=50nm L=50nm
300 300
200 200
100 100
0 0
0 50 100 150 200 250 300 0 50 100 150 200 250 300
Température (K) Température (K)

700

700

600 600
L=10µm L=10µm
500 500 L=100nm
L=100nm
L=75nm 400 L=75nm
400
L=50nm L=50nm
300 300
200 200
100 100
0 0
0 50 100 150 200 250 300 0 50 100 150 200 250 300
Figure 21 : Mobilités à bas champ en fonction de la température pour les quatre plaques du lot β.
La figure 21 est une figure clef pour comprendre ce qui se passe dans ces transistors. En
effet, si on regarde la plaque référence sans poches, on remarque un bon parallélisme des
mobilités à bas champ pour les trois transistors ultra courts par rapport au transistor long
jusqu’à 150K ; en deçà la mobilité à bas champ a tendance à saturer pour les trois transistors
ultracourts. Cela veut dire que même pour la plaque référence sans poches, il y a des défauts
qui limitent la mobilité à bas champ, nous retrouvons notre hypothèse de poches naturelles et
de défauts crées lors du processus de fabrication des MOSFETs notamment lors de
l’implantation HDD source et drain maintes fois évoquée. Si on regarde l’effet des poches en
comparant les deux plaques référence, il apparaît clairement que les poches entraînent une
saturation de la mobilité supplémentaire aux courtes longueurs de grille. Si on regarde l’effet
de la conduction dans un canal enterré SiGe en comparant les plaques sans poches, on
remarque en plus de la perte du gain en mobilité aux courtes longueurs de grille une saturation
de la mobilité supplémentaire aux courtes longueurs de grille. Si on combine les deux
paramètres, la figure 21 d) montre bien que les deux effets s’additionnent ; en clair c’est la
plaque SiGe avec poches qui présente la saturation la plus forte.
171
700 200

Mobilité à bas champ (cm2 V-1s-1) Si sans poches
L = 10µm 180 L = 50nm Si avec poches
600 SiGe sans poches
160
Si sans poches SiGe avec poches
500 140
Si avec poches
SiGe sans poches 120
400
SiGe avec poches
100
300
80
200 60
40
100
20
0 0
0 50 100 150 200 250 300 0 50 100 150 200 250 300
Figure 22 : Mobilité à bas champ en fonction de la température pour le transistor long (L=10µm) (a) et
pour le transistor le plus court (L=50nm) (b) pour les quatre plaques du lot β.
Pour le transistor long (voir figure 22 a)), on remarque que les poches ne jouent pas sur
la mobilité à bas champ mais surtout que le gain en mobilité est préservé au moins jusqu’à
50K, ce qui signifie bien que l’on a un gain en masse effective des trous lorsqu’on conduit
dans une couche SiGe par rapport à une couche Si. Pour le transistor le plus court, la figure 22
b) montre bien qu’il y a un plateau de la mobilité à basse température même pour la plaque
référence sans poches. La valeur de ce plateau est nettement plus basse si on rajoute des
poches, elle diminue aussi si on conduit dans une couche SiGe et si on combine les deux
paramètres, la mobilité à bas champ devient quasiment indépendante de la température.
Donc nous venons de caractériser la présence de défauts limitant la mobilité à bas
champ dans les transistors ultracourts. Il serait utile de pouvoir modéliser l’impact de défauts
de telle ou telle nature sur le comportement de la mobilité à bas champ avec la température.
III.3.2 b) : Modélisation du comportement en température des défauts
Nous avons utilisé un modèle très simple du comportement de la mobilité à bas champ
avec la température en incluant des défauts en utilisant une loi de Mathiessen (voir § I.3.4) :
1 1 1 1
= + + (9)
µ 0 (T ) µ phonons (T ) µcoulomb (T ) µneutre (T )
Avec (voir § I.3.4) :
• µ phonon (T ) = A.(300 T ) : c’est la mobilité due à l’interaction avec les phonons.
µcoulomb (T ) = B.T : c’est la mobilité due à l’interaction avec des centres
•
coulombiens, c'est-à-dire des défauts chargés.
• µneutre (T ) = C : c’est la mobilité due à l’interaction avec des défauts neutres.
où A, B et C sont des constantes que l’on ajustera pour caler les courbes expérimentales à
notre modèle, la valeur des constantes nous donnera l’importance de l’impact d’un type de
mobilité par rapport à l’autre.
172
700
700 700700
700
700

600
600 600600
µ010w3
500
500 L=10µm µ010w3
500500 L=10µm
µ001w3 µ001w3
L=100nm L=100nm
µ00075w3 µ00075w3
400
400
L=75nm
400
400
L=75nm
µ0005w3 µ0005w3
µ010w3fc( a) µ010w3fc( a)
L=50nm L=50nm
µ001w3fc( a)300
µ001w3fc( a)
300
300 300
µ00075w3fc( a) µ00075w3fc( a)
µ0005w3fc( a200
) 200 µ0005w3fc( a200
) 200
100
100 100100
0
3.5 0
0
3.433 0
00 50
50 100
100 150
150 200
200 250
250 300
300 0
00
50
50
100
100
150
150
200
200
250
250
300
300
0 Temp , Temp , Temp , Temp , a 300 Temp , Temp , Temp , Temp , a 300

700
700 700
700
700
700

600
600 600
600
µ010w3
500
500 L=10µm µ010w3
500
500 L=10µm
µ001w3 µ001w3
L=100nm L=100nm
µ00075w3 µ00075w3
400
400
L=75nm 400
400
L=75nm
µ0005w3 µ0005w3
µ010w3fc( a) µ010w3fc( a)
L=50nm L=50nm
µ001w3fc( a)
300
300
µ001w3fc( a)
300
300
µ00075w3fc( a) µ00075w3fc( a)
µ0005w3fc( a200
) 200 µ0005w3fc( a200
) 200
100
100 100
100
0
3.408 0 0
3.134 0
00 50
50 100
100 150
150 200
200 250
250 300
300 00 50
50 100
100 150
150 200
200 250
250 300
300
0 Temp , Temp , Temp , Temp , a 300 0 Temp , Temp , Temp , Temp , a 300

Figure 23 : Comparaison entre les mesures de mobilités à bas champ en fonction de la température
(symboles) et le modèle (lignes) pour les quatre plaques du lot β.
La figure 23 montre que ce modèle simple arrive tout de même à bien reproduire les
mesures expérimentales au moins jusqu’à 50K, en deçà il faudrait utiliser un modèle plus
complexe tenant compte de la dégénérescence statistique des bandes de valences. Il faut bien
sur expliquer comment on est arrivé à caler le modèle avec les points expérimentaux.
L=10µm
Si avec poches Si sans poches SiGe avec SiGe sans
poches poches
A(cm2 /Vs) 113 114 160 160
B(cm2 /VsK) 40 40 30 30
C(cm2 /Vs) / / / /
L=50nm
Si avec poches Si sans poches SiGe avec SiGe sans
poches poches
A(cm2 /Vs) 113 114 160 160
B(cm2 /VsK) 4 4 4 4
C(cm2 /Vs) / 130 180 40
Tableau 2 : Valeurs utilisées pour les trois paramètres du modèle de mobilité à bas champ pour le
transistor le plus long (L=10µm) et le plus court (L=50nm) pour les quatre plaques du lot β.
Le tableau 2 montre les valeurs des paramètres A, B et C utilisées pour caler le modèle.
Tout d’abord, pour le transistor long nous avons considérer que la composante phonon calée
avec la valeur extraire à 300K pour tenir compte du gain en mobilité pour les transistors SiGe,
nous avons ajouté tout de même une légère contribution coulombienne. Nous n’avons pas
ajouté de composantes avec l’ajout de poches car elles ne jouent pas à de telles longueurs de
grille. Puis, nous sommes passé aux transistors courts en gardant la même composante phonon
que le transistor long. Par contre, nous avons accentué la composante coulombienne pour la
173
plaque référence sans poches pour tenir compte des poches naturelles. Puis on a encore
accentué cette composante pour la plaque référence avec poches car les poches sont
constituées de dopants ionisés. De plus, nous avons rajouté une légère composante neutre
pour tenir compte des défauts créés lors de l’implantation des poches. Pour les transistors
SiGe sans poches, nous avons accentué la composante coulombienne et rajouté une légère
composante neutre par rapport à la plaque référence sans poches. Et finalement, pour la
plaque SiGe avec poches, nous avons du rajouter une forte composante neutre pour caler les
points expérimentaux qui peut s’expliquer par des défauts créés lors de l’implantation des
poches à travers la couche SiGe (car on implante les poches après les épitaxies, et sous la
couche SiGe).
Ainsi, avec un simple modèle de défauts, nous pouvons expliquer le comportement de la
mobilité à bas champ des quatre plaques du lot β.
III.3.3 : Conclusion sur les pMOS SiGe
Dans cette partie consacrée aux transistors Silicium Germanium, nous avons suivi le
développement d’une méthode pour mesurer efficacement la longueur de grille effective et la
mobilité effective sur des dispositifs ultracourts. Cette méthode a permis de valider les
hypothèses et de confirmer les conclusions que nous avons tiré sur ce type de dispositifs au
chapitre précédent. En parallèle, cette méthode nous a permis de valider l’étude faite au
chapitre précédent sur l’impact des poches de surdopage sur la mobilité. L’application de
cette méthode à basse température a permit de caractériser les défauts responsables de la
dégradation de la mobilité observée au chapitre précédent sur les dispositifs avec poches et/ou
à canal enterré SiGe. Nous pouvons maintenant dire avec confiance que :
• Lorsqu’on implante des poches de surdopage on crée des défauts et l’interaction
des porteurs du canal avec les dopants des poches et ces mêmes défauts
dégradent la mobilité de ces porteurs et cela d’autant plus que le transistor sera
court.
• Lorsqu’on a un canal enterré en alliage Silicium Germanium, la mobilité de ces
porteurs est dégradée aux courtes longueurs de grille par des défauts et on perd
le gain en mobilité observé aux grandes longueurs de grille. Mais on soupçonne
toujours un relâchement de la contrainte exercée sur la couche enterrée SiGe par
relaxation de cette couche vers les zones HDD source et drain. Cette relaxation
pourrait générer les défauts que l’on observe à basse température à moins que ce
soit eux qui soient à l’origine de la relaxation. En tout cas, cela peut expliquer
pourquoi on se retrouve plus bas en mobilité pour les transistors courts SiGe par
rapport à leurs homologues référence ce qui ne peut s’expliquer uniquement par
un relâchement de la contrainte. La question reste en suspens tant que l’on ne
pourra mesurer les contraintes et les défauts dans le canal d’un transistor
ultracourt.
Au final, la méthode Split C-V canaux courts nous a permis d’éclaircir les mécanismes
contrôlant la mobilité des transistors Silicium Germanium.
III.4 : Résultats sur les nMOS Si:C

Ayant à notre disposition une méthode pour mesurer la mobilité dans les canaux courts,
nous avons décidé de l’essayer sur les transistors nMOS Si:C du lot B. Précisons tout de suite
qu’à cause de l’épitaxie non sélective de la couche Si:C est apparue une capacité parasite
174
importante au niveau des via source et drain qui a gêné le calcul de la mobilité effective. De
plus les fuites de jonction source et drain ont-elles aussi gêné ce calcul. Donc l’extraction de
la mobilité effective a été nettement plus délicate et les conclusions seront donc plus nuancées
dans ce paragraphe.
III.4.1 : Étude de la mobilité effective pour le lot B
Commençons par donner un exemple des capacités extraites (voir figure 24).
1E-11
1.10 -11 1E-11
1.10 -11
épitaxie Si sans poches Si:C 14nm/3nm à 1,1% à 600°C/3nm
1.10 -12
1E-12 L=10µm 1.10
1E-12
-12 L=10µm

L=100nm L=100nm
1E-13
1.10-13
L=75nm 1E-13
1.10-13
L=75nm
L=50nm L=50nm
1E-14
1.10 -14 1E-14
1.10 -14
1E-15
1.10 -15 1E-15
1.10 -15
1E-16
1.10-16 1E-16
1.10 -16
1.10-17
1E-17 1.10 -17
1E-17
-1,5 -1 -0,5 00 0,5 11 1,5 -1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5
-1,5 -1 -0,5 0,5 1,5
Figure 24 : Capacités grille-canal en fonction de la tension de grille pour deux plaques du lot B.
La figure 24 donne deux exemples de capacités mesurées sur une batterie de transistors
isolés de 10µm de largueur de grille. On remarque bien la présence de la capacité parasite
Cov,canal et on vérifie toujours son indépendance vis à vis de la longueur de grille (voir § III.2.2
b)). Donc nous pourrons appliquer notre méthode Split C-V court avec une différence
cependant, nous prendrons comme capacité d’oxyde effective le maximum de la capacité
grille-canal du transistor long (L=10µm) et non plus la valeur à fort Vg car on n’a plus un
plateau à fort Vg mais une légère diminution. Ce phénomène a été observé pour des oxydes
ultrafins [Gilibert ’2004] et comme notre oxyde vaut 1,5nm, on commence à observer cette
baisse. Néanmoins il est très surprenant de constater sur la figure 24 que cette baisse est
présente aussi sur les capacités grille-canal des transistors ultracourts car si on incrimine la
valeur du courant de grille, cela n’est plus valable pour ces transistors ultracourts car celui-ci
se retrouve plusieurs décades en dessous du courant de drain, transistors isolés oblige. Ce
point reste mystérieux surtout que peu de mesures de capacités ont été faites sur des canaux
courts à oxyde ultrafin. Nous en reparlerons au paragraphe de ce chapitre consacré aux
transistors ultracourts à oxyde ultrafin (voir § III.5.1).
1000
1000 1000
1000
Si sans poches Si:C 14nm/3nm à 1,1% à 600°C/3nm
900
900 900
900
L=10µm L=10µm
800
800 800
800
L=100nm L=100nm
700
700 700
700
L=75nm L=75nm
600
600 600
600
L=50nm L=50nm
500
400 500
400
400
500 400
500
300
300 300
300
200
200 200
200
100
100 100
100
0 0 0 0
0 2.10-5 4.10-5 6.10-5 8.10-5 1.10-6 1,2.10-6 1,4.10-6 0 2.10-5 4.10-5 6.10-5 8.10-5 1.10-6 1,2.10-6 1,4.10-6
0 2E-07 4E-07 6E-07 8E-07 1E-06 1,2E-06 1,4E-06 0 2E-07 4E-07 6E-07 8E-07 1E-06 1,2E-06 1,4E-06
Figure 24 : Mobilité effective en fonction de la charge d’inversion pour deux plaques du lot B.
175
A cause des problèmes énoncés précédemment, on s’aperçoit sur la figure 24 que les
courbes pour les deux transistors les plus courts n’ont pas un très bon comportement à faible
charge d’inversion. Néanmoins nous pouvons valider la valeur de la mobilité à bas champ en
comparant avec une extrapolation via la méthode Fonction Y (comme expliqué au § III.2.2.b).

1200
Si avec épitaxie
Si:C 10nm/7nm 1,1% 550°C/3nm

1000 Si:C 10nm/7nm 1,1% 600°C/3nm
Si:C 14nm/3nm 1,1% 550°C/3nm
800 Si:C 6/7nm 0,3% 600°C/7nm
Si:C 11nm/7nm 1,4% 600°C/2nm
600
400
200
0
0,01 0,1 1 10
Figure 25 : Mobilité à bas champ en fonction de la charge d’inversion pour les plaques du lot B.
Remarquons au préalable que nous n’avons pas toujours utilisé les mêmes plaques que
lors de l’étude au paragraphe II.3.2 c), cette fois-ci nous avons pris une référence avec
épitaxie pour avoir une meilleure comparaison et nous avons pris toutes les plaques avec des
poches de surdopage afin de ne pas introduire de confusion possible.
La figure 25 confirme ce que nous avions conclu au paragraphe II.3.2 c) sur la mobilité
à bas champ des transistors Si:C du lot B. Par exemple, on remarque que pour les transistors
sub-0,1µm, le fait de passer de 600°C à 550°C a permis de gagner en mobilité à bas champ en
diminuant le pourcentage d’atomes de Carbone se plaçant en sites interstitiels. Remarquons
sur la figure 25 que pour la plaque Si:C à 1,1% de Carbone avec 7nm d’épaisseur pour la
couche Si:C à 550°C, la mobilité à bas champ pour les transistors sub-0,1µm est quasiment
égale à celle des transistors de référence alors que pour toutes les autres plaques on est en
dessous. Au passage, notons que cette fois-ci nous avons pris la plaque avec des poches de
surdopage pour pouvoir la comparer efficacement avec les autres plaques. On remarque par
contre que pour cette plaque, la mobilité à bas champ pour le transistor long est nettement
plus faible que celle du transistor référence équivalent. Cela veut dire que la couche Si:C crée
des défauts visibles sur le transistor long mais elle permet de bloquer les poches, donc la
mobilité à bas champ se dégrade moins que pour les transistors référence équivalents ; ainsi
aux longueurs sub-0,1µm nous arrivons à garantir la même mobilité à bas champ que les
transistors de référence. Ainsi la figure 25 montre qu’en choisissant bien les paramètres
technologiques des transistors Si:C, on peut garder un bon transport pour les transistors les
plus courts. Tout le souci sera de trouver un équilibre entre performance en tenue de tension
de seuil et transport électrique.
III.4.2 : Conclusion sur les nMOS Si:C
La méthode Split C-V canaux courts nous a permis de confirmer que l’utilisation d’une
couche Si:C crée des défauts qui gênent le transport électrique même aux grandes longueurs
de grille mais que selon les paramètres technologiques de ces transistors nous pouvons garder
un bon transport électrique aux plus courtes longueurs de grille grâce à la propriété de barrière
de diffusion de la couche Si:C. Cette étude nous a confirmé que pour les transistors Si:C (voir
176
figure 25) les forts pourcentage de carbone entraînent une plus forte dégradation de la
mobilité à bas champ et qu’une baisse de la température de croissance de la couche Si:C est
bénéfique à cette même mobilité. Ce lot servait principalement à tester ces deux paramètres
technologiques. Avec les forts pourcentages de Carbone, un gain en mobilité était attendu au
vu de la contrainte en tension que cela amène (voir Annexe C) mais cette étude a permis de
confirmer que ce gain était masqué par la baisse de mobilité engendrée par les défauts dus aux
atomes de Carbone en sites interstitiels qui est accentuée lorsqu’on augmente le pourcentage
de Carbone. Avec les résultats sur la tenue en tension de seuil, on peut dire que baisser la
température de croissance de la couche Si:C est une bonne solution à garder pour les lots
suivants mais que par contre, l’emploi de forts pourcentages de Carbone entraînant plus de
perte au niveau transport électrique canaux courts que de gain en tenue en tension de seuil, il
n’est pas très utile de garder un fort pourcentage de Carbone pour les lots suivants. C’est
d’ailleurs un plus faible pourcentage de Carbone qui a été choisi pour le lot suivant sorti lors
de la rédaction de ce mémoire [Ducroquet ’2004b].
III.5 : Résultats sur les MOS n et p à oxyde ultra fin

Au chapitre précédent, nous avons conclu à une baisse de la mobilité à bas champ avec
la diminution de la longueur de grille, cette dégradation s’accentuant au fil des générations
(voir § II.2.3 d)). Pour confirmer cette analyse, nous avons décidé d’appliquer la méthode
Split C-V canaux courts à ces dispositifs.
III.5.1 : Étude de la mobilité effective pour le lot « GRI »
Pour commencer, montrons les capacités grille-canal mesurées. Auparavant, rappelons

que ces dispositifs ont un oxyde de grille de seulement 1,2nm et que les longueurs de grille
des transistors isolés utilisés ne sont pas exactement les mêmes d’un lot à l’autre (voir § II.1.2
d)) mais par contre la largeur de grille quant à elle vaut toujours 10µm. Comme il y avait une
génération de décalage entre les nMOS et les pMOS, nous ne montrerons pas les résultats
pour le transistor pMOS le plus court (L=55nm).
1E-11
1.10 -11 1E-11
1.10-11
nMOS pMOS
1E-12
1.10 -12 L=10µm 1E-12
1.10-12 L=10µm
L=285nm L=285nm
1E-13
1.10-13 L=150nm 1E-13
1.10 -13 L=150nm
L=55nm
1E-14
1.10 -14 1E-14
1.10-14
1E-15
1.10 -15
1E-15
1.10-15
1.10 -16
1E-16 1.10-16
1E-16
-1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5 -1,5 -1 -0,5 00 0,5 11 1,5
-1,5 -1 -0,5 0,5 1,5
Figure 26 : Capacités grille-canal en fonction de la longueur de grille pour les transistors isolés du lot
« GRI » nMOS (a) et pMOS (b).
Nous retrouvons aussi sur cette architecture la capacité parasite Cov,canal et nous vérifions
toujours son invariance avec la longueur de grille (voir figure 26). Donc nous pourrons
appliquer sans peine la méthode Split C-V canaux courts. Néanmoins, nous remarquons une
baisse progressive de la capacité grille-canal en forte inversion, que nous avions déjà obtenu
177
cela lors du paragraphe consacré au nMOS Si:C (voir §III.3.1). Mais ici cette baisse est
accentuée car l’oxyde est encore plus fin (1,2nm au lieu de 1,5nm).
1,8E-12
1,8.10 -12 3E-14-14
3.10
L = 10µm L = 150nm
1,6.10
1,6E-12
-12
2,5E-14-14
2,5.10
1,4E-12
1,4.10 -12

1,2.10 -12
1,2E-12 2.10
2E-14-14
1E-12
1.10 -12
1,5E-14-14
1,5.10
8E-13
8.10 -13 nMOS nMOS
6E-13
6.10 -13 pMOS pMOS
1.10
1E-14-14
4E-13
4.10 -13
5E-15-15
5.10
2.10
2E-13-13
0 0 0 0
-1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5 -1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5
Figure 27 : Capacités grille-canal en fonction de la longueur de grille pour deux transistors isolés du lot
« GRI » L=10µm (a) et L=150nm (b).
C’est ce que confirme la figure 27. Si on regarde le transistor long (voir figure 27 a)), on
s’aperçoit qu’il y a une baisse progressive de la capacité grille-canal lorsqu’on va vers la forte
inversion, cela autant pour le nMOS que pour le pMOS. Plusieurs études ont été menées pour
comprendre d’où vient cette baisse, plusieurs hypothèses existent : polydéplétion ? courant de
fuite vers la grille ? résistances d’accès ? … etc. Par exemple la référence [Gilibert ’2004]
montre un modèle basé sur l’effet du courant de grille et des résistances d’accès qui
expliquerait cette baisse. Mais le plus surprenant est de constater que cette baisse est présente
dans les transistors ultracourts (voir figure 27 b)), or si elle est due au courant de grille, elle
devrait disparaître à ces longueurs de grilles car dans ce cas, pour des transistors isolés
ultracourts, le courant de grille se retrouve plusieurs décades en dessous du courant de drain
en forte inversion. A notre connaissance, il n’y a pas eu encore d’étude et de modélisation de
cet effet basée sur des mesures expérimentales de capacités sur des canaux ultracourts. A
notre avis, il serait impératif de lancer ce type d’étude pour vraiment comprendre ce qui se
passe d’un point de vue capacitif dans les transistors MOS décananométriques.
Pour ce qui est de la méthode Split C-V, cela nous contraint de prendre comme capacité
d’oxyde effective le maximum de la capacité grille-canal et non plus sa valeur au maximum
de la tension de grille. Ceci nous gêne quand même un peu car on ne peut dire avec certitude
que la capacité Cov,canal sera complètement écranté pour la valeur de tension de grille à
laquelle la capacité grille-canal est maximale.
Leff(µm)
L(µm) L-∆L(µm)
nMOS pMOS nMOS pMOS
0,055 0,031 0,044
0,15 0,155 0,176 0,139 0,16
0,285 0,261 0,279 0,274 0,295
10 10 10 9,989 10,01
Tableau 3 : Longueurs de grille effectives extraites par les deux méthodes pour les transistors isolés du lot
« GRI ».
Le tableau 3 donne les valeurs de longueur de grille extraites en prenant le maximum de
la capacité grille-canal. Si on regarde les résultats de la méthode laissant libre le décalage, on
se rend compte pour le transistor ultracourt nMOS qu’il est plus court d’environ 25nm, ce qui
est compatible avec le type de lithographie employée (hybride DUV e-beam) et avec ce que
l’on sait de la forme de la grille qui n’est pas vraiment tout à fait conventionnelle (grille
nuntchée non décrite dans ce mémoire).
178
450
450 9090

400 nMOS 8080 pMOS
350 7070
300 6060
250 5050
200
200 4040
150
150 L=10µm 3030 L=10µm
100 L=285nm 2020 L=285nm

L=150nm L=150nm
50
50 1010
L=55nm
0 0 0 0
0 5.10-7 1.10-6 1,5.10-6 2.10-6 0
0,00E+00 5.10-7
5,00E-07 1.10-6
1,00E-06 1,5.10 -6
1,50E-06 2.10-6
2,00E-06
0,E+00 5,E-07 1,E-06 2,E-06 2,E-06
Figure 28 : Mobilité effective en fonction de la charge d’inversion pour les transistors isolés du lot
La figure 28 donne le résultat après corrections du calcul de la mobilité effective en
fonction de la charge d’inversion. On remarque que la mobilité n’est quasiment pas dégradée
pour une longueur de grille entre 10µm et 285nm que ce soit pour les nMOS ou les PMOS,
elle commence à l’être à partir de 150nm mais même pour le 55nm nMOS, la dégradation
n’est pas si grande que ça. Cela nous rappelles les conclusions de ce lot présentés au
paragraphe II.2.3 a). Pour s’en convaincre, comparons la mobilité à bas champ extraite
précédemment par la méthode « Fonction Y » en ayant posé Leff=L (voir § II.2.3 a)) et la
nouvelle mobilité à bas champ en prenant les valeurs extraites de longueur de grille effective.
Nous avons vérifié que ces valeurs collent bien avec les courbes expérimentales de la figure
28 en extrapolant une mobilité effective à partir des paramètres extraits avec la méthode
« Fonction Y » comme présenté au paragraphe III.2.2 f).
600 140
nMOS pMOS
500 120
100
400
80
300
60
Transistors en batterie Transistors en batterie
200 Méthode Fonction Y Méthode Fonction Y
40
Transistors isolés Transistors isolés
100 Méthode Split C-V canaux courts Méthode Split C-V canaux courts
20
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 29 : Mobilité à bas champ en fonction de la longueur de grille pour les transistors isolés avec Split
C-V canaux courts et pour les transistors en batterie à source et grille communes avec Fonction Y du lot
Ainsi la figure 29 montre que toute l’étude que nous avons faite au chapitre précédent
sur les transistors en batterie est valable car les résultats sur les transistors isolés collent plutôt
bien malgré le fait que ce soient des batteries différentes et que les longueurs de grille
effectives ne soient pas tout à fait les mêmes. Ainsi si on regarde l’évolution de la mobilité à
bas champ avec la longueur de grille des transistors isolés, on retrouve exactement les mêmes
tendances que pour les transistors en batterie. Il est bien dommage de ne pouvoir appliquer
cette méthode sur les transistors en batterie car on aurait une comparaison directe et avec un
plus grand nombre de points.
Nous pouvons tout de même conclure que la méthode Split C-V nous a permis sur ce lot
de mesurer la mobilité effective. Nous avons pu alors confirmer les tendances observées au
chapitre précédent, c'est-à-dire une légère dégradation de la mobilité à bas champ aux plus
179
faibles longueurs de grille plus prononcée pour les nMOS que pour les pMOS. Nous pensons
donc toujours que ce sont les poches de surdopage présentes dans ces dispositifs qui sont
responsables de cette dégradation.
III.5.2 : Étude de la mobilité effective pour le lot « MDX »
Comme le lot « MDX » est très similaire du lot « GRI », nous irons assez vite sur les
résultats obtenus sur ce lot car ils sont aussi très proches des résultats du lot « GRI » présentés
au paragraphe précédent.
1E-11
1.10 -11 1E-11
1.10 -11
nMOS pMOS
1E-12
1.10 -12 L=10µm 1.10
1E-12
-12

L=285nm L=10µm
1E-13 L=150nm 1E-13 L=285nm

1.10 -13 1.10-13
L=45nm L=150nm
1E-14
1.10-14 1.10
1E-14
-14
1E-15
1.10-15
1.10 -15
1E-15
1E-16
1.10 -16
1.10-16
1E-16
-1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5 -1,5 -1 -0,5 00 0,5 11 1,5
-1,5 -1 -0,5 0,5 1,5
« MDX » nMOS (a) et pMOS (b).
Par souci de vérité, nous montrons sur la figure 30 les capacités grille-canal mesurées
sur le lot « MDX », nous retrouvons bien ici aussi la capacités parasite Cov,canal.
Leff(µm) L(µm) L-∆L(µm)
nMOS pMOS nMOS pMOS
0,045 0,034 0,029
0,15 0,148 0,147 0,134 0,13
0,285 0,251 0,25 0,269 0,265
10 10 10 9,984 9,98
« MDX ».
Les longueurs effectives extraites sont regroupées dans le tableau 4. Si on regarde les
résultats de la méthode laissant libre le décalage, on se rends compte pour le transistor
ultracourt nMOS qu’il est plus court d’environ 10nm, ce qui est raisonnable compte tenu de sa
technologie. De plus, on trouve une cohérence entre les nMOS et les pMOS.
500
500 100
450
450 nMOS 90
90 pMOS
400
400 80
80
350
350 70
70
300
300 60
60
250
250 50
50
200
200 40
40
L=10µm L=10µm
150
150 30
30
L=285nm L=285nm
100
100 20
20
L=150nm L=150nm
5050 10
10
L=55nm
0 0 0 0
0
0,00E+00 5.10-7
5,00E-07 1.10-6
1,00E-06 1,5.10 -6
1,50E-06 0 5.10-7 1.10-6 1,5.10-6
0,E+00 5,E-07 1,E-06 2,E-06
180
Pour ce qui est de la mobilité effective, la figure 31 nous apprend qu’il y a une
dégradation régulière forte pour les nMOS quand on descend en longueur de grille alors que
pour les pMOS elle est moins marquée.
700 160

nMOS pMOS
600 140
120
500
100
400
80
300
Transistors en batterie 60 Transistors en batterie
Méthode Fonction Y Méthode Fonction Y
200
Transistors isolés 40 Transistors isolés
Méthode Split C-V canaux courts Méthode Split C-V canaux courts
100 20
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 32 : Mobilité à bas champ en fonction de la longueur de grille pour les transistors isolés avec Split
C-V canaux courts et pour les transistors en batterie à source et grille communes avec Fonction Y du lot
Si on compare avec les résultats du chapitre précédent avec la méthode « Fonction Y »,
une bonne corrélation est constatée, en tout cas au niveau des tendances (voir figure 32). Nous
pouvons dons aussi dire pour ce lot qu’il y a dégradation de la mobilité à bas champ lorsqu’on
réduit la longueur de grille, surtout pour les nMOS. Comme pour le lot « GRI », nous
pouvons dire que la méthode Split C-V canaux courts nous a permis de confirmer les résultats
obtenus au chapitre précédent.
III.5.3 : Étude de la mobilité effective pour le lot « HKC »
Sur ce lot, nous avions remarqué une accentuation des tendances sur la mobilité par
rapport aux deux lots précédents. Voyons si la méthode Split C-V canaux courts le confirme.
1E-11
1.10 -11 1E-11
1.10 -11
nMOS pMOS
1E-12
1.10 -12 L=10µm 1E-12
1.10 -12
L=10µm
L=1µm L=1µm
1E-13
1.10-13 L=140nm 1E-13
1.10-13 L=140nm
L=60nm L=60nm
L=40nm L=40nm
1E-14
1.10 -14 1E-14
1.10 -14
1E-15
1.10 -15 1E-15
1.10 -15
1E-16
1.10-16 1.10-16
1E-16
-1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5 -1,5
-1,5 -1
-1 -0,5
-0,5 00 0,5
0,5 11 1,5
1,5
« HKC » nMOS (a) et pMOS (b).
Nous montrons sur la figure 33 les capacités grille-canal mesurées sur le lot « HKC »,
nous retrouvons bien ici aussi la capacités parasite Cov,canal. Nous avons aussi montré le
transistor pMOS le plus court car pour ce lot, il a d’aussi bonnes caractéristiques électriques
que son homologue nMOS.
181
Leff(µm) L(µm) L-∆L(µm)

nMOS pMOS nMOS pMOS
0,04 0,04 0,043 0,019 0,027
0,06 0,053 0,057 0,039 0,047
0,14 0,12 0,14 0,119 0,127
1 0,94 0,945 0,979 0,987
10 10 10 9,979 9,987
« HKC ».
Les longueurs effectives extraites sont regroupées dans le tableau 5. Si on regarde les
résultats de la méthode laissant libre le décalage, on se rend compte pour les deux transistors
ultracourts nMOS et pMOS on a une longueur de grille effective très proche de la longueur de
grille physique, ce qui est raisonnable compte tenu de sa technologie. De plus, on retrouve
aussi ici une cohérence entre les nMOS et les pMOS.
400
400 90
90
L=10µm

L=10µm
nMOS 80
80 pMOS
350
350
L=1µm L=1µm
L=140nm 70
70
300
300
L=60nm 60
60
250
250 L=140nm
L=40nm
50
50 L=60nm
200
200
40
40 L=40nm
150
150
30
30
100
100
20
20
50
50
10
10
0 0 0 0
0 5.10-7 1.10-6 1,5.10-6 2.10-6 0 5.10-7 1.10-6 1,5.10-6
0,E+00 5,E-07 1,E-06 2,E-06 2,E-06 0,E+00 5,E-07 1,E-06 2,E-06
Pour ce qui est de la mobilité effective, la figure 34 montre sans aucune ambiguïté qu’il
y a une dégradation importante et régulière autant pour les nMOS que les pMOS quand on
descends en longueur de grille. De plus, apparaît un phénomène particulier qui fait s’aplatir la
mobilité effective à faible charge d’inversion, et cela de plus en plus fortement au fur et à
mesure que l’on diminue la longueur de grille. Ce phénomène apparaît de façon plus légère
pour les deux premiers lots (voir figures 28 et 31) mais nous ne l’avions pas relevé car à
cause des décalages des tensions de seuil, les valeurs extraites à très faible valeur de charge
d’inversion (Qinv<2µC.cm-2) peuvent comporter une certaine incertitude. Cet aplatissement
s’explique par l’interaction coulombienne due aux poches de surdopage, et comme le lot
« HKC » a des poches très dosées, il est logique que ce phénomène soit plus présent. De plus,
on remarque sur la figure 34 que cette aplatissement à faible charge d’inversion est plus
important pour les pMOS que pour les nMOS ; or nous avions déjà remarqué au paragraphe
II.2.3 c) que les poches de surdopage pour les pMOS semblaient un peu trop dosées et que
notamment sur la tension de seuil nous remarquions un RSCE bien plus fort pour les pMOS
que pour les nMOS. Ainsi l’extrapolation de la mobilité effective en utilisant la formule (8) ne
sera donc pas valable à faible charge d’inversion, donc la mesure réelle de la mobilité
effective est indispensable dans ce cas.
182
Mobilité à bas champ (cm2 V-1s-1) 600 160

nMOS pMOS
140
500
120
400
100
300 80
Transistors en batterie 60 Transistors en batterie

200 Méthode Fonction Y Méthode Fonction Y
Transistors isolés 40 Transistors isolés
100 Méthode Split C-V canaux courts Méthode Split C-V canaux courts
20
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 35 : Mobilité effective en fonction de la longueur de grille pour les transistors isolés avec Split C-
V canaux courts et pour les transistors en batterie à source et grille communes avec Fonction Y du lot
Si on compare avec les résultats pour la mobilité à bas champ au chapitre précédent,
une bonne corrélation est constatée, en tout cas au niveau des tendances (voir figure 35). Nous
pouvons dons aussi dire pour ce lot qu’il y a forte dégradation de la mobilité à bas champ
lorsqu’on réduit la longueur de grille, autant pour les nMOS que pour les pMOS. Nous
pouvons dire ici aussi que la méthode Split C-V canaux courts nous a permit de confirmer les
résultats obtenus au chapitre précédent avec la méthode « Fonction Y ».
III.5.4 : Comparaison des lots
La méthode Split C-V a permis de confirmer les résultats obtenus au chapitre précédent
pour ce qui est de la mobilité à bas champ, donc il n’est pas utile d’y revenir ici. Par contre,
nous avions constaté au chapitre précédent (voir § II.2.3 d)) que la forte dégradation de
mobilité à bas champ pour le lot « HKC » n’entraînait pas automatiquement une forte baisse
du courant de drain en forte inversion. En effet, si on part de la formule de la mobilité
effective en fonction de la tension de grille en régime ohmique :
µ0 W
µ eff (V g ) = avec θ1 = θ1, 0 + µ0 C ox Rsd
1 + θ1 (V g −V t ) + θ 2 (V g − Vt )
2 (10)
L
et si on regarde à géométrie fixe pour un transistor ultracourt et si on a des valeurs très faibles
pour le second facteur d’atténuation de mobilité, on peut tracer la mobilité effective en
fonction de la tension de grille pour diverses valeurs de mobilité à bas champ et de résistance
série source-drain.
300
300
300
300
300
300
W=10µm L=50nm W=10µm L=50nm
250
250 250
250
µ0 = 300cm2V-1s-1 µ0 = 300cm2V-1s-1 ; Rsd = 600Ω.µm
µ0 = 200cm2V-1s-1 µ0 = 200cm2V-1s-1; Rsd = 400Ω.µm

200
200
Rsd = 600Ω.µm 200
200
µ0 = 100cm2V-1s-1 µ0 = 100cm2V-1s-1 ; Rsd = 200Ω.µm

µeff( x , 300 , 60) µeff( x , 300 , 60)
µeff( x , 200 , 60) µeff( x , 200 , 40)
150 150 µ0 = 50cm2V-1s-1 150
150
µ0 = 50cm2V-1s-1 ; Rsd = 100Ω.µm
µeff( x , 100 , 60) µeff( x , 100 , 20)
µeff( x , 50 , 60) µeff( x , 50 , 10)
100
100 100
100
50 50 50 50
0
16.129 0 0
25.316 0
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0 0.2 0.4 0.6 0.8 1 1.2 1.4
00 0,2 0,4 0,6 0,8
x 1 1,2 1,4 1.5 00 0,2 0,4 0,6 0,8
x 1 1,2 1,4 1.5
(Vg – Vt) (V) (Vg – Vt) (V)

Figure 36 : Extrapolation de la mobilité effective en fonction de la tension de grille en variant la mobilité
à bas champ à résistance série source-drain fixe (a) et variable (b).
183
La figure 36 montre le calcul de la mobilité effective en utilisant l’équation (10) et en

prenant Cox=1,5µC.cm-2 et θ1,0=0,5V-1. Ainsi, si on regarde la figure 36 a), on se rend compte
que pour un transistor court, en forte inversion, la mobilité effective est proportionnellement
moins dégradée qu’au voisinage du seuil quand on diminue la valeur de la mobilité à bas
champ. Ceci s’explique facilement par le fait que pour une valeur plus faible de mobilité à bas
champ on obtient une valeur plus faible pour le premier facteur d’atténuation de mobilité.
Donc malgré le fait qu’on parte de plus bas au voisinage du seuil, les courbes convergent en
forte inversion. Si de plus, on diminue la valeur de la résistance série à chaque fois qu’on
diminue la valeur de la mobilité à bas champ, on peut même se retrouver avec un léger gain
en courant en très forte inversion. Or nous avons vu qu’au fur et à mesure des lots, pour les
canaux courts, la mobilité à bas champ diminue mais la résistance série aussi. Donc, cela
explique pourquoi nous nous retrouvons avec un courant de drain quasi-identique à chaque
génération en forte inversion à longueur de grille ultracourte fixe.
Pour confirmer cela, grâce à la méthode Split C-V canaux court, nous avons accès à la
mesure de la mobilité effective en forte inversion. Car regarder à forte polarisation de grille
revient à regarder à forte charge d’inversion en ayant vérifié par nos mesures que
Qinv = C ox (V g − Vt ) . Mais il faut évidemment prendre la mobilité effective non corrigée de
l’influence de la résistance série source-drain car on s’intéresse au courant final et non plus
qu’au canal d’inversion intrinsèque comme dans tous les paragraphes précédents de ce
chapitre.
500
500 500
Lot « GRI » L=10µm

450
450 450
450
Lot « MDX » L=10µm
L=285nm L=285nm
400
400 400
L=150nm L=150nm
350
350 350
L=55nm L=45nm
300
300 300
250
250 250
200
200 200
150
150 150
150
100
100 100
100
50
50 50
50
0 0 00
0 5.10-7 1.10-6 1,5.10-6 2.10-6 0 5.10-7 1.10-6 1,5.10-6 2.10-6
0,0E+00 5,0E-07 1,0E-06 1,5E-06 2,0E-06 0,0E+00 5,0E-07 1,0E-06 1,5E-06 2,0E-06
500
L=10µm
450
450
Lot « HKC »
L=1µm
400
L=140nm
350
L=60nm
300
300 L=40nm
250
200
150
150
100
100
50
50
0 0
0 5.10-7 1.10-6 1,5.10-6 2.10-6
0,0E+00 5,0E-07 1,0E-06 1,5E-06 2,0E-06
Figure 37 : Mobilité effective non corrigée de Rsd en fonction de la charges d’inversion pour les nMOS
des trois lots « GRI » (a), « MDX » (b) et « HKC » (c).
La figure 37 montre la mobilité effective sans correction de Rsd pour les nMOS des trois
lots. Si on compare cette figure avec les courbes avec correction de Rsd (comparez la figure 37
avec les figures 28 a), 31 a) et 34 a)), nous retrouvons le fait que la mobilité est dégradée à
fort champ à cause des accès source-drain. Nous pouvons déjà dire en comparant les figures
184
37 a), b) et c) que pour le lot « HKC », aux courtes longueurs de grille, la mobilité s’atténue
moins à fort champ, signe d’un plus faible premier facteur d’atténuation de mobilité. Comme
nous n’avons pas toujours la même longueur de grille à chaque lot, pour comparer
efficacement les générations de transistors, il faut prendre la mobilité effective à charge
d’inversion fixe.
450 450
Qinv = 0,4 µC.cm-2
Qinv = 0,4 µC.cm-2 Lot « GRI » Lot « MDX »

400 Qinv = 0,8 µC.cm-2

400 Qinv = 0,8 µC.cm-2
350 Qinv = 1,2 µC.cm-2 350 Qinv = 1,2 µC.cm-2
300 Qinv = 1,6 µC.cm-2 300 Qinv = 1,6 µC.cm-2
250 250
200 200
150 150
100 100
50 50
0 0
0,01 0,1 1 10 0,01 0,1 1 10
450
Qinv = 0,4 µC.cm-2
Lot « HKC »
400 Qinv = 0,8 µC.cm-2
350 Qinv = 1,2 µC.cm-2
300 Qinv = 1,6 µC.cm-2
250
200
150
100
50
0
0,01 0,1 1 10
Figure 38 : Mobilité effective non corrigée de Rsd en fonction de la longueur de grille à différentes
charges d’inversion pour les nMOS des trois lots « GRI » (a), « MDX » (b) et « HKC » (c).
Commentons la figure 38 : pour le lot « GRI », la mobilité effective « totale » (c'est-à-
dire non corrigée de Rsd) baisse avec la longueur de grille ce qui est tout à fait conforme à la
relation (10). Si on regarde à longueur de grille fixe, on se rend compte que la mobilité
effective « totale » baisse avec la charge d’inversion ce qui est aussi tout à fait conforme à la
relation (10). Mais si on fait attention on se rend compte que cette baisse est
proportionnellement la même quelque soit la longueur de grille, ce qui signifie que la mobilité
à bas champ est quasiment la même. Par contre avec le lot « MDX » on commence à voir un
resserrement des valeurs à différentes charges d’inversion aux faibles longueurs de grille
signe d’une baisse de la mobilité à bas champ à ces longueurs là (voir commentaire de la
figure 32) ; ce resserrement étant encore plus marqué pour le lot « HKC ».
185
300
Mobilité à fort champ (cm2 V-1s-1)

Mobilité à bas champ (cm2 V-1s-1) 600
Qinv = 0 µC.cm-2 Qinv = 1,6 µC.cm-2
500 250
400 200
300 150
200 100
Lot « GRI» Lot « GRI»
Lot « MDX » Lot « MDX »

100 50
Lot « HKC » Lot « HKC »
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 39 : Mobilité à bas champ (a) et mobilité effective non corrigée de Rsd à fort champ (b) en fonction
de la longueur de grille pour les nMOS des trois lots.
La figure 39 a) rappelle que la mobilité à bas champ calculée précédemment (ce qui
revient à prendre nulle la charge d’inversion) se dégrade beaucoup plus pour le lot « HKC »
que pour les autres lots ; et on se rend compte que pour les transistors sub-0,1µm, la mobilité
à bas champ est plus faible d’un facteur deux pour le lot « HKC » par rapport au lot « MDX »
et plus d’un facteur trois par rapport au lot « GRI ». Il en va tout autrement à fort champ, la
figure 39 b) montre qu’à forte charge d’inversion, la mobilité effective est quasiment la même
pour les trois lots pour les nMOS sub-0,1µm. Donc la baisse de mobilité à bas champ
conjuguée à une baisse de la résistance série source-drain entraîne une aussi bonne mobilité
effective à fort champ pour les transistors ultracourts du lot « HKC » que ceux des autres lots.
Par ricochet, le courant de drain en forte inversion (Ilin) sera alors quasiment le même. Nous
venons donc de vérifier la propriété observée sur la figure 54 du chapitre II et nous avons
trouvée son explication.
140 70
Mobilité à fort champ (cm2 V-1s-1)
Qinv = 0 µC.cm-2 Qinv = 1,6 µC.cm-2

120 60
100 50
80 40
60 30
40 Lot « GRI» 20 Lot « GRI»

20 10
0 0
0,01 0,1 1 10 0,01 0,1 1 10
Figure 40 : Mobilité à bas champ (a) et mobilité effective non corrigée de Rsd à fort champ (b) en fonction
de la longueur de grille pour les pMOS des trois lots.
Par souci de cohérence, nous montrons sur la figure 40 les résultats sur les pMOS pour
la comparaison faible champ-fort champ. Nous retrouvons les mêmes tendances que pour les
nMOS c'est-à-dire une convergence de la mobilité effective « totale » à fort champ aux
courtes longueurs de grille pour les trois lots.
Au paragraphe II.2.3 a) nous avions esquissé une relation entre le dopage et la mobilité
bas champ afin d’expliquer pourquoi lorsqu’on polarise en inverse le substrat on éteint l’effet
des poches de surdopage. Maintenant que grâce à la méthode Split C-V canaux courts nous
avons mesuré la baisse de mobilité à bas champ aux courtes longueurs de grille et cela pour
chaque lot, nous pouvons essayer de relier cette baisse de la mobilité à bas champ au
surdopage apporté par les poches de façon quantitative. En effet, dans la littérature [Masetti
186
’83] a été modélisé le lien entre le dopage d’un barreau de Silicium et mobilité des porteurs
selon la nature et la concentration de ce dopage.
− µ − µ min µ1
µ 0e ( N a ) = µ min + max α
− β
 Na   Cs  (11)
1 +   1 +  
 Cr   Na 
Nc
h+
− µ max µ1
µ ( N d ) = µ min e
0
Nd
+ α
− β
N  C  (12)
1 +  d  1 +  s 
 Cr   Nd 
Les formules (11) et (12) sont tirées de la référence [Masetti ’83], elles donnent la
relation entre la mobilité à bas champ des électrons (équation (11)) et des trous (équation
(12)) en fonction du dopage. Les termes µmin, µmax, µ1, Nc, Cr et Cs sont des paramètres de fit
que l’on choisit empiriquement pour caler ce modèle à des mesures expérimentales faites sur
des barreaux de Silicium (voir tableau 6).
Arsenic Phosphore Bore
2 -1 -1
µ min (cm V s ) 52,2 68,5 44,9
2 -1 -1
µ max (cm V s ) 1417 1414 470,5
2 -1 -1
µ 1 (cm V s ) 43,3 56,1 29
-3 16 16 17
C r (cm ) 9,68.10 9,2.10 2,23.10
-3 20 20 20
C s (cm ) 3,43.10 3,41.10 6,1.10
-3 16
N c (cm ) - - 9,23.10
α 0,68 0,711 0,719
β 2 1,98 2
Tableau 6: Valeurs des paramètres pour les équations (11) et (12) pour l’Arsenic, le Phosphore et le Bore
[Masetti ’83].
10000
1 .10
1.406 ×10
3
4
Masetti ’83
Silvaco
µe
Mobilité (cm2 V-1s-1)
1000
1 .10
3
〈 1〉
M
µtheoAs( NFitn )
µh
〈 2〉
M
+ Dopage P
µtheoB( NFitp )
µtheoP ( NFitn )
Dopage As
100100 Dopage B
10 1010. 14
1 .10
15
1 .10
16 . 17 . 18 . 19 . 20 . 21 1 .10 22
22
1 10 14 1 10 1 10 18 1 10 19 1 10 20 1 10 21
1.10 1.1015 1.1016 1.10M17 , NFitn1.10 1.10 1.10 1.10 1.10
14 〈 〉 0 〈 〉
0 21
10 , M , NFitp , NFitn 3.8 ×10
Dopage (at cm-3)

Figure 41: Comparaison entre le modèle de Masetti [Masetti ’83] et les valeurs du logiciel Silvaco pour la
mobilité à bas champ en fonction du dopage pour les électrons et les trous.
Nous avons vérifié que ce modèle coïncidait avec les données utilisées dans les
simulateurs les plus récents comme Athéna de Silvaco (voir figure 41). Si on regarde les
valeurs données par Silvaco, nous retrouvons sur la figure 41 le résultat mainte fois évoqué
dans ce mémoire, c'est-à-dire le fait que la mobilité des électrons est supérieure à celle des
trous ; néanmoins cela n’est plus vrai aux très fortes valeurs de dopage où les courbes se
187
croisent (N>1020cm-3). Pour le modèle de Masetti précisons tout de suite qu’il s’agit de
mobilité de porteurs majoritaires dans un barreau de Silicium. Ceci explique la différence de
mobilité des électrons selon le type de dopant (Arsenic ou Phosphore) à forte concentration
(N>1019cm-3). Or les données Silvaco sont des mobilités de porteurs minoritaires pour être
dans le cas d’un canal d’inversion d’un MOSFET, ainsi pour les électrons c’est un dopage
substrat Bore qui est utilisé alors que pour les trous c’est un dopage Arsenic. Or les porteurs
minoritaires doivent être en théorie moins sensibles à la nature du dopant pour un type de
dopage donné. Ainsi la figure 41 montre que l’on peut approximer la mobilité des électrons
minoritaires dans un substrat Bore par celle des électrons majoritaires dans un substrat
Arsenic ou Phosphore et cela jusqu’à 1019cm -3. Au-delà, on pourrait prendre une sorte de
moyenne entre les deux natures de dopants mais pour contourner ce problème nous avons
décidé de prendre les données de Silvaco comme modèle. Pour les trous, nous faisons la
même chose même si on s’aperçoit sur la Figure 41 que le modèle de mobilité des trous
majoritaires dans le Bore colle assez bien avec les données de mobilité de trous minoritaires
dans l’Arsenic de Silvaco.
Ainsi à partir des données de Silvaco on peut calculer un dopage effectif pour les
transistors des trois lots en connaissant leur mobilité à bas champ.
1.10
10
20
20
1 .10
20 1.10
10
1 .1020
20
20
nMOS pMOS
Dopage effectif (at cm-3)
Dopage effectif (at cm-3)
Lot « GRI» Lot « GRI»

1.10 19
1 .10
19
1.10
1 .1019
19

NsubGRIn NsubGRIp
NsubMDXn NsubMDXp
NsubHKCn NsubHKCp
1.10 18
1 .10
18
1.10
1 .1018
18
17
1.10 1.10
17
17
17
10 1 .10 10 1 .1017
17
0.01 0.1 1 10 0.01 0.1 1 10
0,01
0.03 0,1 LGRIn , LMDXn , LHKCn 1 10
10 0,01
0.03 0,1 LGRIp , LMDXp , LHKCp 1 10
10

Figure 42 : Dopage effectif pour les transistors des batteries à source et grille commune nMOS (a) et
pMOS (b) pour les trois lots.
La figure 42 donne donc le dopage effectif vu par les porteurs des transistors nMOS et
pMOS des trois lots. Cette figure est très riche en enseignements, procédons donc pas à pas :
• Tout d’abord, nous avons décidé de prendre comme valeur maximale de dopage
effectif une concentration de 1020cm-3 car au-delà de cette valeur interviennent
des phénomènes physiques comme la compensation des dopants aux jonctions
source-substrat et drain-substrat ou bien aussi la sensibilité de la mobilité des
porteurs minoritaires à la nature du dopant utilisé pour un type de dopage donné.
Donc une grande incertitude sur la relation mobilité-dopage plane au-delà de
cette valeur, donc nous préférons la prendre comme une limite haute.
• Si on regarde pour les transistor longs (L>1µm), nous trouvons un plateau
autours de 2.1018 atomes par cm3 pour les pMOS et autours de 3.1017 atomes par
cm3 pour les nMOS et cela pour les trois lots. Pour les pMOS ce résultat semble
correct compte tenu des valeurs attendues extraites via les valeurs de pente sous
le seuil (non rapportées dans ce mémoire). Par contre pour les nMOS, les valeurs
trouvées sont une décade en dessous des valeurs attendues. Comment expliquer
cela ? Il suffit de se rappeler que ces valeurs de dopage effectif sont celle vues
par les porteurs et non le dopage moyen et de garder en tête le profil de dopage
en profondeur selon le type de dopants utilisés. Pour les pMOS, on utilise de
l’Arsenic ou du Phosphore, ces éléments diffusant peu après leur implantation,
le profil de dopage en profondeur est rétrograde, donc on pourrait penser qu’à
188
cause de l’éloignement du barycentre des porteurs de l’interface Si/SiO2 le

dopage effectif soit celui à la profondeur d’implantation (≈1nm), ceci se
mesurant facilement par SIMS. Or lorsqu’on extrait le dopage à partir de la
pente sous le seuil, on extrait la valeur moyenne de dopage. Pour les nMOS ,
c’est le Bore qui est utilisé or c’est un élément très diffusif, donc le dopage en
profondeur sera beaucoup moins rétrograde, entraînant une valeur plus faible de
dopage à la profondeur d’implantation que celle pour un profil de dopage
comme celui de l’Arsenic ou du Phosphore.
• Pour le lot « GRI » on observe une légère augmentation du dopage effectif entre
le transistor le plus long et le plus court de 37% pour les nMOS et de 30% pour
les pMOS. Pour le lot « MDX » cette augmentation est plus marquée, elle atteint
un facteur 4 pour les nMOS et un facteur 2 pour les pMOS. On peut donc dire
que les porteurs voient une augmentation du dopage effectif du au surdopage
amené par les poches et que cette augmentation est de plus en plus forte
lorsqu’on diminue la longueur de grille.
• Pour le lot « HKC » une augmentation de plus de deux décades pour les nMOS
comme pour les pMOS. Toutefois aux très courtes longueurs de grille
(L<0,1µm) on peut soupçonner que les défauts crée lors de l’implantation des
poches jouent le rôle d’une augmentation artificielle du dopage effectif car ils
entraînent une baisse supplémentaire sur la mobilité ; nous avons pensé à cette
explication car nous savons que pour ce lot l’énergie d’implantation est plus
élevée que pour les deux premiers lots. Si on arrête notre analyse à 100nm de
longueur de grille, on observe une augmentation d’un facteur 6 pour les nMOS
et d’un facteur 8 pour les pMOS ce qui est compatible avec le fait que pour ce
lot les poches soit nettement plus dosées que pour les deux premiers lots.
En résumé, nous avons essayé de quantifier l’augmentation du dopage effectif vu par les
porteurs en utilisant un modèle de variation de la mobilité avec le dopage. Bien que des
incertitudes demeurent aux fortes concentrations (N>1020cm-3), nous pouvons quand même
relier la dose et l’énergie d’implantation des poches à une augmentation du dopage effectif vu
par les porteurs entraînant une baisse de la mobilité à bas champ de ceux-ci.
En conclusion sur les transistors ultracourts et à oxyde ultrafin, nous pouvons affirmer
grâce à la méthode Split C-V canaux courts, que la mobilité à bas champ est dégradée aux
courtes longueurs de grille et cela de plus en plus au fur et à mesure des générations. Nous
pouvons incriminer les poches de surdopage dont nous avons vu que l’énergie et la dose
d’implantation augmentaient à chaque génération. Nous pouvons aussi affirmer que la
mobilité effective tenant compte du transport dans les accès a quasiment la même valeur aux
courtes longueurs de grille au fur et à mesure des générations expliquant le fait que l’on garde
à chaque fois un bon niveau de courant en forte inversion.
Un point reste à éclaircir, c’est d’expliquer et de modéliser la baisse de la capacité
grille-canal en forte inversion que l’on a mesurée sur nos dispositifs à oxyde ultrafin même
sur des transistors isolés ultracourts.
III.6 : Conclusion
Ce chapitre a permis de présenter une optimisation de la méthode Split C-V en vue de
son application à des transistors sub-0,1µm. Pour cela, la nécessité d’effectuer deux
corrections successives a été démontrée. De plus, cette méthode permet de mesurer de façon
complètement indépendante la longueur effective des transistors MOS. La faisabilité et la
validité de cette optimisation ont été montrées sur trois architectures de transistors MOS
différentes et sur des dimensions pouvant aller jusqu’à 40nm de longueurs de grille. Cette
189
méthode a permis de valider les conclusions sur la mobilité à bas champ des transistors des
trois architectures citées au chapitre précédent :
• Pour les pMOS SiGe (à canal enterré Silicium Germanium), cette méthode
confirme la perte de leur gain en mobilité aux courtes longueurs de grille par
rapport aux transistors Silicium massif de référence. L’utilisation de cette
méthode à basse température a permis de mettre à jour la plus forte densité de
défauts de ce type de dispositifs qui pourrait expliquer en partie cette
dégradation du gain en mobilité. De plus, nous avons profiter de ces mesures à
basse température pour caractériser les défauts crées par les poches de surdopage
qui entraînent une baisse de la mobilité à bas champ surtout aux courtes
• Pour les nMOS Si:C (à incorporation de Carbone), cette méthode confirme les
dépendances technologiques de la dégradation de la mobilité à bas champ due
aux atomes de Carbone placés en sites substitutionnels avec la pourcentage de
Carbone ou bien l’épaisseur de la couche Si:C. Cette méthode a confirmé le fait
qu’en optimisant les paramètres technologiques de ce type de dispositifs, la
mobilité à bas champ pour les dispositifs les plus courts pouvait garder une
valeur quasiment aussi bonne que les transistors Silicium massif de référence.
• Pour les nMOS et les pMOS à oxyde ultrafin, cette méthode confirme qu’il y a
une dégradation de la mobilité à bas champ due à la présence de poches de
surdopage. Nous avons pu relier l’importance de cette dégradation à la dose et à
l’énergie d’implantation de ces poches de surdopage
Au final, nous disposons d’une méthode fiable pour sonder la mobilité effective pour les
canaux ultracourts et il serait intéressant d’étendre et d’adapter selon les cas cette méthode à
d’autres architectures de canal : Strained-Si (SSi), High K, SOI, FinFET, GAA …etc. Cela
pourrait apporter de précieux renseignements sur ce qui se passe dans le canal de ce type de
transistors à architectures nouvelles.
190
191
Chapitre IV : Bruit électrique Basse Fréquence
Chapitre IV :
Bruit électrique Basse Fréquence
192
IV.1 : Introduction
Au cours des trois premiers chapitres, les principaux paramètres statiques d’un transistor
MOS ont été présentés et étudiés pour les technologies à notre disposition. Néanmoins cela ne
suffit pas pour caractériser complètement un transistor MOS car il faut s’intéresser aussi à ses
performances dynamiques. En effet, un transistor MOS est aussi souvent employé à haute
fréquence et sa réponse dynamique doit être étudiée pour juger de sa qualité et de son
efficacité. Parmi les paramètres dynamiques à étudier, le bruit électrique est l’un des plus
important car le rapport signal sur bruit doit être le plus faible possible pour les applications
analogiques d’un transistor MOS.
Au cours de ce chapitre, nous rappellerons ce qu’est le bruit électrique, les différentes
sources de bruit présentent dans un transistor MOS ainsi que les principaux modèles les
décrivant. Le principal bruit présent dans un transistor MOS est un bruit inversement
proportionnel à la fréquence appelé judicieusement « bruit 1/f ». Sera aussi présenté comment
les mesures de ce type de bruit électrique permettent de caractériser la qualité de l’interface
Si/SiO2 en extrayant la densité de pièges présents dans l’oxyde, une bonne qualité d’oxyde de
grille garantissant un faible niveau de bruit.
Puis les résultats obtenus sur les dispositifs ultracourts à oxyde ultrafin seront montrés.
Nous y ferons une allusion sur les problèmes qu’entraîne un fort courant de grille pour mesurer
correctement le bruit électrique du courant de drain.
Finalement, les résultats d’une étude poussée du bruit électrique des transistors pMOS
Silicium Germanium seront présentés avec une attention particulière pour les canaux courts. En
effet, pour ce type de transistors, une baisse importante du bruit électrique est attendue grâce à
l’éloignement du canal d’inversion de l’interface Si/SiO2. Le but de cette étude a été de vérifier
si cette propriété était conservée aux longueurs de grille sub-0,1µm. Un modèle de bruit
électrique basé sur deux canaux en parallèle, l’un dans la couche SiGe, l’autre dans la couche
d’encapsulation, sera présenté et optimisé pour les courtes longueurs de grilles. Au final, une
validation de ce modèle sera faite par comparaison avec les mesures expérimentales.
IV.2 : Rappels sur le bruit électrique

Dans ce paragraphe, nous présenterons ce qu’est le bruit électrique et comment on le
modélise pour un canal d’inversion d’un transistor MOS. Le bruit électrique n’étant pas un
paramètre très courant dans les études de caractérisation de transistors MOS, il nous est apparu
indispensable de faire un rappel détaillé.
IV.2.1 : Rappels de théorie du signal
Lors de ce chapitre, nous parlerons de densité spectrale de puissance qui est la variable
caractérisant le niveau de bruit. Donc il faut auparavant expliquer ce qu’est cette densité
spectrale de puissance. Partons du cas général d’un signal, qui pour nous sera par la suite le
courant de drain d’un transistor MOS.
Un signal X(t) est aléatoire s’il prend des valeurs aléatoires à tout instant t. Il est
stationnaire si ses propriétés statistiques sont invariantes dans tout changement d’origine du
temps. De plus, si toute moyenne d’ensemble concernant une propriété quelconque de ce signal
est égale à la moyenne temporelle associée, ce signal est appelé ergodique [Chovet '78].
193
Dans les paragraphes suivants, nous supposerons que les signaux sont stationnaires et
ergodiques.
La densité spectrale de puissance (DSP) SX(f) du signal est la distribution de la puissance
moyenne de X(t) dans le domaine fréquentiel. Elle s’écrit :
+∞
∫S X ( f )df = E [X ²(t )] = Pmoy (1)

−∞
où E(Y) est l’espérance mathématique de la variable aléatoire Y.
La mesure de cette DSP est rendue possible grâce à l’échantillonnage numérique du
signal. Cette opération consiste à « remplacer » la fonction continue X(t) par une série de
valeurs (discontinue) Xe(t) dont les valeurs sont celles de X(t) prises à des instants
d’échantillonnage t=n.Te, Te étant la période d’échantillonnage.
Selon le théorème de Shannon, si X(t) ne contient pas de composantes fréquentielles
supérieures à fmax, elle est entièrement déterminée par les échantillons pris à la fréquence fe telle
que :
f e = 2 f max (2)
L’utilisation de ce théorème est valable pour tout signal aléatoire stationnaire et permet
de retrouver toutes ses propriétés à partir de son échantillonnage.
Dans le cadre des mesures de bruit qui ont été effectuées, la mesure de la DSP des
fluctuations repose sur une méthode numérique de transformée de Fourier rapide (FFT).
La FFT d’une partie temporelle x(t,T0) de durée T0 d’un signal X(t) s’exprime par :
+∞
− j 2 πft − j 2 πft
X ( f , T0 ) = ∫ x(t , T0 ) e
−∞
dt = ∫ x(t , T0 ) e
[T0 ]
dt (3)
D’après le théorème de Parseval :

+∞ +∞
∫ x(t , T ) ²dt = ∫ X ( f , T ) ²df

−∞
0
−∞
0 (4)
La puissance moyenne de cette partie temporelle est alors donnée par :

+∞ +∞
1 1
T0 [T∫0 ] ∫ ∫S
x (t ) ² dt = X ( f , T0 ) ² df = X ( f , T0 )df (5)
T0 −∞ −∞
Donc :
X ( f , T0 ) ²
S X ( f , T0 ) = (6)
T0
où SX(f,T0) est la DSP de X(t,T0), partie temporelle de durée T0 du signal aléatoire X(t).
Il est possible d’évaluer l’erreur d’estimation de SX(f,T0) :
1
ε≈ (7)
T0 ∆f
où ∆f est la résolution en fréquence définie par la fréquence d’échantillonnage utilisée.
Afin d’améliorer la précision, une moyenne peut être calculée sur les spectres obtenus; à
partir de n parties temporelles échantillonnées de durée T0, l’erreur d’estimation est alors :
ε≈ 1
(8)
nT0∆f
Dans les transistors étudiés, la DSP mesurée est principalement la somme de deux bruits :
• le bruit en excès du courant drain
• le bruit total du système de mesure (ainsi que le bruit thermique)
194
Le second type de bruit est généralement « masqué » par les fluctuations de courant de
drain observées aux tensions et courants de travail.
IV.2.2 : Sources de bruit dans un transistor MOS
Ici listons les principaux types de bruits électriques présents dans un transistor MOS ainsi
que les modèles les décrivant.
IV.2.2 a) : Bruit thermique
Un électron libre dans un cristal n’est en fait jamais entièrement libre, il subit des
interactions avec le réseau cristallin. Ainsi si on fait passer un courant dans un cristal, les
électrons le composant seront en interaction avec les atomes du cristal et bien qu’en moyenne
le courant sera constant, il subira temporellement de très faibles variations. Si ces variations
sont réparties aléatoirement en fonction du temps, la somme des variations donnera une densité
spectrale de puissance indépendante de la fréquence, c’est ce qu’on appelle un bruit blanc. Le
niveau de ce bruit va dépendre de l’énergie du réseau, donc de sa température. Nous obtenons
alors pour la densité spectrale d’un courant dans une résistance la relation dite de Nyquist :
4kT
SI ( f ) = (9)
R
Comme on le verra par la suite, on mesure plutôt des variations de tension via un
convertisseur courant-tension. Ainsi en utilisant la loi d’ohm V=R.I on obtient pour le bruit
thermique la relation :
SV ( f ) = 4kTR (10)
Ainsi pour le courant de drain d’un transistor MOS, nous aurons toujours un bruit
minimal égal au bruit thermique du composant et des résistances d’accès.
IV.2.2 b) : Bruit de grenaille (Shot Noise)
Un transistor MOS comporte plusieurs jonctions p-n, si un courant de jonction existe, il

créera un bruit blanc qui sera directement proportionnel au courant de jonction :
S I ( f ) = 2qI (11)
Le fait d’avoir un bruit blanc vient du caractère discret de la charge des porteurs qui
traversent une barrière de potentiel dans une jonction. Il est à noter que pour une jonction non
polarisée (I=0A), ce bruit n’est pas nul mais se confond avec le bruit thermique [Van Der Ziel
’70].
Ainsi pour le courant de drain d’un transistor MOS, nous aurons toujours un bruit
minimal égal au bruit de grenaille du courant de drain qui se rajoutera au bruit thermique.
IV.2.2 c) : Bruit RTS
Lorsque la surface de grille d’un transistor MOS est de l’ordre du µm², le courant de drain
présente des signaux rectangulaires aléatoires dans le domaine temporel. Ces signaux sont
dénommés RTS pour "Random Telegraph Signal", leur présence dans le transistor MOS de très
petite surface est attribuée au piégeage d’un seul porteur du canal au niveau de l’interface Si/SiO2.
Les amplitudes du RTS sont alors analysées comme une fluctuation de conductance résultant d'une
fluctuation du nombre de porteurs accompagnée éventuellement par une modulation de mobilité
[Ralls '84]. Lorsque les dimensions de la grille deviennent suffisamment petites, seuls quelques
195
pièges dans l'oxyde ont un niveau d'énergie dans le voisinage du niveau de Fermi et peuvent alors
capturer ou reémettre des porteurs du ou vers le canal de manière visible dans le domaine temporel.
Dans le domaine fréquentiel, le spectre est constitué d'une ou plusieurs Lorentziennes, chacune
d'entre elles étant caractéristique d'un piège actif dans les conditions de polarisation de la structure
et d'échantillonnage du signal. La densité spectrale de puissance s’écrit alors pour chaque
piège [Kirton ’89]:
4 Aτ∆I 2 τ cτ e
SI ( f ) = 2 avec A =
τ
et τ=
 f  τ c +τe τ c +τ e (12)
1 +  
 fc 
avec τC et τe les temps moyens de capture et d’émission des porteurs du canal par le piège ainsi que
fc la fréquence de coupure
1.10
10
1 .10 -16
− 16
16
4Aτ∆I2
1.10
1 .10 -17
17
SId (A2 Hz-1/2) 〈 9〉 .

1.10
SPP 1 10 -18
18
α f-2
1.10
1 .10 -19
19
1.10
101 .10
-20
− 20 20
1 .10
3
fc 100
1 10 100
1 1 10 f 1000
1000
Fréquence (Hz)
Figure 1 : Exemple de bruit RTS dans le domaine temporel (a) et fréquentiel (b).
La figure 1 a) donne un exemple de capture temporelle d’un courant de drain où l’on voit les
deux niveaux de courant correspondant à la capture et à l’émission d’un porteur du canal par un
piège à l’interface Si/SiO2. La densité spectrale de ce type de signal est illustrée par la figure 1 b)
obtenant un spectre dit « Lorentzien », c'est-à-dire avec un plateau à basse fréquence et une
descente inversement proportionnelle au carré de la fréquence à partir d’une fréquence de coupure.
IV.2.2 d) : Bruit en 1/f (Flicker Noise)
Dans le domaine des basses fréquences, le bruit peut avoir des origines très différentes.
Ces différences sont mises en évidence par divers comportements en termes de caractéristiques
spectrales. Mais le bruit dominant pour le courant de drain est un bruit variant inversement
proportionnellement à la fréquence dit bruit 1/f ou bien Flicker Noise en anglais (voir figure 2).
4 10 -9
2,00E-08 1.10
10
1 .10-16
− 16
16
3 10 -9
1,50E-08
Variation de courant (A)
2 10 -9
1,00E-08 1.10
1 .10-17
17
SId (A2 Hz-1/2)
1 10 -9
5,00E-09
α f-1
〈 1 6〉 .
0
18
0,00E+00
1.10
SPP 1 10-18
-1 10 -9
-5,00E-09
-2 10 -9
-1,00E-08 1.10
1 .10-19
19
-3 10 -9
-1,50E-08
-4 10 -9
-2,00E-08
1.10
10 1 .10-20
− 20 20
00 11 22 33 44 55 1 .10
10000
3
1 .10
4
1 11 10
10
100
f
100
1000 10000
Temps (s) Fréquence (Hz)

Figure 2 : Exemple de bruit 1/f dans le domaine temporel (a) et fréquentiel (b).
Nous allons présenter deux modèles du bruit en 1/f dans les transistors MOS basés sur
des fondements physiques différents.
196
Le modèle de Hooge [Hooge '94] associe le bruit en 1/f à des fluctuations de mobilité des
porteurs dans le canal d’inversion du transistor, tandis que dans le modèle de Mc Whorter
[McWhorter '57], ce bruit est causé par la fluctuation du nombre de porteurs piégés
dynamiquement dans l'oxyde de grille près de l'interface Si/SiO2. Dans le modèle de Hooge, les
fluctuations de mobilité des porteurs du canal induisent des fluctuations du courant de drain. Il
en résulte un bruit en 1/f dont la densité spectrale est inversement proportionnelle au nombre
total de porteurs de charge.
Dans ce modèle, les fluctuations de mobilité des porteurs du canal induisent des
fluctuations du courant de drain. Il en résulte un bruit en 1/f dont la densité spectrale est
inversement proportionnelle au nombre total de porteurs de charge.
En régime ohmique (hypothèse d’un canal uniforme), la densité spectrale de puissance de
bruit de courant de drain normalisée s’écrit :
S Id qα H
2
= (13)
Id fWLQi
où f est la fréquence, αH le paramètre de Hooge et Qi la charge d’inversion. Le paramètre de
Hooge prend des valeurs généralement comprises entre 10-7 et 10-3 selon le dispositif étudié.
La densité spectrale de tension de grille associée est donnée par :
2
S I d = g m S Vg (14)
Dans le modèle de fluctuations du nombre de porteurs de Mc Whorter, il est possible de

prendre en compte ou non les fluctuations de mobilité corrélées au piégeage dans l’oxyde. Le
bruit en courant de drain du transistor MOS provient des fluctuations de la charge d’inversion à
l’interface Silicium/Oxyde de grille. Celles-ci sont liées à celles de la charge dans l’oxyde
induites par le piégeage des porteurs libres dans des pièges localisés dans l’oxyde à proximité
de l’interface. Il est également possible de prendre en compte les fluctuations de mobilité qui
dépendent de la charge d’inversion, et d'obtenir une généralisation. Une approche plus détaillée
des fluctuations du nombre de porteurs considère en effet que les fluctuations de charge dans
l’oxyde peuvent provoquer une fluctuation de la mobilité effective des porteurs dans la couche
d’inversion.
Dans ce modèle, il est possible de prendre en compte ou non les fluctuations de mobilité
corrélées au piégeage dans l’oxyde. Les deux cas vont être abordés.
Commençons par le piégeage sans corrélation de mobilité. Le bruit en courant de drain du
transistor MOS provient des fluctuations de la charge d’inversion à l’interface Silicium/Oxyde
de grille. Celles-ci sont liées à celles de la charge dans l’oxyde induites par le piégeage des
porteurs libres dans des pièges localisés dans l’oxyde à proximité de l’interface. Cette
modification de la charge piégée dans l’oxyde δQox est associée à une variation de la tension de
bandes plates VFB selon [Ghibaudo ’89b] :
δQ
δV FB = − ox (15)
C ox
où C ox est la capacité de l’oxyde de grille par unité de surface.
Cette fluctuation produit une modification de la charge d'inversion en respect de la
neutralité électrique globale de la structure :
Ci
δQi = (− CoxδVFB ) (16)
Cox + Cd + Css + Ci
où C ox est la capacité de l’oxyde de grille, C d celle de la charge de déplétion, C ss celle d’états
d’interface et Ci celle de la charge d’inversion. Ces quatre capacités sont bien entendu
exprimées par unité de surface.
197
En régime ohmique, les fluctuations du courant de drain se mettent sous la forme :

δQ
δI d = − g m δV FB = g m ox (17)
C ox
La densité spectrale de courant de drain normalisée s’écrit alors :
2
S Id  g m 
=  SV (18)
I d2  I d  FB
où SVFB est la densité spectrale de puissance de tension de bandes plates associée à δVFB .
Ce résultat montre que la densité spectrale de puissance de tension de grille est égale à la
densité spectrale de puissance de tension de bandes plates [Ghibaudo ’89b] :
SVG = SV FB (19)
Il en résulte donc que lorsque les fluctuations de courant drain sont induites par des
fluctuations du nombre de porteurs, la densité spectrale de puissance de courant de drain
(proportionnelle au premier ordre au carré de la transconductance) a la même dépendance en
tension de grille et de drain que celle du carré de la transconductance.
Maintenant passons au cas ou il y a corrélation de mobilité. Il s’agit d’une généralisation
du modèle présenté précédemment, en prenant cette fois-ci en compte les fluctuations de
mobilité qui dépendent de la charge d’inversion. Une approche plus détaillée des fluctuations
du nombre de porteurs considère que les fluctuations de charge dans l’oxyde peuvent
s’accompagner d’une fluctuation de la mobilité effective des porteurs dans la couche
d’inversion.
Considérons la loi de mobilité suivante :
1 1
= + αQOX (20)
µ eff µ eff 0
où µ eff 0 est soit une constante, soit une fonction de la charge d’inversion, du champ
électrique ou de la tension de grille, et αQOX le terme mobilité limité par les collisions
provoquées par la charge d’oxyde.
Les fluctuations du courant de drain en régime ohmique sont alors données par
[Ghibaudo ’91] :
δI d = − g mδVFB m αI d µ eff δQox (21)
où le signe du second terme dépend du type de pièges (négatif pour des pièges de type
accepteur, positif pour des pièges de type donneur).
La densité spectrale de puissance de courant de drain normalisée s’exprime alors par
[Ghibaudo ’91] :
2 2
S Id  Id   gm 
= 1 ± αµ eff C ox    SV (22)
I d2  g m   I d  FB
La densité spectrale de puissance de tension de grille s’en déduit alors comme
précédemment par :
SVG = (1 m αµ 0 C ox (V g − Vt )) SVFB
2
(23)
D’après cette dernière relation, si la sensibilité de la mobilité à la charge d’oxyde est
négligeable (α≈0), alors la relation établie sans fluctuations corrélées de mobilité est retrouvée.
2
S Id  gm 
varie comme   si SV FB ne dépend pas beaucoup des polarisations. Par contre, si α est
I d2  Id 
élevé, le second terme ne peut plus être négligé et la dépendance n’est plus la même.
198
 SI 
log 2d  a
 Id  α Id-1
a Hooge (∆µ)
c
Mac Whorter
b
sans corrélation de mobilité (∆n)
Mac Whorter
c α Id-2
avec corrélation de mobilité (∆n+∆µ )
inversion faible forte inversion log(I d )

Figure 3 : Schéma de la variation de la densité spectrale de puissance du courant de drain en fonction du
courant de drain pour les deux modèles de bruit 1/f.
La figure 3 représente la variation densité spectrale de puissance du courant de drain en
fonction du courant de drain en échelle log-log pour les deux modèles de bruit 1/f. Sur cette
figure on se rend compte de l’importance de pouvoir faire des mesures de bruit à faible courant
de drain, ou plus exactement en dessous du seuil car c’est dans ce régime que l’on peut avec
certitude distinguer les deux modèles (Hooge et McWhorter) et valider celui qui collera le
mieux aux mesures expérimentales. Ainsi, si l’on veut être précis dans la modélisation de nos
mesures de bruit il faut avoir un appareillage capable de balayer une plage de courant de
plusieurs décades et cela surtout à faible courant.
IV.2.3 : Récapitulatif
Nous avons rappelé ce qu’est le bruit électrique et avons défini la variable utilisée pour le
quantifier que l’on nomme densité spectrale de puissance. Puis nous avons listé les principales
sources de bruit présentes pour un courant de drain d’un transistor MOS. Nous avons vu que le
bruit principal à basse fréquence est le bruit en 1/f, c’est celui-ci que nous étudierons en détail.
Les deux modèles existant pour expliquer le bruit en 1/f ont été présentés et nous ont permis de
relier le bruit électrique à la qualité de l’oxyde de grille. Nous voici donc prêts pour l’étude du
bruit électrique à basse fréquence des transistors ultracourts étudiés au chapitre précédent mais
pour diverses raisons nous n’avons pu mener systématiquement cette étude pour chaque
architecture en notre possession, nous présenterons donc les résultats obtenus pour deux
architectures seulement.
IV.3 : Bruit BF dans les transistors à oxyde ultrafin

En introduction nous devons spécifier que nous n’avons pas vraiment fait une étude très
poussée du bruit électrique dans ce type de dispositifs. En effet, comme nous le verrons par la
suite la présence d’un fort courant de grille perturbe sérieusement le bruit du courant de drain et
il aurait fallu notamment faire une étude de modélisation très poussée et avoir un appareillage
adapté pour faire l’étude de la corrélation du bruit de courant de grille et celui du courant de
drain. De plus, ce type d’étude était faite en parallèle sur des dispositifs équivalents par une
équipe d’un autre laboratoire [Valenza ’2003]. Ce paragraphe se bornera donc à survoler les
problèmes rencontrés mais montrera tout de même quelques résultats sur ce type de dispositifs.
199
IV.3.1 : Bruit BF du courant de drain
Nous avons étudié le bruit électrique du courant de drain des transistors MOS ultracourts
à oxyde ultrafin du lot « GRI ». Pour cela nous avons utilisées les batteries de transistors à
source et grille commune ainsi que les batteries de transistors isolés présentées au paragraphe
II.2.1 d).
IV.3.1 a) : Apparaillage [Chroboczek ’2003]
Tout d’abord présentons l’appareillage utilisé : il s’agit d’un banc automatique de mesure
dont le schéma est donné par la figure 4 ci-dessous.
Input
1 Rf
Id VDCout
-
+
Input - VACout
2 + Vd
+ Vg
-
+
DUT
PBA 2
Figure 4 : Schéma du PBA (programmable biasing amplifier) utilisé pour les mesures de bruit.
Le cœur du système (voir figure 4) se compose d’un PBA pour « Programmable Biasing
Amplifier » qui est composé en entrée de deux potentiomètres pour polariser la grille et le drain
ainsi qu’en sortie d’un convertisseur courant-tension pour mesurer le bruit du courant de drain.
Les sorties AC et DC sont reliés à un analyseur de spectre qui est en fait une carte PC National
Instrument pilotée via un PC par un logiciel dénommé Noisys.
Figure 5 : Captures d’écran des fenêtres de contrôle pour la caractéristique Id-Vg (a) et pour le spectre du
courant de drain en un point de mesure (b) du logiciel Noisys.
Ainsi après avoir branché la grille et le drain du transistor aux deux entrées, cela via un
boîtier ou bien directement sous pointes, il suffit d’activer le logiciel Noisys qui s’occupera de
régler automatiquement les polarisations de drain et de grille ainsi que le gain du convertisseur
courant-tension. Cela en ayant bien sûr au préalable défini dans les fenêtres de contrôle du
logiciel (voir figure 5) la plage de tension de grille sur laquelle on veut faire la mesure ainsi que
le nombre de mesures, la polarisation de drain d’une part et d’autre part les paramètres pour la
mesure de bruit comme la fréquence maximale, le nombre de moyenne et le nombre de points.
200
Ainsi, cet appareillage permet un gain de temps considérable : en comptant les réglages
moins de trois quarts d’heures suffisent pour faire une trentaine de points de mesures, répartis
selon la caractéristique statique Id-Vg du transistor, pour avoir un ensemble de données
suffisant. Un autre avantage très important est la grande plage de courant sur laquelle on peut
mesurer le bruit : de 10-9 à 10-2 A, c'est-à-dire sept décades de courant avec surtout la
possibilité de mesurer des courants faibles ce qui permet une mesure du bruit sous le seuil. Pour
plus de détails je vous renvoie à la référence [Chroboczek ’2003].
IV.3.1 b) : Résultats expérimentaux et modélisation
Rappelons que les batteries à source et grille commune se composent de 12 transistors de

10µm de largeur de grille dont le plus court fait 55nm de longueur de grille et le plus long
10µm. Comme nous l’avons vu au chapitre II, le courant de grille va faire chuter le courant de
drain en forte inversion pour les transistor longs (L=5µm et 10µm principalement). Pour se
soustraire de ce problème nous avons pris comme transistor le plus long celui de 1µm de
longueur de grille et nous sommes passer à 50mV en tension de drain (au lieu de 10mV au
chapitre II) pour augmenter le courant de drain par rapport au courant de grille tout en restant
en régime ohmique. Bien sûr nous nous intéresserons au bruit pour les transistors longs, mais
nous ferons cela de façon détaillé au paragraphe suivant (voir § IV.3.2).
1.356 ×10
1.10
−3
-20.01
1,4.10
−3
-3
0.0014
1.356 ×10
Courant de drain
1.10
1 .10-3
3
1,2.10 -3
0.0012
Courant de grille
1.10
1 .10-4
4 L=55nm
L=1µm 1.100.001
-3
1.10
1 .10-5
5
8.10
8 .10 -4
4
Id Id
1.10
Ig
1 .10-6
6
Ig
6.10
6 .10 -4
4
L=55nm
1.10 1 .10-7
7
Courant de drain 4.10-44

4 .10
1.10
1 .10-8
8
Courant de grille
1.10 -99
1 .10
2.10
2 .10 -4
4
L=1µm
− 10 − 10
1.10
10 1 .10 -10
10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 0
10
0
0 0,1 0,2 0,3 0,4 0,5
Vg
0,6 0,7 0,8 0,9 11 0
00 0.1
0,1 0.2
0,2 0.3
0,3 0.4
0,4 0.5
0,5
Vg
0.6
0,6 0.7
0,7 0.8
0,8 0.9
0,9 11

Figure 6 : Courant de drain et de grille en échelle logarithmique (a) puis linéaire (b) en fonction de la
tension de grille à Vd=50mV pour une batterie de transistors nMOS.
Sur la figure 6 nous vérifions bien que dans ces conditions le courant de grille est au
maximum proche d’une décade du courant de drain donc négligeable.
1.281 ×10
1.101 .10-15
− 16
15
L=125nm
DSP du courant de drain (A2Hz-1)
1.10
1 .10-16
16
1.10 -2 3
1 .10
1.10
17
5.037 ×10
−4 1 .10-17
1.10 -3 4
1 .10 1.10
1 .10-18
18
1.10
1 .10-19
19
1.10 -4 5
1 .10 L=125nm
1.10
1 .10-20
20
1.10 -5 6
1 .10
Id
1.10 -21
SPP 1 .10
21
1.10 -6 7
1 .10
1.10 1 .10-22
22
1.10 -7
1 .10
8 1.10
1 .10-23
23
1.10
1 .10-24
24
1.10 -8 9
1 .10
1.10
1 .10-25
25
− 10
9.928 ×10 1 .10-91 0 1.10
-0,1
− 0.1
0.1 0
0
0.1
0,1
0.2
0,2
0.3
0,3
0.4
0,4Vg 0,5
0.5 0.6
0,6
0.7
0,7
0.8
0,8 0,9
0.9
1
0.949
1.10
1 .10-26
26
Tension de grille (V) 1.449 ×10 1 .10-27

27
1.10
− 27
3 4
1 .10 1 .10
1
11 10
10
100
f
100
1000 100003
4.999 ×10
Fréquence (Hz)
Figure 6 : Courant de drain en échelle logarithmique en fonction de la tension de grille à Vd=50mV (a) et
spectres mesurés en chaque point (b) pour le nMOS de 125nm de longueur de grille.
201
La figure 6 donne un exemple représentatif (pour L=125nm) des spectres obtenus

lorsqu’on balaye une caractéristique Id-Vg de la faible à la forte inversion en régime ohmique.
A fort courant nous obtenons bien du bruit 1/f mais à faible courant apparaît un excès de bruit
lorentzien (voir figure 6 b) signature d’un bruit de type RTS (voir § IV.2.2 c)). Il est logique
d’observé du bruit RTS pour ce transistor car ce bruit apparaît pour les faibles surfaces de
transistors, donc ici aux courtes longueurs de grille. Ce bruit est pour nous un parasite qu’il
convient d’éliminer pour ne garder que le bruit en 1/f originel. Pour cela nous avons modélisé
les spectres de bruits pour chaque point de mesure en courant par l’équation (24) ci-dessous :
A B
S Id ( f ) = + 2
f  f  (24)
1 +  
 fc 
où A, B et fc sont des constantes.
Le paramètre A représente le bruit en 1/f alors que les paramètres B et fc représentent la
valeur plateau et la fréquence de coupure du bruit en excès de type lorentzien. Pour chaque
spectre, nous calculons une fonction erreur entre les mesures et ce modèle en laissant libre les
paramètres A, B et fc. Puis nous utilisons une procédure de minimisation de cette erreur de type
Levenberg-Marquart qui optimisera les valeurs des paramètres A, B et fc pour que le modèle
corresponde le mieux au spectre mesuré. Ainsi nous pouvons extraire le bruit en 1/f en ne
gardant que le premier terme (A/f) du modèle.
1.10 -181 8
1 .10
2.233 ×10
− 19
1,E-08
1.10-8
L=125nm Id = 3,66µA
L=125nm
Vg = 0,2V f=10Hz
1.10 -191 9
1 .10
A = 2,01 10-19 A2
B = 6,22 10-21 A2Hz-1
SId/Id2 (Hz-1)
1,E-09
1.10-9
1.10 -202 0
1 .10 fc = 136,8 Hz
y
F ( x , A)
FR ( x , A , B , fc)
1.10 -212 1
1 .10
measured datas 1,E-10

1.10-10 mesures brutes
1.10 -222 2
1 .10 Flicker noise fitting mesures corrigées
du bruit RTS
(Flicker + RTS ) noise fitting
− 23
1.396 ×10 1.10 -232 3
1 .10
3 4 1,E-11
1.10-11
1 .10 1 .10
1 11 10
10
100
x
100
1000 10000 3 1.10-9 1.10-8 1.10-7 1.10-6 1.10-5 1.10-4 1.10-3
5×10
1,E-09 1,E-08 1,E-07 1,E-06 1,E-05 1,E-04 1,E-03
Fréquence (Hz) Courant de drain (A)
Figure 7 : Exemple de modélisation du bruit RTS en excès (a) et densité spectrale de puissance normalisée
du courant de drain en fonction du courant de drain avant et après correction à f=10Hz (b).
La figure 7 a) donne un exemple d’optimisation de la modélisation de spectre pour un
point de mesure donné. La figure 7 b) montre le résultat brut à 10 Hz densité spectrale de
puissance normalisée du courant de drain en fonction du courant de drain et ce même résultat
en ne gardant que la composante en 1/f que l’on a extraite grâce à notre procédure. Ceci est très
important car c’est à partir de ce type de graphe que l’on pourra extraire notamment la densité
d’états en volume dans l’isolant en comparant nos mesures à un modèle de bruit.
En effet, nous utiliserons le modèle de McWhorter avec corrélation de mobilité car c’est
celui qui modélise le mieux nos mesures. Rappelons la formule de la densité spectrale de
puissance normalisée du courant de drain en fonction du courant de drain pour ce modèle :
2 2
S Id  Id   gm 
= 1 + αµ eff C ox ,eff    SV (25)
I d2  g m   I d  FB
Or nous nous servons des mesures effectuées à chaque point (pour Id et gm) ainsi que des
résultats d’extraction, de paramètres via la Fonction Y et les mesures Split C-V pour obtenir les
termes Cox,eff et µeff. Ainsi, la mobilité effective est modélisée par la formule (26) en utilisant
les valeurs extraites pour les deux facteurs d’atténuation de mobilité et pour la mobilité à bas
202
champ via la fonction Y alors que la capacité d’oxyde effective est mesurée grâce la méthode
Split C-V.
µ0
µ eff =
1 + θ1 (V g − Vt ) + θ 2 (V g − Vt )
2 (26)
Il reste donc deux paramètres inconnus : la densité spectrale de puissance de la tension de

bandes plates SVFB et le paramètre de corrélation de mobilité α. Or en faible inversion on peut
négliger la corrélation de mobilité. La densité spectrale de puissance normalisée du courant de
drain en fonction du courant de drain s’écrit alors :
2
S Id  g m 
=  SV avec SVFB = SV g (27)
I d2  I d  FB
Donc il suffit de choisir la bonne valeur pour SVFB qui permette de modéliser
correctement les mesures à bas courant (sous le seuil).
1.10
10
−8
1 .10-8
8
L=125nm
f=10Hz
1.10
1 .10-9
9
SId/Id2 (Hz-1)
SIdsId2cor10Hz
mesures corrigées
〈 0〉 1.10
1 .10 -10
10
factm du bruit RTS

2
 gm 
  SVFB avec SVFB = 8.10 −13V 2 Hz −1
1.10
1 .10 -11
11  Id 
− 12
1.10
101 .10 -12
12
9 8 7 6 5 4 3
1 .10 -9 . . 1 .10 -6 . . 1 .10
1.10
9.026 ×10
−9 1.10
1 10 -8 1 10 -7
1.10 1.10
Idbiscor , Idbis 1.10
1 10 -5
1.10
1 10 -4
1.10-3
5.037 ×10
−4

Figure 8 : Extraction de SVFB en utilisant le modèle de McWhorter sans corrélation de mobilité.
La figure 8 donne le résultat de cette première étape pour le transistor exemple
(L=125nm). Cette figure illustre l’importance de faire des mesures à très bas courant pour les
transistors courts où la corrélation de mobilité joue beaucoup donc il faut avoir des points de
mesures assez bas en courant là où elle devient négligeable.
Ayant extrait SVFB, nous pouvons extraire la valeur du paramètre de corrélation de
mobilité en utilisant la formule (25) et en la comparant avec les mesures (voir figure 9).
1.10
10
−8
1 .10-8
8
L=125nm
f=10Hz
1.10
1 .10-9
9
SId/Id2 (Hz-1)
mesures corrigées
SIdsId2cor10Hz du bruit RTS
〈 0〉
factm
1.10
1 .10 -10
10
2
 gm 
  SVFB avec SVFB = 8.10 −13V 2 Hz −1
〈 0〉
Fit
 Id 
2 2
1.10  gm   I 
1 .10 -11
  SVFB 1 + αµ eff Cox ,eff d 
11
I
 d   g m 
avec SVFB = 8.10 −13V 2 Hz −1 et α = 1,2.104

− 12
1.10
10 1 .10 -12
12
9 8 7 6 5 4 3
1 .10 -9 . . 1 .10 -6 . 1 .10 -4 1 .10 -3
1.10
9.026 ×10
−9 1.10
1 10 -8 1 10 -7
1.10 1.10
Idbiscor , Idbis , Idbis 1.10
1 10 -5
1.10 1.10 −4
5.037 ×10

Figure 9 : Extraction du coefficient de corrélation de mobilité en utilisant le modèle de McWhorter avec
corrélation de mobilité.
203
La figure 9 montre le résultat de cette seconde étape pour le transistor exemple

(L=125nm). La valeur extraite pour le coefficient de corrélation de mobilité est forte, ce qui est
logique au vu des dimensions du transistor. On remarque même sur la figure 9 que la
corrélation de mobilité entraîne un léger écart à bas courant donc il convient de changer
légèrement la valeur de SVFB pour coller plus parfaitement aux mesures. Pour remarque, il
existe une autre façon d’extraire ce paramètre de corrélation de mobilité : en forte inversion
SI
(Vg > Vt) devrait apparaître une linéarité entre la racine de SVg (avec SVg = 2d car
gm
2
S Id g 
2
=  m  SVg ) et la différence (Vg – Vt). La pente de cette droite, notée A, nous donne
Id  Id 
alors la valeur du coefficient de corrélation α selon la formule :
A
α= (28)
µ 0 Cox SVFB
Pour le transistor exemple les deux façons de faire donnent la même valeur pour α.
N’oublions pas le but principal de ces mesures de bruit, c'est-à-dire l’extraction de la
densité des pièges dans l’oxyde pour caractériser la qualité de l’oxyde de grille. La densité
spectrale de puissance de la tension de bandes plates extraite précédemment nous donne la
densité de pièges dans l’oxyde dans le modèle de McWhorter [Ghibaudo’ 91], en considérant
qu’ils sont répartis uniformément dans l’oxyde de grille, selon la formule :
SVgWLC ox2 ,eff f
Nt = (29)
kTqλ
avec λ la constante d’effet tunnel égale à 1Å.
Pour le transistor exemple nous trouvons une densité d’états d’interface de 3,7.1016 pièges par
centimètres cubes et par électronVolts. Cette valeur est plutôt faible signe que l’oxyde de grille est
de très bonne qualité malgré sa très faible épaisseur.
Bien évidemment nous avons traité de la sorte chaque transistor et nous pouvons dire qu’à
chaque fois les mesures suivent bien le modèle de McWhorter avec corrélation de mobilité, ce qui
veut dire que la source du bruit 1/f que nous observons est bien un piégeage des électrons du canal
par des états dans l’oxyde dont nous pouvons extraite la densité Nt si on considère qu’ils sont
répartis uniformément dans l’oxyde.
1,E+05
1.105
Densité d’états dans l’oxyde (cm-3 eV-1)
1,E+17
1.1017
Coefficient de corrélation de mobilité
nMOS nMOS
1,E+04
1.104
1,E+16
1.1016 1,E+03
1.103
0,01 0,1 1 0,01 0,1 1
0,01 0,1 1 0,01 0,1 1
Figure 10 : Densité d’états dans l’oxyde (a) coefficient de corrélation de mobilité (b) extraits pour une
batterie de transistors à source et grille nMOS du lot « GRI ».
La figure 10 a) montre la variation de la densité d’états dans l’oxyde avec la longueur de
grille. Nous observons que la dynamique n’excède pas un facteur deux, ce qui donne des
valeurs faibles pour cette densité mêmes pour les plus faibles longueurs de grille. Pour ce qui
204
est du coefficient de corrélation, la dynamique est la même mais l’allure de la courbe est
différente. Pour commenter l’allure de ces courbes il convient au préalable d’avoir les courbes
équivalentes pour les pMOS afin de savoir s’il y a un phénomène physique commun.
En effet, nous avons appliqué cette méthodologie aux pMOS à source et grille communes
équivalents. Nous avons trouvé que les pMOS suivaient aussi bien que les nMOS le modèle de
McWhorter avec corrélation, de mobilité et nous avons observé aussi des excès de bruit RTS à
faible courant pour les transistors courts.
4.013 ×10
1.101 .10-15
− 16
15
1.10
−8
1 .10-7
7
1.191 ×10
L=125nm mesures brutes

1 .10-16
1.10
16
L=125nm
1.10 1 .10-17
17
mesures corrigées
f=10Hz
1 .10
18
1.10-18 du bruit RTS
19
1 .10
1.10-19 1.10
1 .10-8
SId/Id2 (Hz-1)
8
20
1 .10 〈 0〉
1.10-20 SIdsurId2
21
1 .10 SIdsId2cor10Hz
1.10-21
SPP
Fit
〈 0〉
1 .10
22
1.10
.
-22
23
factm
〈 0〉
1 10
1.10
.
-23
24 1.10
1 .10-9
9
1 10
1.10-24
1 .10
25
SVFB = 4.10 −12 V 2 Hz −1 et α = 0

1.10
1 .10
-25
26
1.10 SVFB = 4.10 −12 V 2 Hz −1 et α = 2,3.105

-26
27
1 .10
9.377 ×10 1 .10-27

28
1.10
− 28
1.10
− 10
10 1 .10
-10
10
1 .10 -9
9
1 .10 -8
8 . 7
1 .10 -6
6
1 .10 -5
5
1 .10 -4
4
1 .10
3
1
11 10
10 100
f
100 1000
1 .10
3
10000
1 .10
3
4
1.10 −9 1.10 1.10
1 10 -7
1.10
Idbis
1.10 1.10 1.10-3 −4
4.999 ×10 2.784 ×10 1.505 ×10
Fréquence (Hz) Courant de drain (A)

Figure 11 : Spectres mesurés (a) et densité spectrale de puissance du courant de drain en fonction du
courant de drain (b) pour le pMOS de 125nm de longueur de grille.
En effet, comme le montre la figure 11 a), à bas courant on aperçoit quelques excès de
bruit lorentzien alors qu’à haut courant on a vraiment que du bruit en 1/f pour l’exemple choisi
qui est le pMOS équivalent au nMOS de démonstration précédent (L=125nm). Pour ce qui est
de la densité spectrale normalisée elle suit, pour cet exemple, parfaitement le modèle de
McWhorter avec corrélation de mobilité après avoir éliminer le bruit RTS en excès (voir figure
11 b)). Ces conclusions sont valables pour les autres transistors pMOS en batterie à source et
grille commune, nous pouvons donc comparer les résultats des nMOS avec ceux des pMOS.
Densité d’états dans l’oxyde (cm-3 eV-1)
1,E+18
1.1018 1,E+06
1.106
Coefficient de corrélation de mobilité
nMOS nMOS
pMOS pMOS
1,E+05
1.105
1,E+17
1.1017
1,E+04
1.104
1,E+16
1.1016 1,E+03
1.103
0,01 0,1 1 0,01 0,1 1
0,01 0,1 1 0,01 0,1 1
Figure 12 : Densité d’états dans l’oxyde (a) coefficient de corrélation de mobilité (b) extraits pour une
batterie de transistors à source et grille nMOS et pMOS du lot « GRI ».
Pour ce qui est de la densité d’états dans l’oxyde, la figure 12 a) nous montre un résultat
un peu surprenant : les densités sont plus élevées pour les pMOS que pour les nMOS alors
qu’en général c’est l’inverse. Cela peut peut-être s’expliquer en tenant compte que nous avons
des oxydes nitrurés (voir § II.2.1 a)). Mais quelque soit le type de transistors les valeurs
trouvées sont assez faibles (autours de 1,5 1017 cm-3eV-1) ce qui caractérise une bonne qualité
pour l’oxyde de grille malgré sa très faible épaisseur (tox=1.2nm). Pour les deux types ne
transistors nous observons d’abord une baisse de la densité d’états quand on diminue la
longueur de grille s’expliquant par un effet de canal court puis en dessous de 0,25µm environ
205
de longueur de grille cette densité réaugmente légèrement ce qui pourrait être dû aux défauts
près de la source et du drain crées lors de l’implantation des poches de surdopage qui viennent
rajouter des états dans l’oxyde.
Pour ce qui est du coefficient de corrélation de mobilité, la figure 12 b) montre que pour
les pMOS il est supérieur à celui des nMOS équivalents d’environ d’une décade ce qui est
conforme à la littérature [Ghibaudo ’2003] et s’explique par le fait que pour les trous leur
coefficient d’interaction coulombien avec un piège est plus grand que celui d’un électron.
Pour résumer, quelque soit le type de transistor, le bruit en 1/f du courant de drain suit le
modèle de McWhorter avec corrélation de mobilité, donc sa source est la variation du nombre
de porteurs dans le canal par piégeage par des états dans l’oxyde de grille dont nous avons
extraits la densité et montré quelle était faible malgré la faible épaisseur de l’oxyde de grille.
IV.3.2 : Bruit BF du courant de grille
Pour les transistors longs, le courant de grille va venir perturber le courant de drain voire
le rendre négatif (pour les nMOS) en forte inversion. Ainsi, la méthode présentée
précédemment ne pourra s’appliquer que partiellement, c'est-à-dire qu’à bas courant. Pour
illustrer cela, nous avons choisit de montrer les résultats pour le transistor nMOS de 10µm de
longueur et de largeur de grille d’une batterie de transistors isolés car dans cette configuration
la partition du courant de grille est plus simple à modéliser (réparti à 50%-50% entre la source
et le drain en régime ohmique).
2.5563 ×10
1.101 .10-18
− 19
18
1.10
1 .10-19
19 W=L=10µm
2.0326 ×10
2,5.10
−5
2.5 .10 -5
5
2.10
2 .10 -5
5 W=L=10µm 1.10
1 .10-20
20
Vd=100mV
1.10
1 .10-21
21
1,5.10
1.5 .10 -5
5
1.10
1 .10 -5
5
1.10
1 .10-22
22
SPP
Id 5.10
5 .10 -6
6
1.10
1 .10-23
23
0 0
1.10
1 .10-24
24
-5.10
5 .10
-6
6
-1.10
1 .10 -5
5 1.10
1 .10-25
25
1.10
1 .10-26
−5
− 1.385 ×10
-1,5.10
1.5 .10 -5
5
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6
26
0
4.9289 ×10
−4 0,2 0,4 0,6 0,8
Vg
1 1,2 1,4 1,60
1.4991 ×10
Tension de grille (V) − 27

1.10
1.225 ×10 1 .10-27
27
3 4
1 .10 1 .10
1×10
101 10
10
100
f
100
1000 100003
4.999 ×10
Fréquence (Hz)
Figure 13 : Courant de drain en échelle linéaire en fonction de la tension de grille à Vd=100mV (a) et
spectres mesurés en chaque point (b) pour le nMOS isolé W*L=10µm*10µm.
La caractéristique Id-Vg en régime ohmique de ce transistor est donnée par la figure 13 a),
on observe clairement la chute du courant de drain en forte inversion dû aux fuites vers la grille
à travers l’oxyde de grille. Les spectres mesurés sont présentés dans la figure 13 b), le bruit
reste globalement du bruit en 1/f.
206
5.0217 ×10
1.10
− 10
-9 9
1 .10
W=L=10µm Bruit
f=10Hz en excès
1.10
1 .10-10
10 dû à Ig?
SId/Id2 (Hz-1)
〈 0〉
SIdsurId2
〈 0〉
Fit 1.10
1 .10-11
11
〈 0〉
fact
mesures
1.10
1 .10-12
12
SVFB = 1,5.10 −14 V 2 Hz −1 et α = 0
SVFB = 1,5.10 −14 V 2 Hz −1 et α = 6,5.103

− 13
1.10
10 1 .10-13
13
8
1 .10 -8 1 .10
7 . 6 . 5 . 4
1.10
1.1939 ×10
−8 1.10-7
1 10 -6
1.10
Idbis 1.10
1 10 -5
1.10
1 10 -4
−5
2.0326 ×10

Figure 14 : Densité spectrale de puissance du courant de drain en fonction du courant de drain à 10Hz pour
Vd=100mV pour le nMOS isolé W*L=10µm*10µm.
La figure 14 montre la densité spectrale de puissance du courant de drain en fonction du
courant de drain à 10Hz. Aux faibles valeurs de courant de drain, nous retrouvons un
comportement classique selon le modèle de McWhorter avec corrélation de mobilité. Nous
extrayons une valeur de densité de pièges dans l’oxyde de 5,57.1016 cm-3eV-1 et un coefficient
de corrélation de 6,5.103 qui correspondent très bien aux valeurs trouvées au paragraphe
précédent pour le nMOS de 1µm de longueur de grille soit Nt=5,57.1016 cm-3eV-1 et α=6,56.103
(voir § IV.3.1 b)). Par contre, on observe sur la figure 14 qu’à partir d’environ 2.10-5A de
courant de drain un excès important de bruit dû au courant de grille qui vient perturber le
courant de drain, on note d’ailleurs sur la figure 13 a) que c’est à partir de cette valeur seuil de
courant que le courant de drain commence à diminuer. Alors en forte inversion il n’est plus
possible d’appliquer le modèle classique de McWhorter, il faudrait tenir compte de l’excès de
bruit en provenance de la grille et modéliser sa corrélation avec le courant de drain. Pour
remarque, nous avons vérifier sur le pMOS équivalent que nous retrouvons aussi des valeurs de
Nt et de α très proches de celles trouvées pour le transistor de 1µm de longueur de grille en
batterie à source et grille commune ; et de plus nous retrouvons le même type d’excès de bruit
en forte inversion.
Déjà pour y voir plus clair, on peut essayer de mesurer et de modéliser le courant de grille
seul. Pour cela, il suffit de polariser le drain à zéro volts car dans ce cas le courant de drain sera
égal à la moitié du courant de grille (voir §II.2.2 a)). Donc mesurer le bruit du courant de drain
dans cette configuration revient de fait à mesurer le bruit du courant de grille (à un facteur 1/4
près).
207
3.3306 ×10
1.101 .10-17
− 18
17
W=L=10µm

1.10
1 .10-18
18
1.10
1 .10
−5
-44 Vd=0V
5.9246 ×10
1.10
1 .10-19
19
W=L=10µm
Vd=0V 1.10
1 .10-20
20
1.10
1 .10-5
5
1.10
1 .10-21
21
1.10
1 .10-6
6
− Id
Id=Ig/2 1.10
SPP 1 .10-22
22
1.10
1 .10-7
7
1.10
1 .10-23
23
1.10
1 .10-24
24
1.10
1 .10-8
8
1.10
1 .10-25
25
−9
1.10
1.168 ×10 1 .10-99
1.10
1 .10-26
26
00 −1
0.2
0,2 0.4
0,4 0.6
0,6 0.8
0,8
Vg
11 1.2
1,2 1.4
1,4 1.6
1,60
1.5108 ×10 1.4993 ×10
Tension de grille (V) 3.7491 ×10

− 27
1.10
1 .10-27
27
. 3 4
1 .10
1×10
101 10
10 100
f
100
1000
1 10
10000
4.999 ×10
3
Fréquence (Hz)
Figure 15 : Courant de drain en échelle logarithmique en fonction de la tension de grille à Vd=0V (a) et
spectres mesurés en chaque point (b) pour le nMOS isolé W/L=10µm/10µm.
Sur la figure 15 a) nous vérifions bien que le courant de drain est égal à la moitié du
courant de grille. Les spectres correspondant aux points de mesures sont montrés sur la figure
15 b). Nous remarquons qu’au moins à basse fréquence nous avons un comportement en 1/f.
Donc nous pouvons essayer d’appliquer le modèle de McWhorter comme précédemment mais
en se souvenant que le courant de drain est en fait le courant de grille à un facteur ½ près. Par
exemple la transconductance gm utilisée dans le modèle est en fait la variation du courant de
grille avec la tension de grille toujours à un facteur ½ près.
1.10
10
−8
-8 8
1 .10
W=L=10µm
Vd=0V
1.10 -9 9
1 .10
f=10Hz
SId/Id2 (Hz-1)
〈 0〉
SIdsurId2
〈 0〉
fact
1.10
1 .10-10
10
mesures
1.10
1 .10-11
11
SVFB = 1.10 −12 V 2 Hz −1 et α = 0
− 12
1.10
10 1 .10-12
12
8 7 6 5 4
1 .10 -8 . . 1 .10 -5 1 .10
1.10
10
−8 1.10
1 10 -7
1.10
1 10 -6
− Idbis 1.10 1.10-4
5.9246 ×10
−5

Vd=0V pour le nMOS isolé W/L=10µm/10µm.
La figure 16 montre la densité spectrale de puissance du courant de drain (qui est en fait
le courant de grille à un facteur ½ près) en fonction du courant de drain à 10Hz. Nous avons été
assez surpris de constater que l’application simple du modèle de McWhorter dans cette
configuration (à Vd=0V) sans corrélation de mobilité colle très bien à nos mesures. Donc on
peut avancer prudemment que les porteurs en provenance de la grille sont piégés par des états
dans l’oxyde de grille engendrant un bruit en 1/f que l’on peut retrouver via le modèle de
McWhorter.
Mais si on applique l’équation (26) pour extraire la densité de pièges dans l’oxyde, nous
trouvons une valeur très élevée de 3,17.1018cm-3eV-1 qui est d’environ une décade plus grande
que celle extraite par le bruit du courant de drain (à Vd=100mV). Donc le modèle de
MacWhorter dans sa version « canal d’inversion » ne s’appliquerait que qualitativement au
208
bruit du courant de grille. Mais aussi, nous pourrions avancer que le fait que ce courant de
grille passe en volume à travers non seulement l’oxyde de grille mais aussi à travers aussi les
1500Å de Silicium polycristallin de la grille pourrait expliquer que ces porteurs voient plus de
pièges que ceux d’un canal à l’interface Si/SiO2. Des études plus détaillées seraient nécessaires
sur ce sujet.
De plus, lorsqu’on mesure le bruit électrique on va stresser la structure et il se peut
qu’apparaissent dans l’oxyde de grille des phénomènes de quasi-claquage [Monsieur ’2002].
C'est-à-dire qu’à partir d’une valeur de tension de grille peut se créer un piège dans l’oxyde qui
va générer un fort excès de bruit génération-recombinaison (donc de type lorentzien) mais qui
ne va pas générer un fort excès de courant.
5.0625 ×10
1.10 1 .10-17
− 18
17
pMOS W=L=10µm Vd=0V

1.10
1 .10-18
18
1.10 1 .10-5
−5
4
3.2378 ×10
1.10
1 .10-19
19
pMOS
W=L=10µm 1.10
1 .10-20
20
-Courant de drain (A)
1.10
1 .10-6
Vd=0V
5
1.10
1 .10-21
21
1.10
Id 1 .10-7
6 Id=Ig/2 1.10 -22
SPP 1 .10
22
apparition du 1.10
1 .10-23
23
quasi-claquage
1.10
1 .10-8
7
1.10 -24
1 .10
24
1.10 -25
1 .10
25
−8
apparition du
1.10
4.1108 ×10 1 .10-98
1.10 -26
quasi-claquage
26
0
0
0.2
0,2
0.4
0,4
0.6
0,6 0,8
0.8
1
1 1.2
1,2
1.4
1,4
1.6
1,60 1 .10
0 − Vg 1.4995 ×10
-Tension de grille (V) 6.1372 ×10 1 .10-27

27
1.10
− 27
3 4
1 .10 1 .10
1×10
101 10
10
100
f
100
1000 100003
4.998 ×10
Fréquence (Hz)
Figure 17 : Courant de drain en échelle logarithmique en fonction de la tension de grille à Vd=0V (a) et
spectres mesurés en chaque point (b) pour un pMOS isolé W*L=10µm*10µm ayant subit un quasi-claquage
à Vg=-1,5V.
La figure 17 montre un exemple pour ce phénomène, il s’agit d’un pMOS isolé
W=L=10µm. Sur la figure 17 b), on remarque que les spectres mesurés ont bien un
comportement en 1/f mais à partir d’une valeur de tension de grille (ici pour Vg=-1,15V) vient
se rajouter une forte composante lorentzienne alors qu’en courant (voir figure 17 a)) rien n’est à
signaler (pas d’excès constaté).
1.10
10
−8
-88
1 .10
pMOS
W=L=10µm
1.10 -99
1 .10 Vd=0V
f=10Hz
SId/Id2 (Hz-1)
〈 0〉
SIdsurId2
〈 0〉 1.10
1 .10-10
10
fact
Bruit
mesures
en excès
1.10
1 .10
-11
11
SVFB = 4.10−12 V 2 Hz −1 et α = 0 dû au
quasi-
claquage
1.10
10 1 .10-12
− 12 12
1.10
1 .10 -8
−8
8
1 .10 -7
1.10
7
1.10
1 .10 -6
Idbis
6
1.10
1 .10 -5
5
1.10
1 .10 -4
−5
4
10 3.2378 ×10

Vd=0V pour un pMOS isolé W*L=10µm*10µm ayant subit un quasi-claquage à Vg=-1,5V.
Bien sur, si l’on extrait la densité spectrale de puissance du courant de drain, elle sera
faussée pour les courants de drain supérieurs à la valeur pour laquelle est apparu ce quasi-
209
claquage (voir figure 18). Donc il faut faire des mesures sur plusieurs échantillons identiques
jusqu’à ce qu’il y en est une sans apparition de quasi-claquage ce qui de fait arrive souvent car
le quasi-claquage n’est heureusement pas systématique.
Pour finir, il n’est pas évident de modéliser le bruit du courant de drain en régime
ohmique (Vd=100mV par exemple) en forte inversion à partir de ces mesures du bruit du
courant de grille car il faudrait pouvoir extraire ou mesurer le bruit du courant de drain corrigé
de la fuite vers la grille (ce que nous avons appelé le courant de drain corrigé au chapitre II) et
lui ajouter le bruit mesuré du courant de grille. Mais on peut objecter que cette façon de faire
présuppose qu’il n’y ait aucune corrélation entre ces deux bruits ce qui est loin d’être sûr.
En résumé nous avons pu mesurer le bruit 1/f du courant de grille et montrer qu’il suit le
modèle de McWhorter mais nous ne sommes pas encore capable de modéliser l’influence du
bruit du courant de grille sur le bruit du courant de drain. A nos yeux, il serait impératif de se
pencher sur ce problème et de proposer un modèle complet du bruit 1/f du courant de drain qui
tienne compte de l’influence du courant de grille et bien sûr de le confronter à des mesures sur
des oxydes ultrafins. Cette étude est en cours au sein de l’IMEP.
IV.3.3 : Synthèse
Les mesures de bruit basse fréquence ont montrées que le bruit en 1/f des porteurs du
canal d’inversion des transistors MOS courts à oxyde ultrafin vient de leur piégeage par des
états situés dans l’oxyde dont nous avons déterminé la densité et dont nous avons montrés
quelle a une faible valeur, cela malgré la très faible épaisseur de l’oxyde de grille. De plus,
nous avons pu expliquer les variations de valeur de cette densité avec la réduction de la
longueur de grille par un effet de canal court couplé avec l’apparition d’un excès de pièges dû à
l’implantation de poches de surdopage.
Pour ce qui est des transistors longs, nous avons montré qu’apparaît un excès de bruit en
forte inversion dû à l’influence du courant de grille qui dans ce régime vient fortement
perturber le courant de drain. Nous avons pu mesurer le bruit du courant de grille en lui-même
et montré qu’il est en 1/f et que l’on peut aussi le modéliser par un piégeage par des états dans
l’oxyde dont nous avons extrait la densité. Nous avons vu que celle-ci était plus élevée
d’environ une décade que celle trouvée par les mesures sur le courant de drain en régime
ohmique.
En conclusion, les mesures de bruit électrique nous ont apporté de précieux
renseignement sur la qualité de l’oxyde ultrafin des transistors du lot « GRI » mais il reste à nos
yeux à modéliser de façon complète l’influence du courant de grille sur le bruit en 1/f du
courant de drain pour les dispositifs de grande surface.
IV.4 : Bruit BF des transistors pMOS SiGe [Romanjek ’2004b]

Au cours de l’étude effectuée sur le premier lot de transistors pMOS à hétérojonction
Silicium-Germanium en notre possession nous avions caractérisé une perte du gain en mobilité
lorsqu’on diminuait la longueur de grille des transistors (voir § II.4.2 a)). A l’époque nous nous
interrogions sur l’origine de ce phénomène et une des hypothèse avancée était le dépeuplement
de la couche enterrée Silicium-Germanuim dans les transistors ultracourts, le canal d’inversion
se retrouverait alors dans la couche d’encapsulation en Silicium relaxée, donc la mobilité des
porteurs diminuerait par rapport à celle qu’ils avaient dans la couche SiGe contrainte en
compression. Un des moyens pour valider ou rejeter cette hypothèse est de faire des mesures de
210
bruit électrique à basse fréquence sur des transistors pMOS SiGe ultracourts. En effet, il est
connu depuis une dizaine d’année [Scott ’94, Okhonin ’98] que les pMOS SiGe présentent un
bruit 1/f nettement inférieur, en forte inversion, aux transistors pMOS Si massif grâce à
l’éloignement du canal d’inversion de l’interface Si/SiO2. A notre connaissance, cette propriété
fut expérimentalement validée principalement sur des transistors longs et peu d’études ont été
faites sur des canaux ultracourts. Il faut tout de même préciser que très peu d’équipes de par le
monde peuvent, comme le CEA-Leti, fabriquer des pMOS SiGe de 50nm de longueur de grille.
Donc si cette propriété restait vraie aux dimensions décananométriques, cela voudrait dire que
le canal en grande majorité reste dans la couche enterrée SiGe conduisant à abandonner
l’hypothèse d’un dépeuplement de cette couche.
IV.4.1 : Mesures du bruit 1/f canaux courts
Les mesures de bruit ont été effectuée avec l’appareillage décrit au paragraphe IV.3.1 a),
c'est-à-dire un banc de mesure de bruit automatique et cela directement sous pointes pleine
plaque. Nous avons utilisés des batteries de transistors isolés (voir § II.4.1 b)), c'est-à-dire que
nous avions à notre disposition quatre transistors isolés de 10µm de largeur de grille et de
10µm, 100nm, 75nm et 50nm de longueur de grille. Rappelons qu’il s’agit du lot α, c'est-à-dire
que nous avions à notre disposition une plaque SiGe avec une couche enterrée de 15nm à
12,5% de Germanium et une couche d’encapsulation de 2nm après oxydation et d’une plaque
référence en Silicium massif.
1.10
−4
1 .10-3
3
1.259 ×10
1.10
−4
1 .10-3
3
1.3652 ×10
1.10
1 .10-4
4
1.10
1 .10-4
4
1.10
1 .10-5
5
1.10
1 .10-5
5
Si SiGe
1.10
1 .10-6
6
1.10
1 .10-6
6
− Id
L=50nm − Id
L=50nm
1.10
1 .10-7
7
1.10
1 .10-7
7
1.10
1 .10-8
8
1.10
1 .10-8
8
1.10
1 .10-9
9
1.10
1 .10
-99
− 10
1.10-10
10
10 1 .10
0.3 0.4 0.5 0.6 0.7 0.8 0.9
8.966 ×10 1 .10 1.10
− 10 -10
10
0,3 0,4
−1
0,5 0,6 0,7 0,8 0,9
Vg
11 1.1
1,1 1.2
1,2 1.3
1,3 1.4
1,4 1.5
1,50
-0,40.4
-0,2
0.2
00 0,2
0.2
0,4
0.4
0,6
0.6
0,8
0.8
11 1,2
1.2
3.0089 ×10 1.4031 ×10 − 0.3 Vg 1.003
-Tension de grille (V) -Tension de grille (V)

1 .10-15
− 16 1.10 15
1.10
10
1 .10-15
− 15
15
1.2477 ×10
1.10
1 .10-16
Si 1.10
1 .10-16
SiGe
16 16
L=50nm 1.10
1 .10-17
L=50nm
17
1.10
17
1 .10-17
1.10
1 .10-18
18
1.10
1 .10-18
18
1.10
1 .10-19
19
1.10
1 .10-19
19
1.10 1 .10-20
20
1.10 -20
1 .10
20
1.10 -21
SPP 1 .10
21
1.10-212 1
SPP 1 .10
1.10
1 .10-22
22
1.10
1 .10-22
22
1.10
1 .10-23
23
1.10 -23
1 .10
23
1.10
1 .10-24
24
1.10 -24
1 .10
24
1.10
1 .10-25
25
1.10 -25
1 .10
25
1.10 1 .10-26
26
1.10 -26
1 .10
26
2.4681 ×10 1.10

− 2 7 -27
1 .10
27
3 4
1.10
− 2 7 -27
2.36 ×10 1 .10 2 7
1 .10 1 .10
1×10
101 10
10
100
f
100
1000 10000
4.999 ×10
3 11 10
10 100100 1000
1 .10
3
10000
1 .10
3
4
1 f 4.999 ×10
Fréquence (Hz) Fréquence (Hz)

Figure 19 : Courant de drain en échelle logarithmique en fonction de la tension de grille à Vd=50mV (a et
b) et spectres mesurés en chaque point (c et d) pour le pMOS isolé le plus court (W/L=10µm/50nm) SiGe et
Si massif.
211
Nous avons choisi de montrer en exemple sur la figure 19 les spectres obtenus sur le
transistor SiGe le plus court (L=50nm) ainsi que ceux de son homologue référence. Pour
remarque, les figures 19 a) et 19 b) montrent que les fenêtres de mesure en tension de grille
sont différentes pour les deux types de transistors pour compenser le décalage en tension de
seuil. Nous remarquons aussi que nous avons bien du bruit en 1/f quelque soit l’architecture
avec quelquefois à bas courant l’apparition d’un bruit RTS en excès dû au fait que l’on a une
faible surface pour ces transistors. Pour les deux autres longueurs sub-0,1µm nous avons le
même type de résultats et sur le transistor long nous retrouvons uniquement du bruit en 1/f.
1,E-08
1.10-8 1,E-07
1.10-7
L=10µm L=100nm
f=10Hz f=10Hz
1,E-09
1.10-9 1,E-08
1.10-8
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
1,E-10
1.10-10 1,E-09
1.10-9
1,E-11
1.10-11 Si 1,E-10
1.10-10 Si
SiGe SiGe
1,E-12
1.10-12 1,E-11
1.10-11
1.10-9 1.10-8 1.10-7 1.10-6 1.10-5 1.10-9 1.10-8 1.10-7 1.10-6 1.10-5 1.10-4 1.10-3
1,E-09 1,E-08 1,E-07 1,E-06 1,E-05 1,E-09 1,E-08 1,E-07 1,E-06 1,E-05 1,E-04 1,E-03
Courant de drain (A) Courant de drain (A)
1,E-07
1.10-7 1,E-07
1.10-7
L=75nm L=50nm
f=10Hz f=10Hz
1,E-08
1.10-8 1,E-08
1.10-8
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
1,E-09
1.10-9 1,E-09
1.10-9
1,E-10
1.10-10 Si 1,E-10
1.10-10 Si
SiGe SiGe
1,E-11
1.10-11 1.10-11
1,E-11
1.10-9
1,E-09 1.10-8
1,E-08 1.10-7
1,E-07 1.10-6
1,E-06 1.10-5
1,E-05 1.10-4
1,E-04 1.10
1,E-03
-3 1.10-9
1,E-09 1.10-8
1,E-08 1.10 -7
1,E-07 1.10 -6
1,E-06 1.10 -5
1,E-05 1.10-4
1,E-04 1.10
1,E-03
-3

Figure 20 : Comparaison des densité spectrale de puissance du courant de drain en fonction du courant de
drain à 10Hz pour Vd=50mV pour les pMOS isolés Si et SiGe (a,b,c et d).
La figure 20 est la figure clef de cette étude. Elle montre que quelque soit la longueur de
grille les transistors SiGe présentent un niveau mesuré de bruit 1/f nettement plus faible (une
décade en moyenne) en forte inversion que leur homologues Si massif. Cela signifie que le
canal d’inversion reste majoritairement dans la couche enterrée SiGe même aux longueurs de
grille ultracourtes pour les pMOS SiGe. Une autre information importante est que les niveaux
de bruit se confondent à faible courant signe que la densité de pièges est à peu près la même
pour les deux architectures. Donc la fabrication de pMOS SiGe ne dégrade pas plus l’oxyde de
grille que celle d’un MOSFET Silicium massif classique. Ceci est dû au choix judicieux de
l’épaisseur de la couche d’encapsulation qui bloque les éventuels atomes migrants de
Germanium en provenance de la couche enterrée SiGe qui pourraient endommager l’oxyde de
grille.
En première approche nous pouvons appliquer la méthodologie présentée précédemment
(voir § IV.3.1 b)) qui consiste à extraire la densité de pièges dans l’oxyde et le coefficient de
corrélation de mobilité en utilisant le modèle de McWhorter avec corrélation de mobilité.
212
1.10
−8
1 .10 -7
7
1.366 ×10
1.10
−8
1 .10 -7
7
1.167 ×10
Si SiGe
L=50nm L=50nm
1.10
1 .10 -8
8
f=10Hz 1.10
1 .10 -8
8
f=10Hz
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
〈 0〉 〈 0〉
SIdsurId2 SIdsurId2
〈 0〉 〈 0〉
Fit 1.10
1 .10 -9
9 Fit 1.10
1 .10 -9
9
〈 0〉 〈 0〉
factm factm
mesures mesures
1.10
1 .10-10
10
1.10
1 .10-10
10
SVFB = 8.10 −12 V 2 Hz −1 et α = 0 SVFB = 7.10 −12 V 2 Hz −1 et α = 0
SVFB = 8.10 −12 V 2 Hz −1 et α = 1,9.105 SVFB = 8.10 −12 V 2 Hz −1 et α = 8,2.10 4

− 11
1.10
10 1 .10
-11
11
9 8 7 6 5 4 3 1.10
10
− 11
1 .10-11
11
1 .10 -9 1 .10 -8 . 1 .10 -6 1 .10 -5 1 .10 -4 1 .10 -3
1.10 −9 1.10 1.10
1 10 -7
1.10
− Idbis
1.10 1.10 1.10 −4 1.10
−9
9
1 .10 -9
1.10
8
1 .10 -8 .
1.10
7
1 10 -7
6
1 .10 -6
1.10
5
1 .10 -5
1.10
4
1 .10 -4
1.10 1 .10 -3
1.10
3
2.459 ×10 1.4 ×10 10 − Idbis −4

1.259 ×10

Figure 21 : Comparaison avec le modèle de McWhorter des densités spectrales de puissance du courant de
drain en fonction du courant de drain à 10Hz pour Vd=50mV pour le pMOS isolé le plus court (L=50nm)
Si (a) et SiGe (b).
La figure 21 donne un exemple de résultat pour cette méthode, nous avons choisi de
montrer les courbes pour le transistor SiGe le plus court (voir figure 21 a)) et son homologue en
Si massif (voir figure 21 b)). La figure 21 montre bien une adéquation entre les mesures et le
modèle de McWhorter avec corrélation de mobilité, ceci est valable aussi pour les autres
transistors de plus grande longueur de grille.
Nt (cm-3 eV-1) α
Si SiGe Si SiGe
17 17 5 4
L=10µm 2,3.10 2,1.10 1,1.10 1,7.10
16 16 5 4
L=100nm 8,9.10 3,1.10 1,7.10 5,7.10
16 16 5 4
L=75nm 4,7.10 4,7.10 2,0.10 6,1.10
16 16 5 4
L=50nm 6,2.10 5,4.10 1,9.10 8,2.10
Tableau 1 : Valeurs extraites de la densité de pièges dans l’oxyde et du coefficient de corrélation de
mobilité par comparaison avec le modèle de McWhorter.
Le tableau 1 donne les valeurs extraites de la densité de pièges dans l’oxyde et du
coefficient de corrélation de mobilité pour tous les transistors. Nous remarquons une quasi
parfaite égalité des densités de pièges dans l’oxyde pour les deux architectures, et pour chacune
d’elle une baisse significative de cette densité pour les transistors ultracourts par rapport au
transistor long (L=10µm) est constatée qui s’explique par un effet de canal court (voir figure 12
a)). Quand au coefficient de corrélation, le tableau 1 montre que pour chaque transistor SiGe ce
coefficient est au moins deux fois plus faible que celui du transistor Si massif de référence
équivalent.
Ainsi, si on se contente de cette approche simple basée sur un seul canal d’inversion situé
à l’interface Si/SiGe, on peut dire que l’éloignement du canal de l’interface Si/SiO2 fait baisser
le coefficient de corrélation de mobilité entraînant une baisse significative du bruit en 1/f en
forte inversion pour les transistors SiGe par rapport à des transistors Si massif de référence. Le
point important est que cette propriété est conservée mêmes aux très courtes longueurs de
grille.
IV.4.2 : Modélisation du bruit 1/f canaux courts
Afin de mieux comprendre pourquoi le niveau de bruit 1/f est plus faible en forte
inversion pour les transistors SiGe et de pouvoir quantifier et modéliser cette baisse, nous
avons adapté à nos transistors ultracourts un modèle analytique du bruit 1/f dans les transistors
213
SiGe développé par G. Ghibaudo et J. Chroboczek [Chroboczek ’2002] basé sur la

modélisation du bruit de deux canaux en parallèle, l’un dans la couche SiGe, l’autre dans la
couche d’encapsulation.
IV.4.2 a) : Présentation du modèle de bruit 1/f dans les pMOS SiGe
Le modèle se propose de résoudre l’équation de Poisson pour un canal de MOSFET

séparément pour les deux canaux présents dans les transistors pMOS SiGe, c'est-à-dire le canal
présent dans la couche d’encapsulation et celui de la couche enterrée SiGe qui si on a bien
choisit les épaisseur des deux couches et le pourcentage de Germanium doit être majoritaire.
Les hypothèses de départ sont :
(i). Tous les trous sont dans la sous bande des trous lourds avec une densité d’états
bidimensionnelle s’écrivant [Chretien ’98]:
A 2D = m * hh /π h 2 (30)
où mhh* est la masse effective des trous lourds.
Les charges d’inversion Qi,cap et Qi,SiGe, du canal en surface (cap pour couche
d’encapsulation en anglais) et celui enterré (SiGe), sont obtenus à partir des équations (31a) et
(31b) en utilisant la statistique Fermi-Dirac
[ ]
ψ −ψ
Qi ,cap (ψ cap ) = qA2 D kT ln 1 + exp ( capkT 0 ) (31a)
et
[ ]
Qi , SiGe(ψ sige ) = qA2 D kT ln 1 + exp ( ψ SsiGe −kTψ 0 + ∆E ) , (31b)
où ΨSi et ΨSiGe sont respectivement les potentiels aux interfaces Si/SiO2 et Si/SiGe et Ψ0 est le
potentiel de décalage (dépendant du niveau du dopage substrat, Nd). Le décalage en énergie de
la bande de valence du puit quantique au niveau de la couche enterrée SiGe est ∆E=0.84×FGe
(eV), FGe étant la fraction de Germanium [Fischetti ’96].
(ii). La relation entre la charge d’inversion et le potentiel de surface est commandée par la
loi de Gauss et par la condition de continuité du potentiel.
Q + Qd
ψ cap = ψ SiGe + i , SiGe .t cap (32a)
ε
et
Qd
ψ SiGe = ψ d + .(t SiGe + t buf ) , (32b)
ε
où ψd est le potentiel à l’interface SiGe/couche tampon (buf pour buffer en anglais), ε la
permittivité du Silicium, et Qd la charge de déplétion dans le substrat ( Qd = 2qeN dψ d ).
(iii). L’équation de conservation de la charge est alors appliquée au niveau de la grille
pour relier les potentiels et les charges à Cox la capacité d’oxyde de grille,
Qi ,cap + Qi , SiGe + Qd
V g = V fb + ψ cap + (33)
C ox
(iv). Le courant de drain total est la somme du courant dans la couche d’encapsulation
Id,cap et celui dans la couche enterrée SiGe Id,SiGe, donc Id=Id,cap+ Id,SiGe. En régime ohmique
(Vd→0) les courants de drain dans les deux couches sont donnés respectivement par :
W
I d ,cap = µ eff ,cap Qi ,capVd (34a)
L
et
W
I d , SiGe = µ eff , SiGe Qi , SiGeVd (34b)
L
214
où µeff,cap et µeff,SiGe sont les mobilités effectives dans les couches d’encapsulation et
SiGe. Leurs valeurs sont extraites grâce à la méthode Fonction Y par l’extraction de la mobilité
à bas champ, des facteurs d’atténuation de mobilité et de la tension de seuil (voir § I.6.2). Ainsi
ce modèle tient compte de la dégradation de la mobilité à bas champ avec la réduction de la
longueur de grille observée sur les transistors SiGe (voir § II.4.2 a)).
Après avoir valider ce modèle de courant de drain en le comparant avec les mesures des
caractéristiques Id(Vg) nous utilisons le modèle de McWhorter pour simuler le bruit 1/f. Ce
modèle suppose que les variations temporelles de la tension de bande plate δVfb= - δQox/Cox
proviennent d’un phénomène de capture/emission des porteurs d’un canal d’inversion d’un
MOSFET par des états lents localisés à l’interface Si/SiO2. Ceci entraîne une fluctuation dans
les deux couches d’inversion bidimentionnelles, d’abord pour le canal dans la couche
d’encapsulation (au niveau de l’interface Si/SiO2) puis, par couplage capacitif, pour le canal
dans la couche enterrée SiGe. Les fluctuations de la tension de bandes plates δVfb entraînent
donc une corrélation entre les fluctuations du nombre de porteurs de chaque couche d’inversion
(cap et SiGe). Comme les deux flux des deux courants de drains (cap et SiGe) sont parallèles,
la fluctuation du courant de drain total δId est la somme de deux composantes :
δI d = δI d ,cap + δI d , SiGe = −( g m,cap + g m , SiGe ) δQox C ox , (35)
où gm,cap and gm,SiGe sont la transconductance du canal de la couche d’encapsulation et de celui
de la couche enterrée SiGe.
Les contributions des deux canaux à la densité spectrale de puissance associé à la
fluctuation du nombre de porteurs s’écrivent en utilisant la formulation décrite précédemment
(voir équation 25) à partir du modèle de McWhorter [Ghibaudo ’91] :
2
 I d ,cap 
× 1 + α c C ox µ eff ,cap 
2
S Id ,cap = SVfb .g m,cap (36a)
 g m,cap 
 
et
2
 I d , SiGe 
S Id , SiGe = SVfb .g m , SiGe × 1 + R.α c C ox µ eff , SiGe  .
2
 (36b)
 g m , SiGe 
Le bruit du courant de drain total est donné par la somme SId=SId,cap+ SId,SiGe comprenant
les mobilités effectives définies par les équation (34a) et (34b), et SVfb étant la densité spectrale
de puissance associée à la fluctuation de la tension de bandes plates dont nous rappelons la
formule ci-dessous [Ghibaudo’91] :
S Vfb = q 2 λN t kT (WLC ox2 f ) , (37)
où Nt est la densité de pièges dans l’oxyde, λ la constante d’effet tunnel égale à 1Å, et f la
fréquence.
Le second terme dans la parenthèse des équations (36a) et (36b) représentant la corrélation de
mobilité agissant en forte inversion. Pour le canal enterré dans la couche SiGe ce coefficient de
corrélation est multiplier par un facteur R (R<1) pour tenir compte de la réduction des
interactions coulombiennes des porteurs du canal enterré avec les états à l’interface Si/SiO2 due
à l’éloignement de ce canal de l’interface entraînant une diminution du phénomène de
corrélation de mobilité comme discuté précédemment. Ce facteur R serait d’autant plus faible
que le canal enterré sera loin de l’interface Si/SiO2 donc d’autant plus que la couche
d’encapsulation sera épaisse.
IV.4.2 b) : Comparaison du modèle avec les données expérimentales
215
La première étape de validation de ce modèle est de comparer le courant de drain total

simulé en utilisant les paramètres extraits au préalable par Fonction Y grâce aux mesures des
caractéristiques Id-Vg.
-3
µ0(cm2 V-1s-1) Vt(V) θ1(V) Nd (cm )
Si SiGe Si SiGe Si SiGe Si SiGe
18 17
L=10µm 60,331 154,978 -0,757 -0,042 0,228 0,377 2,02.10 8,09.10
18 17
L=100nm 44,683 42,815 -0,745 -0,157 0,857 0,676 1,14.10 6,75.10
18 17
L=75nm 39,85 35,413 -0,749 -0,189 0,997 0,726 1,04.10 6,14.10
17 17
L=50nm 36,726 28,506 -0,744 -0,263 1,201 0,843 7,04.10 4,22.10
Tableau 2 : Valeurs extraites au préalable par Fonction Y utilisées dans le modèle.
Dans le tableau 2 sont regroupés les valeurs des paramètres que l’on injecte dans notre
modèle. Au passage, on remarque exactement les mêmes comportements de ces paramètres
avec la réduction de la longueur de grille que ceux des transistors en batteries à source et grille
communes présentés au paragraphe II.4.2 a).
5
1 .10 -5
1.10
−6
6 ⋅10 6.10
−6
-6
W=10µm 6 ⋅10
W=10µm
L=10µm SiGe L=10µm
5.10
5 .10 -6
6
1.10
1 .10 -6
6
4.10
4 .10 -6
6
gm= dId / dVg (S)
-Id (A)
Gdii ,01
gmii ,1
1.10 7-7
1 .10 Si SiGe 3.10
3 .10 -6
6
Si
Idexp
gmm
points de mesure
modèle
2.10
2 .10 -6
6
1.10
1 .10 -8
8
points de mesure 1.10

1 .10 -6
6
modèle
−9
1.10 9-9 1.5
10 1 .10
1 0.5 0 0.5 00 0
-1.5 -1 -0.5 0 0.5 -1.5
1.5 -11 -0.5
0.5
Vg (V) 00 0.5
0.5
− 1.5 − Vgii , − Vgexp 0.5 − 1.5 ( − Vg) ii , − Vgexp
Vg (V) 0.5
1.10
−3
1 .10 -3
3
2.5.10
−4
-4
10 2.5 ⋅10
W=10µm W=10µm
1.10
1 .10 -4
4
L=50nm Si L=50nm
2.10
2 .10
4-4
1.10 1 .10 -5
5
gm= dId / dVg (S)
1.5.10
1.5 .10 -4
4
-Id (A)
1.10
Gdii ,1
1 .10 -6
6
Si SiGe gmii ,1
gmm
SiGe
Idexp
1 .10 -7
7
1.10 1.10
1 .10
4-4
1.10
1 .10 -8
8
5.10
5 .10 -5
5
points de mesure points de mesure

1.10 1 .10 -9
9
modèle modèle
− 10
10 1 .10 10-10
1.10
00 0
-11 -0.5 -1.5
1.5
-11 -0.5
0.5
00 0.5
0.5
-1.5
Vgs (V) 0 0.5
1.5 0.5 0 0.5
− 1.5 ( − Vg) ii , − Vgexp
− 1.5 ( − Vg) ii , − Vgexp 0.5 Vgs (V) 0.5
Figure 22 : Comparaison entre le modèle et les caractéristiques Id(Vg) et gm(Vg) pour le transistor le plus
long (L=10µm) (a et b) et le plus court (L=50nm) (c et d).
La figure 22 illustre la bonne adéquation entre ce modèle en utilisant les paramètres du
tableau 2 et les mesures expérimentales. Cette adéquation est valable pour tous nos transistors.
Remarquons sur les figures 22 b) et 22 d) que le gain en transconductance observé sur les
transistors longs (figure 22 b)) est perdu aux longueurs de grille ultracourtes (figure 22 d)).
Pour modéliser cela nous avons dû admettre que le gain mobilité à bas champ est dégradé aux
courtes longueurs de grille et que cette perte est intrinsèque au transistor. Pour cela, nous avons
utilisé les valeurs extraites par la méthode « Fonction Y », ceci est valable car ce modèle
montre que les conditions technologiques de nos transistors SiGe (tailles des différentes
couches et pourcentage de Germanium) garantissent que le courant de drain total provient en
très grande majorité du canal enterré dans la couche SiGe et cela quelque soit la longueur de
216
grille (voir figure 23). Donc les valeurs extraites par la méthode « Fonction Y », qui suppose un
seul canal, sont bien adaptées pour nos transistors même les plus courts.
3
1 .10 -3
3
1.10 1 .10 -3
−3 1.10
−3
10 courant dans la 10
couche enterrée SiGe W=10µm W=10µm

1.10
1 .10 -4
4
L=10µm 1.10
1 .10 -4
4
L=50nm
courant dans la
couche d’encapsulation
1.10
1 .10 -5
5
1.10
1 .10 -5
5
〈 0〉 〈 0〉
-Id (A)
-Id (A)
Gdcap 1 .10 -6
6
1.10 Gdcap 1 .10 -6
6
1.10
〈 1〉 〈 1〉
Gdsige Gdsige
Idexp 1.10
1 .10 -7
7
Idexp 1.10
1 .10 -7
7
courant dans la
couche enterrée SiGe
1.10
1 .10 -8
8
1.10 8
1 .10 -8 courant dans la
Courant de drain couche d’encapsulation
1.10
1 .10 -9
9
mesuré 1.10
1 .10 -9
9
Courant de drain
mesuré
− 10 − 10
10 1.10
1 .10 -10
10
1.5 1 0.5 0 0.5
10 1.10
1 .10 -10
10
1.5 1 0.5 0 0.5
-1.5
− 1.5
-1 -0.5
( − Vg) , − Vg , − Vgexp
0 0.5
0.5 − -1.5
1.5 -1 -0.5
( − Vg) , − Vg , − Vgexp 0 0.5
0.5
Vg (V) Vgs (V)

Figure 23 : Différentiation des deux canaux (cap et Sige) et comparaison avec la caractéristique Id(Vg)
mesurée pour le transistor SiGe le plus long (L=10µm) (a) et le plus court (L=50nm) (b).
Les figures 23 a) et 23 b) montrent donc que l’hypothèse d’un dépeuplement de la couche
enterrée SiGe aux courtes longueurs de grille est fausse et qu’il faut chercher ailleurs l’origine
physique de la perte du gain en mobilité à bas champ des transistors SiGe ultracourts.
Une fois le modèle validé d’un point de vue statique, on peut l’utiliser pour décrire le
niveau de bruit 1/f de nos mesures.
8 7
−9
1 .10-7
1.10 1 .10-7
1.10
−8
2.223×10 4.562×10
W=10µm W=10µm
L=10µm L=100nm
1.10
1 .10-8
9
1.10
1 .10-8
8
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
10
1 .10 -9
1.10
SIdsId2exp SIdsId2exp
SIdNii ,1 SIdNii ,1 1.10

1 .10-9
9
1.10
1 .10 -10
11
points de mesure
modèle p 1.10
1 .10 -10
10 points de mesure p
1.10
1 .10 -12
12
modèle
− 13 − 11
3.876×10 1.10
1 .10 -13
13 1.238×10 1.10
1 .10 -11
11
1.10
1 .10 -9
9
1.10
1 .10 -8
8
1.10
1 .10 -7
7
1.10
1 .10 -6
6
1.10
1 .10 -5
5
1.10
1 .10 -9
9
1.10
1 .10 -8
8
1.10
1 .10 -7
7
1.10
1 .10 -6
6
1.10
1 .10 -5
5
1.10
1 .10 -4
4
1.10
1 .10 -3
3
−9 Idbis , Gdii ,1 −6 −9 , Gdii ,1 −4
10 Id (A) 6.548×10 10 IdIdbis
(A) 1.34×10
1.10
−7
1 .10 -7
7
1.10
1 .10 -7
−7
7
10 10
W=10µm W=10µm
L=75nm L=50nm
1.10
1 .10 -8
8
1.10 8
1 .10 -8
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
SIdsId2exp SIdsId2exp
9
1.10
1 .10 -9
9
1 .10 -9
1.10
SIdNii ,1 SIdNii ,1
points de mesure points de mesure

modèle 1.10
1 .10 -10
10 modèle
1.10
1 .10 -10
10
− 11 − 11
1.10
-11
1.97 ×10 1 .10 11 10 1.10
1 .10
-11
11
1 .10
9-9
1.10 1.10
1 .10
8-8
1.10
1 .10
7-7
1.10 6-6
1 .10 1.10
1 .10
5-5 1.10
1 .10
4-4 1.10
1 .10
3-3
1.10
1 .10
9-9 1.10
1 .10
8-8 1.10
1 .10
7-7 1.10
1 .10
6-6 1.10
1 .10
5-5 1.10
1 .10
4-4
10
−9
Id (A)
Idbis , Gdii ,1 −4
1.894 ×10 10
−9
IIdbis
d (A)
, Gdii ,1 1.409 ×10
−5
Figure 24 : Comparaison entre le modèle et les mesures pour la densité spectrale de puissance du courant
de drain en fonction du courant de drain pour les transistors SiGe.
217
La figure 24 montre un excellent accord entre les prédictions du modèle et les mesures
quelque soit la longueur de grille des transistors SiGe. Pour ce faire, nous avons pris comme
densité de pièges dans l’oxyde les valeurs extraites précédemment (voir tableau 1) et pour
coefficient de corrélation de mobilité celui extrait sur les transistors Si de référence (voir
tableau) que nous avons multiplier par un coefficient R (voir équation 36a)) pris égal à 0,2,
valeur choisie pour que le modèle coïncide avec les mesures. Cette démarche s’avère
concluante pour tous nos transistors SiGe, ce qui veut dire qu’une valeur de 0,2 pour le
coefficient R représente la baisse d’intensité de l’interaction coulombienne des porteurs dans le
canal enterré dû à la distance de 2nm les séparant de l’interface Si/SiO2. Si on multiplie les
valeurs de α des transistors de référence par ce facteur 0,2 nous trouvons une valeur légèrement
inférieure à celle trouvée en appliquant simplement le modèle de McWhorter pour un seul canal
(voir les valeurs du tableau 1 pour les transistors SiGe) car malgré le fait que le courant dans la
couche d’encapsulation soit nettement inférieur à celui de la couche enterrée, comme il est plus
près de l’interface Si/SiO2, il interagira plus fortement avec elle, donc la contribution de ce
courant au bruit total ne peut être négligé, expliquant le coefficient de corrélation total sera un
peut plus fort que si on ne prenait que celui du canal enterré SiGe.
IV.4.3 : Conclusion sur le bruit 1/f dans les pMOS SiGe
Les mesures de bruit électrique basse fréquence effectuées sur le premier lot de pMOS
SiGe ont montré une réduction significative du bruit en 1/f en forte inversion pour les pMOS à
canal enterré Silicium-Germanium par rapport à des pMOS Silicium massif à canal surfacique,
cette propriété étant conservée aux plus courtes longueurs de grille. Ceci entraîne l’abandon de
l’hypothèse d’un dépeuplement de la couche enterrée Silicium-Germanium aux courtes
longueurs de grille pour expliquer la perte du gain en mobilité observé pour les transistors
pMOS Silicium-Germanium ultracourts par rapport à leurs homologues Silicium massif.
Une première approche pour modéliser le niveau de bruit 1/f des deux architectures a été
effectuée, elle consiste à ne prendre en compte qu’un seul canal d’inversion et d’appliquer le
modèle de McWhorter avec corrélation de mobilité. Cette approche a permis de montrer, via la
quasi équivalence des niveaux de bruit sous le seuil, que les deux architectures ont une densité
de pièges dans l’oxyde faible et quasi équivalente. Ceci montre que la couche d’encapsulation a
été suffisamment épaisse pour bloquer d’éventuels atomes de Germanium qui auraient pu
migrer vers l’oxyde de grille et par ce fait le dégrader. Les valeurs extraites pour le coefficient
de corrélation de mobilité montrent que la baisse observée du niveau de bruit 1/f en forte
inversion s’explique par une plus faible corrélation entre les porteurs du canal enterré des
transistors SiGe par rapport à ceux du canal surfacique des transistors Si massif ceci étant
expliquée par la distance entre le canal enterré SiGe et l’interface Si/SiO2 (2nm dans ce cas).
Une seconde approche plus quantitative a été menée en utilisant un modèle qui se
propose de résoudre l’équation de Poisson pour un canal de MOSFET séparément pour les
deux canaux présents dans les transistors pMOS SiGe, c'est-à-dire le canal présent dans la
couche d’encapsulation et celui de la couche enterrée SiGe puis de modéliser pour les deux
canaux le bruit en 1/f en utilisant le modèle de McWhorter et au final de sommer les deux
bruits pour obtenir le niveau de bruit 1/f total que l’on compare avec les mesures. Le modèle a
été validé d’un point de vue statique en tenant compte de la perte de gain en mobilité dans la
couche enterrée SiGe en le comparant avec les caractéristiques Id-Vg mesurées. La résolution de
l’équation de Poisson montre par ailleurs que la grande majorité des porteurs est dans la couche
enterrée SiGe mêmes aux courtes longueurs de grille. Puis le modèle a été validé d’un point de
vue bruit 1/f en le comparant aux mesures. Pour cela nous avons dû introduire un facteur
d’atténuation de la corrélation de mobilité pour le canal enterré SiGe égal à 0,2 montrant que
218
les porteurs dans la couche enterrée SiGe interagissent nettement moins avec les états dans
l’oxyde que ceux en surface. Ce facteur explique pourquoi les pMOS à canal enterré SiGe ont
un niveau de bruit 1/f plus faible en forte inversion que le pMOS à canal surfacique Si massif.
Pour conclure, nous avons pu mesurer et modéliser le bruit 1/f des transistors à canal
enterré SiGe et cela même aux très courtes longueurs de grille.
IV.5 : Conclusion
Après avoir rappelé ce qu’est le bruit électrique, comment on le mesure ainsi que ses
différentes sources pour un transistor MOS nous avons étudié le bruit 1/f majoritaire dans les
transistors MOS pour deux des architectures de transistors MOS dont nous avons montré les
résultats de caractérisation statique aux deux chapitres précédents.
En premier lieu, nous avons mesuré et modélisé le bruit 1/f pour des transistors
ultracourts à oxyde ultrafin (1.2nm). Nous avons vu que le bruit 1/f de ces dispositifs se
modélise très bien par capture/émission des porteurs du canal surfacique d’inversion par des
états situés dans l’oxyde dont nous avons déterminé la densité et dont nous avons montré
qu’elle a une faible valeur, cela malgré la très faible épaisseur de l’oxyde de grille. De plus,
nous avons pu expliquer les variations de cette densité avec la réduction de la longueur de grille
par un effet de canal court couplé avec l’apparition d’un excès de pièges dû à l’implantation de
poches de surdopage. Mais pour les dispositifs de grande surface, nous avons montré que le
courant de grille provoque un excès de bruit 1/f du courant de drain. Nous avons mesuré ce
bruit 1/f du courant de grille dont nous avons pu au moins qualitativement modéliser le niveau
par une approche équivalente à celle du courant de drain, c'est-à-dire par un piégeage des
porteurs du canal par des états dans l’oxyde de grille entraînant un bruit de type 1/f. Il resterait
néanmoins à modéliser plus quantitativement ce bruit de courant de grille ainsi que sa
corrélation et sa contribution au bruit du courant de drain pour les dispositifs de grande surface
à oxyde ultrafin.
En second lieu, nous avons étudié le bruit 1/f des transistors à canal enterré Silicium-
Germanium. Les mesures ont permis de constater une réduction significative du bruit en 1/f en
forte inversion pour les pMOS à canal enterré Silicium-Germanium par rapport à des pMOS
Silicium massif à canal surfacique, cette propriété étant conservée aux plus courtes longueurs
de grille. Nous avons montré et validé un modèle qui se propose de résoudre l’équation de
Poisson pour un canal de MOSFET séparément pour les deux canaux présents dans les
transistors pMOS SiGe, c'est-à-dire le canal présent dans la couche d’encapsulation et celui de
la couche enterrée SiGe puis de modéliser pour les deux canaux le bruit en 1/f en utilisant le
modèle de capture/émission par les états présents dans l’oxyde de grille. Ce modèle a permis de
montrer d’un point de vue statique que les porteurs des transistors SiGe restent majoritairement
dans la couche enterré SiGe et cela même aux plus courtes longueurs de grille. De plus, ce
modèle a montré que l’oxyde de grille des transistors SiGe était d’aussi bonne qualité que celui
de transistors Si massif de référence. Enfin, il a montré que la baisse du niveau de bruit 1/f en
forte inversion des transistors SiGe était due à la moindre interaction coulombienne (corrélation
de mobilité) des porteurs présents majoritairement dans la couche enterré SiGe avec les états
dans l’oxyde de grille, cela étant du à l’éloignement de ce canal d’inversion de l’interface
Si/SiO2.
Au final, les mesures et modélisations du bruit 1/f dans les transistors MOS permettent
d’avoir de précieux renseignements sur le transport électrique de ces dispositifs ainsi que sur la
qualité de leur oxyde de grille. Néanmoins plusieurs points restent en suspend notamment
l’influence du bruit du courant de grille sur le bruit du courant de drain dans les transistors à
oxyde ultrafin de grande surface dont il nous paraît important qu’une étude poussée soit
poursuivie. De plus, nous n’avons pu étudier le bruit 1/f des transistors Si:C, nous pensons qu’il
219
apporterait de précieux renseignements sur la qualité de l’oxyde de grille et pourrait

caractériser les défauts dus à la migration d’atomes de Carbone en provenance de la couche
enterrée Si:C.
Pour finir, le bruit électrique basse fréquence est de notre point de vue une étude très utile
qu’il serait intéressant de mener systématiquement à chaque fois qu’une nouvelle architecture
de transistors MOS apparaît.
220
221
Conclusion
Ce mémoire a présenté la majeure partie des résultats du travail effectué au cours de

cette thèse qui était de caractériser électriquement et de modéliser trois architectures de
transistors CMOS pour des filières 50nm et en deçà.
Le premier chapitre a expliqué ce qu’est un transistor MOS à effet de champ, puis a
présenté son principe de fonctionnement ainsi que les équations de base régissant en terme de
courants les différents modes de fonctionnement dans lesquels sont utilisés les transistors
MOS. Ensuite nous nous sommes penchés sur les effets qu’entraîne la miniaturisation d’un
transistor MOS sur les principaux paramètres électriques régissant son fonctionnement. Trois
solutions technologiques permettant de limiter certains effets néfastes de cette miniaturisation
ont été présentées, ce sont des solutions couramment employées pour des filières 50nm et en
deçà. Afin d’extraire ces paramètres technologiques a été décrite la méthode « Fonction Y »
basée sur des mesures courant-tension qui fût la principale méthode employée lors de cette
thèse.
Le second chapitre a présenté les principaux résultats obtenus sur le transport électrique
de trois architectures de transistors MOS Silicium massif ultracourts obtenus par l’extraction
de paramètres basée sur des mesures courant-tension en utilisant la méthode « Fonction Y ».
• En premier lieu ont été présentés les résultats sur trois générations de lots de
transistors CMOS ultracourts à oxyde ultrafin (1.2nm) issus d’une collaboration
avec STMicroelectronics. Cette très faible épaisseur d’oxyde de grille nous a
obligé à corriger la méthode « Fonction Y » afin de prendre en compte les fuites
vers la grille. Nous avons proposé une méthode complète pour extraire
expérimentalement les coefficients de répartition du courant de grille que nous
avons validé par comparaison des résultats avec un modèle physique basé sur le
calcul de la réponse temporelle d’une charge d’inversion vers la source, le drain
et la grille donnant cette répartition géométrique du courant de grille en fonction
des polarisations source, drain et grille. Ce travail effectué, nous avons montré
qu’au fil des générations les transistors CMOS gardaient de très bonnes
caractéristiques au niveau du transport électrique mais nous avons aussi
caractérisé une dégradation de la mobilité à bas champ aux courtes longueurs de
grille que l’on soupçonne être due aux poches de surdopage. Au final, nous
avons démontré la viabilité des transistors CMOS ultrafins jusqu’à 30nm de
longueur de grille.
• En second lieu ont été présentés les résultats sur deux générations de lots de
transistors nMOS ultracourts à incorporation de Carbone (Si:C) issus d’une
collaboration avec le CEA-Leti. Nous avons montré que cette architecture
permet de garantir un bon contrôle des effets de canaux courts sans avoir recours
à un fort dopage canal et à de fortes poches de surdopage. Nous avons montré
qu’un fort pourcentage de Carbone (>1%) n’était pas la meilleure solution a
adopter car il dégradait davantage le transport qu’il ne faisait gagner en contrôle
des effets de canaux courts. Au final, nous avons montré, qu’avec un choix
judicieux des divers paramètres technologiques, que les nMOS Si:C permettent
de garantir un bon contrôle des effets de canaux courts jusqu’à 50nm de
longueur de grille sans altérer le transport électrique.
222
• En dernier lieu ont été présentés les résultats sur deux générations de lots de
transistors pMOS ultracourts à hétérojonction Silicium-Germanium (SiGe) issus
d’une collaboration avec le CEA-Leti. Nous avons montré que cette architecture
permet elle aussi de garantir un bon contrôle des effets de canaux sans avoir
recours à un fort dopage canal et à de fortes poches de surdopage. Nous avons
montré aussi que le gain en mobilité espéré par la conduction dans une couche
contrainte en compression était dégradé aux courtes longueurs de grille. Au
final, nous avons cherché à comprendre d’où venait ce problème.
Le troisième chapitre a été consacré à une optimisation de la méthode Split C-V basée
sur des mesures capacitives pour les dispositifs sub-0,1µm pour pouvoir extraire séparément
la longueur de grille effective et la mobilité effective de ces transistors, tout cela dans le but
de comprendre l’origine physique des dégradations de mobilité constatées au second chapitre.
Cette optimisation passe par deux corrections successives de la mesure de la capacité grille-
canal, l’une pour éliminer une capacité parasite non négligeable à ces longueurs de grille et
l’autre pour tenir compte de l’influence des résistances d’accès. Ces mesures nous ont
permis :
• D’une part de proposer une explication à la perte du gain en mobilité des
transistors pMOS SiGe aux courtes longueurs de grille par une relaxation de la
contrainte due à la présence de défauts que nous avons caractérisé en appliquant
cette méthode optimisée à basse température.
• D’autre part, de relier la baisse de mobilité constatée pour les dispositifs
ultracourts à oxyde ultrafin aux poches de surdopage implantées près de la
source et du drain qui entraînent une augmentation du dopage effectif vu par les
porteurs du canal ce qui réduit d’autant plus leur mobilité.
• Mais aussi de relier la dégradation de la mobilité dans les nMOS Si:C aux
atomes de Carbone en sites interstitiels qui en migrant créent des défauts qui
gênerons le transport électrique de ce type de transistors.
• Au final, de proposer et de valider une optimisation de la méthode Split C-V qui
s’avère être un moyen efficace d’étude du transport électrique dans les canaux
ultra courts.
Dans le dernier chapitre, après avoir rappelé ce qu’est le bruit électrique, comment on le
mesure ainsi que ses différentes sources pour un transistor MOS nous avons étudié le bruit en
excès dans les transistors MOS dit bruit 1/f pour deux des architectures de transistors MOS
dont nous avons montré les résultats de caractérisation statique aux deux chapitres précédents.
• Tout d’abord, nous avons montré et modélisé le fait que pour le premier lot de
transistors ultracourts à oxyde ultrafin le niveau de bruit 1/f restait faible grâce à
une bonne qualité de l’oxyde de grille malgré la très faible épaisseur de celui-ci.
Nous avons aussi caractérisé pour les dispositifs de grande surface de ce lot que
le bruit des fuites en courant vers la grille entraînait un excès de bruit pour le
courant de drain que nous avons pu qualitativement modélisé.
• Ensuite, nous avons constaté une réduction significative du bruit en 1/f en forte
inversion pour les pMOS SiGe même aux plus courtes longueurs de grille. Nous
avons montré et validé un modèle en statique à double canal, celui présent dans
la couche d’encapsulation et celui de la couche enterrée SiGe. Ensuite, cette
même approche a été utilisée pour modéliser le bruit 1/f à partir de la
capture/émission des porteurs par les états de l’oxyde de grille. Ce modèle a
montré que l’oxyde de grille des transistors SiGe était d’aussi bonne qualité que
celui de transistors Si massif de référence et que la baisse du niveau de bruit 1/f
223
en forte inversion des transistors SiGe était due à la moindre interaction des
porteurs présents majoritairement dans la couche enterré SiGe avec les états
dans l’oxyde de grille, à cause de l’éloignement de ce canal d’inversion de
l’interface Si/SiO2.
Pour conclure, au cours de cette thèse nous avons pu étudier le transport électrique pour
des canaux ultracourts de trois architectures de transistors MOS. Pour cela nous avons dû
proposer et/ou optimiser des procédures expérimentales pour arriver à extraire correctement
les paramètres électriques de transistors aussi courts. Afin de valider ces nouvelles méthodes,
nous avons développé des modèles physiques analytiques expliquant les comportements des
paramètres électriques d’un transistor MOS à de telles longueurs de grille. Néanmoins,
plusieurs points ont été laissés en suspend qu’il nous semble indispensable de traiter dans le
futur comme l’étude de la capacité d’oxyde en forte inversion pour des oxydes ultrafins ou
bien comment caractériser la relaxation de la couche contrainte d’un transistor MOS Silicium-
Germanium ou Strained-Si par des mesures électriques. Le message principal de ce mémoire
est qu’aujourd’hui pour les filières 50nm et en deça sont proposées diverses architectures,
chacune avec leurs avantages et leurs inconvénients, dont il faut pouvoir mesurer et modéliser
en détail le transport électrique ; pour cela les méthodes classiques de caractérisations
électriques se trouvent être de temps de temps obsolètes, il faut donc les adapter mais surtout
cette adaptation peut s’avérer différente selon l’architecture étudiée. En perspective, nous
recommandons la poursuite de ce type d’étude pour les nouvelles générations de transistors
des architectures étudiées ainsi que pour toute architecture existante pour les filières
décanométriques (SSi, SOI PD et FD, SON, SGOI, HighK, DG, FinFET, GAA, …etc).
224
225
Remerciements
Je tiens à remercier toutes les personnes avec qui j’ai eu le plaisir de

collaborer durant ces trois années de thèse.
Tout d’abord un chaleureux merci à Gérard Ghibaudo mon

directeur de thèse durant ces trois ans avec qui j’ai pu mener à bien
mes recherches grâce à sa disponibilité, ses précieux conseils, ses
connaissances et à ses grandes qualités humaines ; tout cela fait que
je suis très heureux aujourd’hui de la façon dont s’est déroulée ma
thèse. Merci également à Francis Balestra de m’avoir accueilli au
sein du laboratoire, ex-LPCS devenu IMEP, lors de mon stage de
DEA et d’être resté à l’écoute durant ces trois années et demi.
Merci à Thomas Skotnicki et Frédéric Bœuf de STMicroelectronics

de m’avoir fait confiance pour travailler sur leurs dispositifs, j’ai
apprécié les discussions et les commentaires lors de nos réunions de
travail qui ont fait avancer ma compréhension des phénomènes
physiques des dispositifs ultracourts.
Merci à Thomas Ernst ainsi qu’à François Andrieu et

Frédérique Ducroquet du CEA-Leti, ce fut une réel plaisir de
collaborer avec vous sur plusieurs architectures innovantes. Cette
complicité fut indispensable pour me permettre d’innover sur les
méthodes de caractérisation électrique.
Merci aussi à Jan Choroboczek et Alain Chovet pour leurs

précieux conseils dans le domaine du bruit électrique et leur amitié.
Merci à messieurs Cor Claeys et Pascal Masson d’avoir bien

voulu être rapporteurs de ma thèse.
Merci à tous
226
Remerciements (suite et fin ?)
Je tiens ici à exprimer de façon plus personnelle ma gratitude à tous ceux qui ont fait que ces
trois dernières années resteront gravées dans ma mémoire.
Tout d’abord, rien de tout ça n’aurait été possible sans le soutien et l’amour de mes parents qui
ont toujours cru en moi tout au long de mes longues années d’études. Ce manuscrit leur est dédié :
Hvala za sve, vaš sin vas poljubi i zna sve što je vam dužan. Un grand merci aussi à ma sœur Emilia, à
la bande des cousins : André, Daniel, Mathieu et Miro ; et à mes amis de Chambéry : Benoît, Philippe,
Pierre, Kwassi, Geoffrey, Jérémie… et de Grenoble : Robin, Totch, Damien, Romu, Rémi, Corentin,
Cyril… même si nombre sont partis aux quatre coins de France et du monde.
Je suis arrivé au LPCS (IMEP 2ème étage aujourd’hui) le 19 Février 2001 pour y effectuer un
stage de DEA sous la direction de Jalal Jomaah que je remercie au passage pour ses conseils lorsque
j’ai cherché une thèse, merci de m’avoir recommandé Magic GG, ça m’a plutôt réussi ;-) Au cours de
ce stage ce sont crées des liens très forts entre stagiaires qui perdurent aujourd’hui. Merci à tous : gros
bisous à Anna (ευχαριστώ), mon éternelle complice, puisses-tu trouver ta voie ; à Stéphane « Super
Ferraton » (prononcez souperrr ferrratonne) il y aura toujours du jus d’abricot chez moi pour toi ; à
Xavier fier supporter lyonnais (mais si, un jour l’OL accrochera une étoile sur son maillot, dans 30 ans
…) ; à Nico B. fier supporter montpelliérain (le SOC champion ! comment ça pas possible ?) ; à
Dimitris (tu vois j’ai pas oublié le s) à quand un Grèce-Croatie en finale du mondial ;-) on peut
toujours rêver non ? ; ah il me manquera le fameux banc du CNRS ! Un petit clin d’œil à tous les
autres stagiaires qui ne sont pas resté à l’IMEP mais avec qui j’ai sympathisé durant ces trois ans,
entre autres Carlotta, Elodie, Mickaël, Erwan, Greg, Julien (un petit tennis ?) ,Takaki (un jour j’aurais
ma revanche au billard !), Brian, Simone, Jonathan…
Après le stage, j’ai décidé de rester au laboratoire pour y effectuer une thèse et c’est à partir de
cette époque que s’est crée une groupe d’amis au laboratoire entre thésards qui a fait que j’y ai passé
des moments inoubliables, je ne sais pas si je retrouverais un jour une ambiance aussi chaleureuse !
Merci à Delphine partie en Allemagne, je passerais te voir promis (comment ça y’a une coupe de
monde football en 2006 en Allemagne ?) ; à François D. notre buteur toulousain, à Fred notre doyen et
son épouse Claire, à Fayçal « cap’tain courage », à Jérémie, Seb, Fred A., Raph, Christophe, Moones,
François L. ; à Irina ma roumaine préférée et son chéri JuJu (et Blanche-Neige …), à Tom (bon alors à
quand ce tennis ?), à Kerem (tu étais mieux avec les cheveux longs), à Brice (mais si c’est génial
Muse !), à la douce Marlène, à l’incroyable Marie (mille pardons d’avoir un jour confondu Placebo
avec un boysband), à l’adorable Aurélie, à Olivier le globe-trotter, à Tom Cruise, oups pardon je
voulais dire Nico C (ça me dirais bien des petites vacances en Crète, t’as des adresses ?), à Luca
(ciao ! on se croisera encore j’en suis sur à la gare de Chambéry !), à Maryline, Wipa, Aurélie, Emilie,
Leylie, Antoine, à mon ex-voisin de bureau Bogdan parti sous les cieux normands et à mon nouveau
voisin Thierry dit Doc Thy-Thy. Merci aussi aux thèsards de l’ex-LEMO (IMEP 3ème étage
aujourd’hui) glorieux membres du FC IMEP et les autres dont Moncef, Alex, Yannis, Odile, Adam,
Elise, Lionel, Fred R., Pierre, Hichem, Kien, Florent, Stan, Jérome, Raphaël, Luis… Un petit coucou
aux potes du CEA : François mon co-galérien des mesures Split C-V canaux courts à basse
température (ouf !), Gaby, Damien, Xavier, Don Vincenzo, Mikaël, Jérome, Romain, Olivier, Julie,
Claire… Merci aussi aux non-thèsards au labo et ailleurs dont Nat ma partenaire de billard préférée,
Patrice (merci pour les barbecue-chicha ;-)), Martine, Alain pour ces précieux conseils et Jan pour sa
sympathie ainsi qu’aux glorieux organisateurs des JNRDM2002 hors-IMEP : Dhanista, Carlo,
Caroline et Delphine. Merci à tous, je suis sur que j’oublie des personnes, j’espère qu’elles accepteront
mes excuses, désolé (à la Denisot).
3 ans c’est long mais lorsqu’on se sent bien ça passes à toute allure, il me semble que c’était
hier le jour ou je me installé dans la grotte SOI pour mon stage de DEA. Le temps passe, les
générations de doctorants se succèdent, j’espère que l’esprit restera.
Budite stretni prijatelji i da vaš život bude lagan. Doviđenja i hvala za sve.
Kruno
227
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232
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Integration (VLSI 2004) proceedings, 2004
[Weber '2004b] O. Weber, F. Andrieu, M. Cassé, T. Ernst, J. Mitard, F. Ducroquet, L.
Damlencourt, J.-M. Hatrmann, D. Laffond, A.-M. Laffond, L. Militaru, L. Thevenot, K.
Romanjek, F. Martin, B. Guillaumot, G. Ghibaudo and S. Deleonibus, Experimental
determination of mobility scattering mechanisms in Si/HfO2/TiN and SiGe:C/HfO2/TiN surface
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saturation voltage of a small-geometry MOSFET, Solid State Electronics, vol.31, n°9, pp.1421-
1431, 1988
233
Publications
I. Premier auteur
Articles dans des revues internationales :

K. Romanjek, F. Andrieu, T. Ernst, G. Ghibaudo, Characterization of the effective mobility by
split C(V) technique in sub 0.1µm Si and SiGe PMOSFETs, Solid State Electronics, à paraître
K. Romanjek, F. Andrieu, T. Ernst, G. Ghibaudo, Improved Split C-V method for effective
mobility extraction in sub-0.1µm Si MOSFETs, IEEE Electron Device Letters, vol.25, n°8, pp.
583-585, August 2004
K. Romanjek, G. Ghibaudo, T. Ernst, J. Chroboczek, Low Frequency noise in sub-0.1µm SiGe
pMOSFETs characterization and modeling, Fluctuation and Noise Letters, vol.4, n°2, pp. L309-
L318, June 2004
K. Romanjek, F. Lime, G. Ghibaudo, C. Leroux, New approach for the gate current source-
drain partition modeling in advanced MOSFETs, Solid State Electronics, vol.47, pp. 1657-
1661, October 2003
Présentations orales lors de conférences internationales :

K. Romanjek, F. Andrieu, T. Ernst, G. Ghibaudo, Characterization oh hole mobility at low
temperature in sub-0.1µm pMOSFETs, 6th European Workshop On Low Temperature
Electronics (Wolte2004) proceedings, pp. 201-208, 23-25 June 2004
K. Romanjek, F. Andrieu, T. Ernst, G. Ghibaudo, Characterization of effective mobility by
Split C-V technique in sub-0.1µm Silicon MOSFETs, ULtimate Integration in Silicon
(ULIS2004) proceedings, pp. 109-112, 11-12 March 2004
K. Romanjek, G. Ghibaudo, T. Ernst, Impact of carbon on short channel behavior in deep
submicronic Silicon nMOSFETsn, ULtimate Integration in Silicon (ULIS2003) proceedings, pp.
19-22, 13-14 March 2003
K. Romanjek, F. Andrieu, F. Lime, G. Ghibaudo, C. Leroux, New approach for the gate
current source-drain partition modeling in advanced MOSFETs, 12th Workshop On Dielectrics
In Microelectronics (WODIM2002) proceedings, pp. 201-204, 18-20 November 2002
Posters lors de conférences internationales :

K. Romanjek, J. A. Chroboczek, G. Ghibaudo, T. Ernst, Characterization and modeling of
Low Frequency noise in sub-0.1µm SiGe pMOSFETs, SPIE Fluctuation and Noise 2004
proceeding , pp. 496-506, 25-28 May 2004
234
II. Co- auteur
F. Andrieu, T. Ernst, K. Romanjek, O. Weber, C. Renard, J. -M. Hartmann, A. Toffoli, A. -M.

Papon, R. Truche, P. Holliger, L. Brévard, G. Ghibaudo and S. Deleonibus, SiGe channel p-
MOSFETs scaling-down, European Solid-State Device Research Conference [ESSDERC2003]
proceedings, 2003
T. Ernst, J.-M. Hatrmann, F. Andrieu, K. Romanjek, O. Weber, F. Ducroquet, G. Ghibaudo
and S. Deleonibus, Integration of SiGe:C alloys in advanced CMOS, International SiGe
Technology and Devices Meeting (ISTDM 2004) proceedings, 2004
Y.M. Mezani, J. Lusakowski, F. Teppe, N. Dyakonova, W. Knap, K. Romanjek, M. Ferrier, R.
Clerc, G. Ghibaudo, F. Boeuf and T. Skotnicki, Magnetoresistance characterization of
nanometer Si metal-oxide-semiconductor transistors, Journal of Applied Physics, à paraître
(Novembre 2004)
Y.M. Mezani, J. Lusakowski, F. Teppe, N. Dyakonova, W. Knap, K. Romanjek, M. Ferrier, R.
Clerc, G. Ghibaudo, F. Boeuf and T. Skotnicki, Magnetoresistance mobility measurements in
sub 0,1µm Si MOSFETs , European Solid-State Device Research Conference (ESSDERC2004)
proceedings, 2004
O. Weber, F. Andrieu, M. Cassé, T. Ernst, J. Mitard, F. Ducroquet, L. Damlencourt, J.-M.
Hatrmann, D. Laffond, A.-M. Laffond, L. Militaru, L. Thevenot, K. Romanjek, F. Martin, B.
Guillaumot, G. Ghibaudo and S. Deleonibus, Experimental determination of mobility scattering
mechanisms in Si/HfO2/TiN and SiGe:C/HfO2/TiN surface channel n- and p-MOSFETs,
International Electron Devices Meeting (IEDM2004) proceedings, 2004
235
Annexes
Annexe A
Caractéristiques Id-Vg des transistors nMOS Si:C du lot A
1.10
10
−3
-3 3
1 .10
1.123 ×10
1,2.10
1.2 .10 -4
−4
4

1.10 -4 4
1 .10
1.10
1 .10 -4

L=40nm
1.10 -5 5
1 .10 L=40nm
L=1µm 8.10
8 .10 -5
5
1.10 -6 6
1 .10
1.10 -7
Id10 1 .10
7
Id10 6.10
6 .10 -5
5
1.10 -8 8
1 .10
4.10
4 .10 -5
5
1.10-9 9 1 .10
2.10
2 .10 -5
5
1.10
1 .10
-10
10
L=1µm
1.10
10 1 .10-11
− 11 11
00 0
0.4 0.2
− 0.5
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1
1
1.2
1,2 1.3 − 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3

1.10
10
−3
-3 3
1 .10
1.24 ×10
1,4.10
1.4 .10 -4
−4
4
Si référence avec épitaxie Si référence avec épitaxie

1.10 -4 4
1 .10
1,2.10
1.2 .10
-44
L=40nm
1.10 -5 5
1 .10 L=40nm
L=1µm 1.10
1 .10 -4
4
1.10 -6 6
1 .10
8.10
8 .10 -5
5
1.10 -7
Id10 1 .10
7
Id10
6.10
6 .10 -5
5
1.10 -8 8
1 .10
1.10 -9 9
1 .10 4.10
4 .10 -5
5
1.10
1 .10
-10
10
2.10
2 .10
-55
1.10
10 -11
− 11
1 .10
11 L=1µm
− 11
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1
1
1.2
1,2 10 0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
− 0.5 Vg 1.3
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3

1.10
10
−3
1 .-3
10
3
1.126 ×10
1,2.10
1.2 .10 -4
−4
4

1.101 .-4
10
4
1.10 1 .10 -4
L=40nm
1.101 .-5
10
5 L=40nm
L=1µm
8.10
8 .10 -5
5
1.101 .-6
10
6
1.10
Is10 1 .-7
10
7
Is10 6.10
6 .10 -5
5
1.101 .-8
8
10
4.10
4 .10 -5
5
1.101 .-9
10
9
2.10
2 .10 -5
5
1.10 -101 0
1 .10
− 11
L=1µm
1.10
10 1 .10-11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
− 11
0 0.4 0.2
− 0.5 - 0,4 - 0,2 0 0,2 0,4
Vg 0,6 0,8 1 1,2 1.3 − 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3
236
1.119 ×10
1.10
−4
-3 3
1 .10
1.118 ×10
1,2.10
1.2 .10-4
−4
4

1.10 -4 4
1 .10
1.10 1 .10-4

4
L=40nm
1.10 -5 5
1 .10 L=40nm
L=1µm
8.10
8 .10-5
5
1.10 -6 6
1 .10
1.10 -7 7
Id10 1 .10 Is10 6.10
6 .10-5
5
1.10 -8 8
1 .10
4.10
4 .10-5
5
1.10 -9 9
1 .10
2.10
2 .10-5
5
1.10 -10
1 .10
10
L=1µm
1.10
− 1 1 -11
10 1 .10 1 1 10
0
− 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
0.4 0.2
− 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3 − 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3

1.10
10
−3
-3 3
1 .10
1.085 ×10
1,2.10
1.2 .10 -4
−4
4
Si:C 10nm/10nm à 0,6%/3nm Si:C 10nm/10nm à 0,6%/3nm

1.10 -4 4
1 .10
1.10
1 .10 -4

4
L=40nm
1.10 -5 5
1 .10 L=40nm
L=1µm
8.10
8 .10 -5
5
1.10 -6 6
1 .10
1.10-7 7
Id10 1 .10 Id10 6.10
6 .10 -5
5
1.10 -8 8
1 .10
4.10
4 .10 -5
5
1.10 -9 9
1 .10
2.10
2 .10 -5
5
1.10
1 .10
-10
10
L=1µm
1.10
− 11
10 1 .10
-11
11 10
− 11
0
0.4 0.2
− 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3 − 0.5
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1
1
1.2
1,2 1.3

1.10
10
−3
-3 3
1 .10
1.243 ×10
1,4.10
1.4 .10-4
−4
4

1.10 -4 4
1 .10
1,2.10
1.2 .10
-44
L=40nm
1.10 -5 5
1 .10 L=40nm
L=1µm 1.10
1 .10-4
4
1.10 -6 6
1 .10
8.10
8 .10-5
5
1.10 -7
Id10 1 .10
7
Id10
6.10
6 .10-5
5
1.10 -8 8
1 .10
4.10
4 .10-5
5
1.10 -9 9
1 .10
1.10
1 .10
-10
10 2.10
2 .10-5
5
L=1µm
1.10
− 11
10 1 .10
-11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
− 11
0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3 − 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3

Annexe A: Courant de drain en fonction de la longueur de grille à Vd=10mV pour les batteries à source et
grille communes des transistors nMOS Si:C du lot A des plaques listées dans le tableau 11 du chapitre II.
237
Annexe B
Caractéristiques Id-Vg des transistors nMOS Si:C du lot B
1.471 ×10
1.10
−4
-3 3
1 .10
1.471 ×10
1,6.10
1.6 .10 -4
−4
4

1.10 -4 4
1 .10 1,4.10
1.4 .10 -4
4
L=45nm

1.10 -5 5
1 .10 1,2.10
1.2 .10 -4
4 L=45nm
L=1µm
1.10 -6 6
1 .10 1.10
1 .10 -4
4
1.10 -7
Id10 1 .10
7
Id10 8.10
8 .10 -5
5
1.10 -8 8
1 .10 6.10
6 .10 -5
5
1.10 -9 9
1 .10 4.10
4 .10 -5
5
1.10
1 .10
-10
10
2.10
2 .10 -5
5
L=1µm
1.10
10 1 .10-11
− 11 11 10
− 11
0 0.4 0.2
− 0.5
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1
1 1,2
1.2
1.3 − 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3

1.10
10
−3
-3 3
1 .10
1.78 ×10
2.10
−4
2 .10 -4
4

1.10 -4 4
1 .10
L=45nm
1.10 -5 5
1 .10 L=1µm 1,5.10
1.5 .10-4
4 L=45nm
1.10 -6 6
1 .10
1.10 -7
Id10 1 .10
7
Id10 1.10
1 .10-4
4
1.10 -8 8
1 .10
1.10 -9 9
1 .10 5.10
5 .10-5
5
1.10
1 .10-10
10
L=1µm
1.10
− 11
10 1 .10-11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
− 11
0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3 − 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3

1.611 ×10
1.10
−4
-3 3
1 .10
1.611 ×10
1,8.10
1.8 .10-4
−4
4

1.10 -4 4
1 .10 1,6.10
1.6 .10-4
4
L=45nm
L=1µm
1,4.10
1.4 .10-4
4
L=45nm
1.10 -5 5
1 .10
1,2.10
1.2 .10-4
4
1.10 -6 6
1 .10
1.10
1 .10-4
4
1.10 -7
Id10 1 .10
7
Id10
8.10
8 .10-5
5
1.10 -8 8
1 .10
6.10
6 .10-5
5
1.10 -9 9
1 .10
4.10
4 .10-5
5
1.10
1 .10-10
10
2.10
2 .10-5
5
L=1µm
1.10
− 11
10 1 .10 -11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
0
− 11
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
0.4
- 0,4
0.2
- 0,2 0
0 0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8 1
1
1,2
1.2
− 0.5 Vg 1.3
238
1.795 ×10
1.10
−4
-3 3
1 .10
1.795 ×10
2.10
−4
2 .10 -4
4

1.10 -4 4
1 .10
L=45nm

1.10 -5 5
1 .10 L=1µm 1,5.10
1.5 .10-4
4 L=45nm
1.10 -6 6
1 .10
1.10 -7
Id10 1 .10
7
1.10
Id10 1 .10-4
4
1.10 -8 8
1 .10
1.10 -9 9
1 .10 5.10
5 .10-5
5
1.10
1 .10-10
10
L=1µm
1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
0
− 11
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3 − 0.5
0.4
- 0,4
0.2
- 0,2 0
0 0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8 1
1 1.2
1,2 1.3

1.696 ×10
1.10
−4
-3 3
1 .10
1.696 ×10
1,8.10
1.8 .10 -4
−4
4

1.10 -4 4
1 .10
1,6.10
1.6 .10 -4
4
L=45nm

1,4.10
1.4 .10 -4
4
L=45nm
1.10 -5 5
1 .10 L=1µm
1,2.10
1.2 .10 -4
4
1.10 -6 6
1 .10
1.10
1 .10 -4
4
1.10 -7 7
Is10 1 .10 Is10
8.10
8 .10 -5
5
1.10 -8 8
1 .10
6.10
6 .10
-5
5
1.10 -9 9
1 .10
4.10
4 .10
-5
5
1.10
1 .10-10
10
2.10
2 .10
-5
5
L=1µm
− 11
− 11
1.10
10 1 .10-11
11 10 0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
0.4
- 0,4
0.2
- 0,2 0
0 0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1
1 1,2
1.2
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
− 0.5 Vg 1.3
1.616 ×10
1.10
−4
-3 3
1 .10
1.616 ×10
1,8.10
1.8 .10 -4
−4
4

1.10 -4 4
1 .10 1,6.10
1.6 .10 -4
4
L=45nm
1,4.10
1.4 .10 -4
4
L=45nm
1.10 -5 5
1 .10 L=1µm
1,2.10
1.2 .10 -4
4
1.10 -6 6
1 .10
1.10
1 .10 -4
4
1.10 -7 7
Id10 1 .10 Id10
8.10
8 .10 -5
5
1.10 -8 8
1 .10
6.10
6 .10
-5
5
1.10 -9 9
1 .10
4.10
4 .10
-5
5
1.10 1 .10-10
10
2.10
2 .10
-5
5
L=1µm
− 11
1.10-111 1
10 1 .10
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
− 11
0 0.4 0.2
− 0.5 - 0,4 - 0,2 0 0,2 0,4
Vg 0,6 0,8 1 1,2 1.3 − 0.5
- 0,4 - 0,2 00 0.2
0,2 0.4
0,4
Vg
0.6
0,6 0.8
0,8 11 1.2
1,2 1.3

1.442 ×10
1.10
−4
-3 3
1 .10
1.442 ×10
1,6.10
1.6 .10-4
−4
4

1.10 -4 4
1 .10 1,4.10
1.4 .10-4
4
L=45nm
1.10 -5 5
1 .10 L=1µm 1,2.10
1.2 .10-4
4 L=45nm
1.10 -6 6
1 .10 1.10
1 .10 -44
1.10 -7
Id10 1 .10
7
8.10
Id108 .10-5
5
1.10 -8 8
1 .10 6.10
6 .10-5
5
1.10 -9 9
1 .10 4.10
4 .10-5
5
1.10
1 .10-10
10
2.10
2 .10-5
5
L=1µm
− 11
1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3 − 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
239
1.452 ×10
1.10
−4
-3 3
1 .10
1.452 ×10
1,6.10
1.6 .10-4
−4
4

1.10 -4 4
1 .10 1,4.10
1.4 .10-4
4
L=45nm

1.10 -5 5
1 .10 L=1µm 1,2.10
1.2 .10-4
4 L=45nm
1.10 -6 6
1 .10 1.10
1 .10-4
4
1.10 -7
Id10 1 .10
7
Id108.10
8 .10-5
5
1.10 -8 8
1 .10 6.10
6 .10-5
5
1.10 -9 9
1 .10
4.10
4 .10-5
5
1.10
1 .10
-10
10
2.10
2 .10-5
5
L=1µm
1.10
10 1 .10-11
− 11 11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
10
0
− 11
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
0.4
- 0,4
0.2
- 0,2 0
0 0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1
1
1.2
1,2
− 0.5 Vg 1.3

1.69 ×10
1.10
−4
-3 3
1 .10
1.69 ×10
1,8.10
1.8 .10-4
−4
4

1.10 -4 4
1 .10 1,6.10
1.6 .10-4
4
L=45nm

L=1µm
1,4.10
1.4 .10-4
4
L=45nm
1.10 -5 5
1 .10
1,2.10
1.2 .10-4
4
1.10 -6 6
1 .10
1.10
1 .10-4
4
1.10 -7
Id10 1 .10
7
Id10
8.10
8 .10-5
5
1.10 -8 8
1 .10
6.10
6 .10-5
5
1.10 -9 9
1 .10
4.10
4 .10-5
5
1.10
1 .10-10
10
2.10
2 .10-5
5
L=1µm
1.10
− 11
10 1 .10-11
11
0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2 10
− 11
0
− 0.5
- 0,4 - 0,2 0 0,2 0,4
Vg
0,6 0,8 1 1,2 1.3
0.4
- 0,4
0.2
- 0,2 0
0 0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8 1
1 1.2
1,2
− 0.5 Vg 1.3

1.734 ×10
1.10
−4
-3 3
1 .10
1.734 ×10
2.10
−4
2 .10-4
4

1.10 -4 4
1 .10
L=45nm
1.10 -5 5
1 .10 L=1µm 1,5.10
1.5 .10-4
4
1.10 -6 6
1 .10
4
1 .10-4
1.10
1.10 -7
Id10 1 .10
7 Id10
L=45nm
1.10 -8 8
1 .10
5.10
5
5 .10-5
1.10 -9 9
1 .10
1.10
1 .10-10
10
L=1µm
− 11
10
1.10
10 1 .10-11
− 11 11 0 0.4 0.2 0 0.2 0.4 0.6 0.8 1 1.2
0.4
- 0,4
0.2
- 0,2
0
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1
1 1,2
1.2
− 0.5 - 0,4 - 0,2 0 0,2 0,4
Vg 0,6 0,8 1 1,2 1.3
− 0.5 Vg 1.3
Annexe B: Courant de drain en fonction de la longueur de grille à Vd=10mV pour les batteries à source et
grille communes des transistors nMOS Si:C du lot B des plaques listées dans le tableau 18 du chapitre II.
240
Annexe C
Effet de la contrainte sur la mobilité des transistors MOS
Dans cette annexe, nous présenterons de façon simple l’influence d’une contrainte
intentionnelle appliquée à un cristal de Silicium sur la mobilité des porteurs de ce cristal.
Cette annexe se base sur les calculs et résultats de la référence [Fischetti ’96].
I. Cas des électrons
Pour commencer, regardons ce qui se passe pour une des 6 vallées ∆ d’un atome de
Silicium sous l’effet d’une contrainte :
E EFermi E EFermi E EFermi
+∆E
E0 E0 E0
-∆E
k k k
∆i ∆i ∆i
Sans contrainte Tension Compression
Figure 1: Diagramme de bande et surface isoénergétique pour une vallée ∆ dans l’espace réciproque sans
contrainte (a), contrainte en tension (b) et contrainte en compression (c).
La figure 1 a) schématise une vallée ∆ à l’état initial avec son niveau de Fermi EFermi et
son niveau minimal d’énergie E0 de sa bande d’énergie pour les électrons. L’intersection de la
bande d’énergie avec le niveau de Fermi donne la surface isoénergétique (représentée par un
ellipsoïde) qui représente le remplissage en électrons de la vallée. Si on applique une
contrainte en tension dans la direction de cette vallée, on va décaler l’énergie E0 de cette
vallée vers les hautes énergies, ce qui a pour conséquence une diminution de la surface
isoénergétique, et donc un dépeuplement de cette vallée par rapport à l’état initial (voir Figure
1 b)). Si au contrainte on comprime dans la direction de cette vallée, on va décaler l’énergie
E0 de cette vallée vers les basses énergies, ce qui aura pour conséquence une augmentation de
la surface isoénergétique, et donc un surpeuplement de cette vallée par rapport à l’état initial
(voir Figure 1 c)).
241
Sans contrainte Avec contrainte
transverse transverse
longitudinale longitudinale
∆2 ∆2
∆4 ∆4
∆4   →
transport
∆4   →
transport
longitudinale longitudinale
∆4 ∆4 ∆4
∆4
∆2 ∆2
4 2 1 1
1 6
= + 6 *
≈
m *
ml mt m mt
m* = 0,25m0 m* = 0,19m0
Figure 2 : Surfaces isoénergétiques pour un atome de Silicium dans l’espace réciproque non contraint (a)
et contraint bidimentionellement en tension selon les axes longitudinaux au transport (b).
Rappelons que le but est d’augmenter la mobilité des électrons, donc il faut surpeupler
les vallées de plus faible masse effective, or ce sont les vallées transverses au transport (∆2)
qui ont une masse effective plus faible que les vallées longitudinales au transport (∆4). Ainsi
si on applique une contrainte en tension bidimentionnellement sur les axes longitudinaux au
transport, on va dépeupler les vallées ∆4 à la faveur des vallées ∆2 qui seront-elles contraintes
en compression. Le résultat sera une diminution de la masse effective des électrons, ceux-ci se
retrouvant majoritairement dans les vallées ∆2.
Maintenant il faut montrer comment technologiquement on peut obtenir une couche
contrainte de cette manière. Pour cela nous allons nous servir du désaccord de maille entre un
cristal de Silicium et un alliage Silicium Germanium.
z
x
y
SiXGeX 0<X<1
Si
Figure 4 : Schéma des contraintes exercée sur un atome de Silicium d’un cristal de Silicium épitaxié sur
une couche Silicium Germanium relaxée.
En effet, si on épitaxie une couche de Silicium sur un substrat en alliage Silicium
Germanium relaxé, comme la maille du Silicium est plus faible que celle du Silicium
Germanium la couche de Silicium sera donc étirée horizontalement et compressée
verticalement pour s’adapter à la maille du Silicium Germanium. Nous obtenons ainsi une
couche de Silicium contrainte en tension bidimentionnellement dans le plan du transport
électrique et en compression dans le plan transverse au transport.
242
Mobilité e- (103 cm2 V-1s-1)
Désaccord de maille
compression tension
Figure 5 : Mobilité des électrons en fonction du désaccord de maille [Fischetti ’96].
Bien sur, le pourcentage de Germanium conditionne le désaccord de maille, donc un
fort pourcentage entraîne une forte contrainte et par ricochet une plus forte baisse de la masse
effective (voir figure 5).
Ce type de dispositifs est appelé SSi pour Strained Silicium et s’applique donc
uniquement pour les MOS à canal n. Il existe d’autres solutions technologiques pour obtenir
une couche de Silicium contrainte de cette façon en utilisant par exemple les contraintes non
intentionnelles exercées par les espaceurs ou les isolations latérales et les retourner à notre
avantage en les utilisant astucieusement [Bœuf ’2004]. Mais en très grande majorité c’est la
technologie SSi qui est utilisée de par le monde pour obtenir des nMOS avec un gain en
mobilité.
Pour remarque, dans le mémoire seront présentés des nMOS Si:C, c'est-à-dire avec une
couche épitaxiée de Silicium à laquelle on incorpore des atomes de carbones en site
substitutionnel (voir § II.3.1). Ainsi, si on a un pourcentge suffisant en carbone, nous créeront
un puit quantique qui conduira les électrons du canal dans la couche Si:C car la bande de
conduction verra son niveau diminuer. De plus, on aura un désaccord de maille avec la couche
de Silicium relaxée sur laquelle on a épitaxié la couche Si:C. La maille du Si:C étant plus
faible que la maille du Si, la couche Si:C sera mise en tension bidimentionnellement dans les
directions longitudinales au transport. Ainsi si une partie des électrons du canal passent par
cette couche Si:C leur mobilité sera améliorée. Néanmoins sur ce type de dispositifs, le canal
est plutôt dans la couche de Silicium d’encapsulation épitaxiée sur la couche Si:C car les
pourcentages de Carbone utilisés sont assez faibles ne permettant pas de créer un puit
quantique suffisamment profond, ce qui explique que ce n’est pas la contrainte exercée sur la
couche Si:C qui va majoritairement contrôlée la mobilité des électrons du canal.
I. Cas des trous
Pour les trous, la situation est nettement plus complexe compte tenu de la
dégénérescence de la bande de trous lourds avec celle des trous légers. Pour commencer,
regardons ce qui se passe pour la bande de valence d’un atome de Silicium sous l’effet d’une
contrainte compressive :
243
Sans contrainte Avec contrainte
compressive
E E
dans le plan en dehors du plan dans le plan en dehors du plan
k k
E trous E trous
lourds lourds
E trous E trous
légers légers
phh plh
1 ph ph 1 1
= + ≈
m* *
mhh mlh* m* mhh
*
Figure 6 : Diagramme de la bande de valence dans l’espace réciproque sans contrainte (a) et contrainte
en compression (b).
A l’état initial (voir figure 6 a)), les trous sont répartis dans les deux bandes d’énergies
des trous, la bande des trous légers et celle des trous lourds. Si on applique une contrainte en
compression, on lève la dégénérescence de ces bandes en diminuant l’énergie de la bandes des
trous légers, dons celle-ci se retrouvera dépeuplée et tous les trous se retrouverons dans la
bande des trous lourds. Mais lors de la contrainte, la masse effective des trous lourds va
nettement diminuer, donc au final malgré le fait que l’on ait que des trous lourds, nous y
gagnerons en terme de masse effective, donc en mobilité.
Comment réaliser une telle couche ? Toujours en utilisant le désaccord de maille entre
un cristal Si et un alliage SiGe.
z
x
y
SiXGeX 0<X<1
Si
Figure 7 : Schéma des contraintes exercée sur un atome de Silicium d’un alliage Silicium Germanium
épitaxié sur une couche Silicium relaxée.
Cette fois nous épitaxions un alliage de Silicium Germanium sur une couche de
Silicium relaxée. Ainsi, comme la maille du SiGe étant plus grande que la maille du Si, la
couche SiGe sera mise en compression bidimentionnellement dans les directions
longitudinales au transport et en tension dans la direction transverse (voir figure 7). Donc le
but sera de faire passer les trous par cette couche SiGe pour augmenter leur mobilité.
244
Figure 8 : Masse effective (a) et mobilité (b) des trous en fonction du pourcentage de Germanium de la
couche SiGe [Fischetti ’96].
En effet, plus le pourcentage de Germanium sera élevé, plus le désaccord de maille sera
fort, plus la contrainte sera forte et par conséquent plus la masse effective des trous lourds
dans le plus de la compression sera abaissée (voir figure 8 a)). Ainsi, plus le pourcentage de
Germanium sera élevé, plus on gagnera en mobilité pour les trous.
Ce type de dispositifs est appelé SiGe pour Silicium Germanium et s’applique donc
uniquement pour les MOS à canal p. C’est quasiment l’unique moyen technologique existant
pour obtenir une couche contrainte de cette façon. En remarque, on parle de canal enterré pour
ce type de dispositifs car on ne peut faire croître directement sur l’alliage SiGe un oxyde
thermique si on veut qu’il soit de bonne qualité, alors on épitaxie une couche d’encapsulation
sur la couche SiGe de quelques nanomètres pour y faire croître l’oxyde de grille (voir §
II.4.1).
Pour conclure cette annexe, remarquons que les transistors MOS à canaux contraints
sont de plus en plus étudiés et représentent probablement une solution technologique
incontournable pour les nœuds technologiques les plus avancés (45nm).
245
TITRE
Caractérisation et modélisation des transistors CMOS des technologies 50nm et en deçà
-----------------------------------------------------------------------------------------------------------------
RÉSUMÉ
L’objet de ce mémoire est de présenter le travail effectué au cours de cette thèse qui était de
caractériser électriquement et de modéliser le transport électrique de trois architectures de
transistors MOS pour des filières 50nm et en deçà : CMOS Si à oxyde ultrafin, nMOS Si:C et
pMOS SiGe. Afin d’étudier les effets de canaux courts sur ces dispositifs nous avons proposé
et/ou optimisé plusieurs procédures d’extraction de paramètres ainsi que plusieurs modèles
physiques analytiques décrivant le comportement des principaux paramètres électriques de ce
type de transistors aux longueurs de grille décananométriques. Ainsi, une méthode
expérimentale complète et un modèle pour la partition du courant de grille ont été validés
pour les transistors à oxyde ultrafin. Une optimisation de la méthode Split C-V pour les
canaux courts a été validée donnant de précieux renseignements sur la mobilité des transistors
MOS ultracourts. Un modèle a été validé pour le bruit 1/f des transistors à canal enterré SiGe
sub-0,1µm. Toutes ces méthodes nous ont permis de montrer que les transistors à oxyde
ultrafins gardaient de très bonne propriétés de transport électrique jusqu’à 30nm de longueur
de grille, que les nMOS Si:C était une alternative fiable au fort dopage canal pour contrôler
les effets de canaux courts des nMOS sub-0,1µm et que les pMOS SiGe avaient un niveau de
bruit 1/f plus faible en forte inversion même aux longueurs de grille décanamométriques.
-----------------------------------------------------------------------------------------------------------------
MOTS-CLES
MOSFET, extraction de paramètres, effets de canaux courts, transistors sub-0,1µm, oxyde
ultrafin, partition du courant de grille, Si:C, SiGe, méthode Split C-V canaux courts, mobilité,
transport électrique, bruit 1/f
***************************************************************************
TITLE
Characterization and modeling of 50nm and below CMOS transistors technologies
-----------------------------------------------------------------------------------------------------------------
ABSTRACT
The object of this thesis manuscript is to present our work which was to characterize
electrically and to model the electric transport of three 50nm CMOS architectures: ultrathin
oxide CMOS, Si:C nMOS and SiGe pMOS. In order to study the short channel effects on
these devices we proposed and/or optimized several parameter extraction procedures as well
as several analytical physical models describing the behavior of the principal electric
parameters of this type of transistors down to decananometric channel lengths. Thus, a
complete experimental method and a model for the partition of the gate current were validated
for the ultrathin oxide transistors. An optimization of the Split C-V method for short channels
was validated giving valuable information on the mobility of ultrashort MOSFETs. A model
was validated for the 1/f noise for sub-0.1µm SiGe pMOS. All these methods enabled us to
show that the transistors with a ultrathin oxide kept an very good properties of electric
transport down to 30nm channel length, that the Si:C nMOS are a reliable alternative to
control the short channel effects of sub-0.1µm nMOS and that the SiGe pMOS has a smaller
1/f noise in strong inversion even at decanamometric channel lengths.
-----------------------------------------------------------------------------------------------------------------
KEY WORDS
MOSFET, parameter extraction, short channel effects, sub-0.1µm transistors, ultrathin oxide,
gate current partitioning, Si:C, SiGe, short channel Split C-V method, mobility, electrical
transport, 1/f noise

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CARACTÉRISATION ET MODÉLISATION DES

TRANSISTORS CMOS DES TECHNOLOGIES 50nm

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Spécialité : PHYSIQUE DES COMPOSANTS

préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

présentée et soutenue publiquement par

CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

M. Francis BALESTRA Président

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préparée à l'Institut de Microélectronique, Electromagnétisme et photonique

présentée et soutenue publiquement par

CARACTÉRISATION ET MODÉLISATION DES TRANSISTORS CMOS DES

M. Francis BALESTRA Président

Chapitre I : Le transistor MOS 12

I.2 Principe de fonctionnement d’un transistor MOS 13

I.2.1 Notion de potentiel de bandes plates 15

I.2.2 Calcul des charges dans le substrat 16

I.3 Régimes de fonctionnement d’un transistor MOS et équations

I.3.3 Notion de tension de seuil 23

I.4.1 Origine des effets de canaux courts 28

I.4.2 Effet du champ électrique sur la mobilité 29

I.4.3 Effet de la résistance série source - drain 30

I.4.4 Influence des zones de déplétion de source et de drain 31

I.4.7 Effets de porteurs chauds 37

I.5 Solutions technologiques 38

I.5.1 Siliciuration source et drain 38

I.5.2 Extensions LDD 39

I.5.3 Poches de surdopage 40

I.6 Méthode « Fonction Y » d’extraction de paramètres 42

I.6.1 État de l’art 43

Chapitre II : Caractérisation électrique de MOSFETs sub-

II.2 Transistors ultracourts à oxyde ultrafin 65

II.2.1 Dispositifs étudiés 66

II.3.1 Dispositifs étudiés 113

II.4.1 Dispositifs étudiés 139

Chapitre III : Méthode Split C-V canaux courts 154

III.1 Introduction 155

III.2 Présentation de la méthode Split C-V canaux courts 155

III.2.1 Méthode Split C-V classique 156

III.2.2 Méthode Split C-V canaux courts 159

III.3.1 Étude de la mobilité effective pour le lot β 167

III.3.2 Étude à basse température 170

III.4 Résultats sur les nMOS Si:C 174

III.4.1 Étude de la mobilité effective pour le lot B 175

III.4.2 Conclusion sur les nMOS Si:C 176

III.5 Résultats sur les MOS n et p à oxyde ultra fin 177

III.5.1 Étude de la mobilité effective pour le lot « GRI » 177

III.5.2 Étude de la mobilité effective pour le lot « MDX » 180

III.5.3 Étude de la mobilité effective pour le lot « HKC » 181

III.5.4 Comparaison des lots 183

II.6 Conclusion 189

IV.1 Introduction 193

IV.2 Rappels sur le bruit électrique 193