Exo 1

1
Exercices dlectronique numrique. VHDL.

1.
Du code VHDL au circuit.

a
Du combinatoire au squentiel
-- comb_seq.vhd
entity comb_seq is
port (
e1, e2 : in bit ;
s_et, s_latch, s_edge : out bit
) ;
end comb_seq ;
architecture ww of comb_seq is
begin
et : process
begin
wait on e1, e2 ;
if( e1 = '1' ) then
s_et <= e2 ;
else
s_et <= '0' ;
end if ;
end process ;
latch : process
begin
wait on e1, e2 until e1 = '1' ;
s_latch <= e2 ;
end process ;
edge : process
begin
wait on e1 until e1 = '1' ;
s_edge <= e2 ;
end process ;
end ww ;
2
Montrer que les noms des processus correspondent aux oprateurs dcrits.
Proposer une criture quivalente qui utilise des listes de sensibilits sans
instructions wait .
Noter les liberts prises par certains petits compilateurs de synthse de circuits
programmables (discussion avec lenseignant).
b
On considre le programme ci-dessous (crit en VHDL) :

entity transitm is
port (
hor, e : in bit ;
s : out bit );
end transitm ;
architecture quasi_struct of transitm is
signal qa, qb : bit ;
begin
s <= qa xor qb ;
schem : process
begin
wait until hor = '1' ;
qa <= e ;
qb <= qa ;
end process schem ;
end quasi_struct ;
Dduire de ce programme, par une construction mthodique, un schma (bascules
et portes logiques).
Complter le chronogramme ci-dessous.
On considre le programme VHDL suivant qui dcrit le fonctionnement dune

bascule :
entity basc is
port ( T,hor,raz : in bit;
s : out bit);
end basc;
architecture primitive of basc is
signal etat : bit;
begin
s <= etat ;
process
begin
wait until (hor = '1') ;
if(raz = '1') then
etat <= '0';
3
elsif(T = '1') then
etat <= not etat;
end if;
end process;
end primitive;
2.
A quoi reconnat-on quil sagit dun circuit squentiel synchrone ?

La commande raz est-elle synchrone ou asynchrone ?
Etablir le diagramme de transition de cette bascule.
Dduire du diagramme prcdent les quations logiques et le schma dune
ralisation avec une bascule D.
Variables et signaux.
a
Operateur OU exlusif generalise

-- ouexpar.vhd
ENTITY ouex IS
generic(taille : integer := 8) ;
PORT ( a : IN BIT_VECTOR(0 TO taille - 1) ;
s : OUT BIT );
END ouex;
ARCHITECTURE parite of ouex is
BEGIN
process(a)
variable parite : bit ;
begin
parite := '0' ;
FOR i in a'range LOOP
if a(i) = '1' then
parite := not parite;
end if;
END LOOP;
s <= parite;
end process;
END parite;
ARCHITECTURE FAUSSE of ouex is
signal parite : bit ; -- MAUVAIS CHOIX
BEGIN
process(a)
begin
parite <= '0' ;
FOR i in a'range LOOP
if a(i) = '1' then
parite <= not parite;
end if;
END LOOP;
s <= parite;
end process;
END FAUSSE;
Analyser le fonctionnement de la premire architecture propose. Quelle est la
structure du schma sous-jacente ?
4
Pourquoi la deuxime architecture est-elle fausse ?
Conclure quant aux comportements respectifs des variables et des signaux.
b
De la lisibilit du code.
Le programme suivant propose trois versions dun diviseur de frquence par 10 :
-- div_10.vhd
entity div_10 is
port(
hor : in bit ;
sort : buffer bit );
end div_10 ;
architecture piege of div_10 is
begin
diviseur : process
variable compte : integer range 0 to 5 := 0 ;
begin
compte := compte + 1 ;
if compte = 5 then
compte := 0 ;
sort <= not sort ;
end if ;
end process diviseur ;
end piege ;
architecture perverse of div_10 is
signal compte : integer range 0 to 4 := 0 ;
begin
diviseur : process
begin
compte <= compte + 1 ;
if compte = 4 then
compte <= 0 ;
sort <= not sort ;
end if ;
end perverse ;
architecture correcte of div_10 is
signal compte : integer range 0 to 4 := 0 ;
begin
diviseur : process
begin
if compte = 4 then
compte <= 0 ;
sort <= not sort ;
else
compte <= compte + 1 ;
end if ;
end correcte ;
Discuter les diffrentes versions. Ralisent-elles toutes la fonction annonce ?

Quel est le pige de la premire version en synthse ?
3.
Exercice de synthse
Dans les transmissions tlphoniques grande distance, les informations transitent sous
forme numrique, transmises en srie (un bit la fois), au rythme dune horloge. Le code
binaire utilis est transform en un code 3 niveaux de tension sur la ligne (cble coaxial,
par exemple) :
un ZERO logique correspond toujours une tension nulle,
horloge
(hor)
donnes
(din)
tension
0
les niveaux logiques UN

sont reprsents par des
impulsions, qui durent
une priode de lhorloge
de
transmission,
alternativement positives
et ngatives, do le nom
du code. On notera que le
systme
doit
se
souvenir de la polarit
de la dernire impulsion
transmise
pour
fonctionner correctement.
La cration des impulsions alternes passe

par un changement de code : le codeur reoit lhorloge dmission, hor, et les donnes
transmettre, din. Il fournit en sortie deux signaux binaires que nous nommerons plus et
moins, gnrs suivant lalgorithme ci-dessous :
si din = 0 : plus = 0 , moins = 0 ;
si din = 1 : plus = 1 , moins = 0 ou plus = 0 , moins = 1, en alternance.
hor
din
On se propose dtudier plusieurs solutions pour raliser ce codeur.

Lide gnrale est de raliser une
machine synchrone quatre tats,
etat0
din plus=1
conformment la figure cidin
contre.
plus
Lbauche de diagramme de
etat1
etat3
din din
transitions propos est
codeur
moins
videmment incomplte.
din
etat2
moins=1
din
Complter
le
diagramme
de
transitions propos, en
indiquant les conditions de transitions et de maintiens ventuels.

Quel est le nombre minimum de bascules ncessaires la ralisation du codeur ?
Proposer un codage des tats et une solution complte du problme qui utilise ce nombre
minimum de bascules. Proposer un programme VHDL qui rponde au problme.
On souhaite que les sorties du codeur soient issues directement de bascules du registre dtat.
Proposer une solution en prcisant bien le nombre de bascules utilises et un diagramme de
transitions complet.
Proposer un programme VHDL qui ralise cette nouvelle solution.
Quels sont les avantages et inconvnients respectifs des deux solutions tudies ?
VHDL : lments de correction

1.
Du code VHDL au circuit.

a
Du combinatoire au squentiel
Le processus et est combinatoire : s_et prend une valeur dfinie quelques
soient les valeurs de e1 et e2.
Pour le processus latch : si e1 = 1 tout changement est report en sortie, cest le
mode transparent. Si e1 = 0 la valeur de s_latch nest pas spcifie, elle ne
change pas, donc est mmorise.
Pour le processus edge : seuls des changements de e1, suivis par une valeur de
e1 gale 1 sont susceptibles de modifier la sortie. Cest une bascule sensible
aux fronts montants de e1.
architecture ww of comb_seq is
begin
et : process (e1,e2)
begin
if( e1 = '1' ) then
s_et <= e2 ;
else
s_et <= '0' ;
end if ;
end process ;
latch : process (e1,e2)
begin
if( e1 = '1' ) then
s_latch <= e2 ;
end if ;
end process ;
edge : process (e1)
begin
if( e1 = '1' ) then
s_edge <= e2 ;
end if ;
end process ;
end ww ;
Des bascules sres :
entity d_edge is
port ( d,hor : in bit ;
s : out bit) ;
end d_edge;
architecture d_wait of d_edge is
begin
process
begin
wait until hor = '1';
s <= d ;
end process ;
end d_wait ;
architecture d_liste of d_edge is

begin
process (hor)
begin
if hor = '1' and hor'event then
s <= d ;
end if ;
end process ;
end d_liste ;
-- commandes asynchrones
-- dedgeraz.vhd
entity d_edge_raz is
port ( d, hor, raz : in bit ;
q : out bit) ;
end d_edge_raz ;
architecture d_liste of d_edge_raz is
begin
process (hor,raz)
begin
if raz = '1' then
q <= '0' ;
elsif hor = '1' and hor'event then
q <= d ;
end if ;
end process ;
end d_liste ;
b
Schma correspondant :
hor
ck
ck
qb
Chronogramme :
D
qa
On considre le programme VHDL suivant qui dcrit le fonctionnement dune

bascule :
Toutes les affectations relatives au signal etat sont conditionnes par un front
montant du signal hor.
8
La commande raz est synchrone. Pour crer une commande asynchrone, voir
question 1-a.
raz*T
1
raz+T
2.
= Q *raz*T + Q *raz*T = raz*(Q T)
Variables et signaux.
a
Operateur OU exlusif generalise
'0'
a
La deuxime architecture est fausse : le signal parite ne change pas de valeur

dans le corps de la boucle. Seul reste un schma pathologique :
s = (a_7 + a_6 + a_5 + a_4 + a_3 + a_2 + a_1 + a_0 )* /s
qui cre un oscillateur si lune des entres au moins est 1.
Laffectation une variable a un effet immdiat, comme dans un langage
classique, laffectation un signal ne prend effet que quand le processus se remet
en attente. Dit autrement, un signal ne change pas de valeur au cours de
lexcution dun processus.
b
3.
De la lisibilit du code.
Les trois versions ralisent le mme oprateur.
En synthse, la premire version gnre un signal la place de la variable, si
loutil de synthse accepte cette construction, ce qui nest pas toujours le cas. Le
signal gnr compte de 0 4, ce qui est correct, pas de 0 5 comme la variable.
La deuxime version provoque une erreur en simulation, compte + 1 dpasse 4, il
y aurait donc dbordement sil ny avait pas linstruction if qui modifie la valeur
projete de compte.
Exercice de synthse
etat0
din
hor
din
plus
codeur
etat1
plus=1
din
din
din
etat3
moins
din
etat2
moins=1
din
4 tats, donc 2 bascules au minimum.

Deuxime solution plus simple et, surtout, beaucoup plus rapide, il ny a pas de couche de logique
combinatoire en sortie.
entity amicod is port(hor, din : in bit ;

plusout, moinsout : out bit ); end amicod ;
architecture sort_decode of amicod is

type ami is (mzero,pzero,moins,plus) ;
signal etat : ami ;
begin
plusout <= '1' when etat = plus else '0' ;
moinsout <= '1' when etat = moins else '0' ;
encode : process
begin
case etat is
when mzero =>
if din = '1' then etat
end if ;
when pzero =>
end if ;
when moins =>
else etat <= mzero ;
end if ;
when plus =>
else etat <= pzero ;
end if ;
when others =>
etat <= mzero ;
end case ;
end process encode ;
end sort_decode ;
<= plus
<= moins ;
<= plus ;
<= moins ;
sorties directes :
architecture sort_direct of amicod is

subtype ami is bit_vector(2 downto 0) ;
constant mzero : ami := "000" ;
constant pzero : ami := "001" ;
constant moins : ami := "010" ;
constant plus : ami := "100" ;
signal etat : ami ;
begin
plusout <= etat(2) ;
moinsout <= etat(1) ;
encode : process
begin
case etat is
when mzero =>
if din = '1' then
end if ;
when pzero =>
if din = '1' then
end if ;
when moins =>
if din = '1' then
else etat <= mzero ;
end if ;
when plus =>
if din = '1' then
else etat <= pzero ;
end if ;
when others =>
etat <= mzero ;
end case ;
end process encode ;
end sort_direct ;
etat <= plus
etat <= moins ;

etat <= plus ;
etat <= moins ;

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Exercices dlectronique numrique. VHDL.

Du code VHDL au circuit.

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A quoi reconnat-on quil sagit dun circuit squentiel synchrone ?

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les niveaux logiques UN

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= Q *raz*T + Q *raz*T = raz*(Q T)

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4 tats, donc 2 bascules au minimum.

entity amicod is port(hor, din : in bit ;

architecture sort_decode of amicod is

architecture sort_direct of amicod is

etat <= plus

etat <= moins ;

etat <= moins ;

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= Q razT + Q razT = raz*(Q T)