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    Taller Segundo Parcial Circuitos Digitales

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    Este documento presenta 7 ejercicios relacionados con circuitos digitales como decodificadores, multiplexores y operaciones aritméticas. Se pide analizar circuitos existentes, diseñar nuevos circuitos y obtener tablas de verdad para diferentes combinaciones de entradas y salidas.

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    Taller Segundo Parcial Circuitos Digitales

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    Este documento presenta 7 ejercicios relacionados con circuitos digitales como decodificadores, multiplexores y operaciones aritméticas. Se pide analizar circuitos existentes, diseñar nuevos circuitos y obtener tablas de verdad para diferentes combinaciones de entradas y salidas.

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    TALLER SEGUNDO PARCIAL CIRCUITOS DIGITALES

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    TALLER SEGUNDO PARCIAL CIRCUITOS DIGITALES

    1. Analizar el siguiente circuito, determinar cuál operación aritmética se efectúa con las
    entradas A2A1A0 y B2B1B0 para obtener las salidas O3O2O1, dependiendo de las entradas de
    selección S3S2S1:

    Rta: -A, B-A, -A, B-A, C-A, (C or B)–A, C-1, (C or B)

    2. Se desea construir un circuito combinacional con un total de 4 entradas (A4, A3, A2, A1) y
    3 salidas (Z2, Z1, Z0). Su funcionamiento a de ser tal que a la salida se obtenga el
    equivalente binario al número del subíndice de la entrada activa (1 lógico). Puesto que
    simultáneamente puede haber varias entradas activas se fijará prioridad a la entrada
    activa de MENOR subíndice. En el caso de que ninguna de las entradas se encuentre
    activa, a la salida se obtiene el equivalente binario del decimal “5”. Implementar el circuito
    mediante decodificadores.
    3. Para el siguiente circuito obtener la tabla de verdad. Considere A como el bit menos
    significativo en las entradas de decodificador y multiplexor.

    4. Diseñe un multiplexor 32 a 1, utilizando (4.14 Victor P. Nelson):


    a. Solo multiplexores 74151A (sin compuertas adicionales, debe consultar el manual
    de este dispositivo).
    b. Únicamente dos módulos 74150 y un multiplexor 4 a 1.

    Únicamente dos módulos 74150, un inversor y una compuerta NAND.

    5. Ejercicio 4.23, Victor P Nelson: Sea la función 𝑓(𝑄, 𝑅, 𝑆, 𝑇) = ∑𝑚(4,5,6,7,8,13,14,15).


    Utilice el circuito dado en la figura para implantar la función conectando en forma
    adecuada las entradas Q,R,S,T a las compuertas NAND y al multiplexor 4:1, conectando
    también la salida de la compuerta NAND a la(s) entrada(s) adecuadas del multiplexor. Las
    únicas entradas disponibles son Q,R,S,T; no se dispone de 0,1 o los complementos de las
    señales de entrada. Considere S1 como el MSB para el multiplexor. (se recomienda tomar
    como F la salida del multiplexor).
    6. Diseñar un circuito lógico con las siguientes características:
    Se tienen tres entradas de datos a 8 bits cada una (A[7..0], B[7..0], C[7..0]), las cuales
    representan un número binario sin signo (0-255). Se tiene una sola salida de 8 bits (Z[7..0]).

    La salida Z será igual a:


     La suma de A y B (Z=A +B) si la entrada A es mayor a la entrada B (A>B).
     La diferencia entre A y B (Z= A -B) si la entrada A es menor a la entrada B (A < B).
     La entrada C (Z=C) si la entrada A es igual a la entrada B y la entrada C es mayor
    que A.
     Cero en cualquier otro caso.

    Para la implementación del circuito tiene a disposición:


     Una (solo una) unidad aritmética con entradas (X,Y) y salida(W) de 8 bits. Dicha
    unidad posee una entrada de selección (SEL) permitiendo realizar las siguientes
    operaciones:
    o SEL = 0: W=X+Y
    o SEL = 1: W=X-Y
     Multiplexores 4:1 de 8 bits, Comparadores de magnitud a 8 bits, Codificadores y
    decodificadores 4:2, Compuertas A O I.
    7. Analizar el siguiente circuito combinacional, obteniendo la tabla de verdad para las salidas
    F y G.

    Las siguientes tablas (transcritas de la hoja de datos del dispositivo) resumen el funcionamiento de
    los circuitos integrados 74139 y 74153:

    74139

    E B A Y0 Y1 Y2 Y3

    1 X X 1 1 1 1

    0 0 0 0 1 1 1

    0 0 1 1 0 1 1

    0 1 0 1 1 0 1

    0 1 1 1 1 1 0
    74153

    SELECTION LINES DATA INPUTS ENABLE OUTPUT

    B A X0 X1 X2 X3 E Y

    X X X X X X 1 0

    0 0 0 X X X 0 0

    0 0 1 X X X 0 1

    0 1 X 0 X X 0 0

    0 1 X 1 X X 0 1

    1 0 X X 0 X 0 0

    1 0 X X 1 X 0 1

    1 1 X X X 0 0 0

    1 1 X X X 1 0 1

    74153 has two four line sections:

     Section 1 (1X0, 1X1,1X2,1X3,1Y) and


     Section 2(2X0, 2X1,12X2,2X3,2Y).
    Selection lines A and B are common to both sections.

    There are separated enable lines for each section (1E, 2E).

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