MAPQ Tarea1 Latches Flip-Flops

UNIVERSIDAD TECNOLÓGICA ISRAEL
CARRERA DE ELECTRÓNICA DIGITAL Y TELECOMUNICACIONES
MATERIA: ELECTRONICA DIGITAL II
TEMA: Latches y Flip-Flops. Funcionamiento Y Aplicaciones
TUTOR: Ing. René Ernesto Cortijo Leyva
AUTOR: Miguel Ángel Pachacama
NIVEL: Sexto “A”
Fecha de entrega: Domingo 12 de mayo del 2019

Texto Guía Sistemas Digitales. Principios y Aplicaciones.
Preguntas 1 - 4 página 216
1.- ¿Cuál es el estado normal de reposo para las entradas SET’ y RESET’?
El estado normal de reposo: SET’ = 1 y RESET’ = 1
¿Cuál es el estado activo de cada una de estas entradas?
El estado activo es: SET’ = 0 y RESET’ = 0 (en bajo)
2.- ¿Cuáles serán los estados de Q y Q’ después de que se haya restablecido

(borrado) un FF?
Q = 0 y Q’ =1
3.- Verdadero o falso: la entrada SET nunca puede usarse para hacer que Q =
0
SET’=0 hace que Q= 1

VERDADERO. Porque nunca SET’ hará que Q=0
4.- Cuando se aplica energía por primera vez a cualquiera circuito FF, es
imposible predecir los estados iniciales de Q y Q.
No es posible saber el estado de Q y Q’, debido a factores como la capacitancia

parasita, tiempos de propagación interna.
¿Qué puede hacerse para asegurar que un latch y NAND siempre empiece en
el estado Q=1?
Que en las entradas tengamos: SET’ = 0 y RESET’ = 1
Responder las preguntas 1- 4 página 218
1.- ¿Cuál es el estado normal de reposo de las entradas del latch NOR?
La condición normal de reposo es: SET = 0 y RESET = 0
¿Cuál es el estado activo?
Estado activo: SET = 1 y RESET = 1, (en alto)
2.- Cuando un latch se establece, ¿Cuáles son los estados de Q y Q’?
Q = 1 y Q’ =0
3.- ¿Cuál es la única manera de hacer que la salida Q de un latch NOR
cambie de 1 a 0?
SET RESET SALIDA

1 0 Q=1
0 1 Q=0
4.- Si el latch NOR de la figura 5-12 se sustituyera por un latch NAND, ¿Por
qué el circuito no funcionara en forma correcta?
El estado activo del NOR es: SET = 1 y RESET = 1, (en alto) y el estado activo
del NAND es: SET = 0 y RESET = 0, (en alto)
Responder las preguntas 1- 4 página 224
1.- ¿Cuáles son los dos tipos de entradas que tiene un FF sincronizado por
reloj?
Entradas de control y el reloj (CLK).
2.- ¿Qué significa el término disparado por flanco?
Que se activa el FF cuando existe una transición del reloj. Esto puede ser de
transición de pendiente positiva PGT o transición de pendiente negativa NGT
3.- Verdadero o falso: la entrada CLK afectara a la salida de FF solo cuando

ocurra la transmisión activa de la entrada de control.
FALSO. Porque, las entradas de control tienen efecto sobre las salidas del FF,
solo cuando exista la transición del reloj.
4.- Defina los requerimientos para el tiempo de estabilización y el tiempo de
retención de un FF sincronizado por reloj.
Debe cumplir con dos requerimientos de sincronización:

Las entradas de control deben estar estables (sin cambios) por lo menos un
tiempo igual a tS (min) antes de la transición del reloj, y durante cuando menos
un tiempo igual a tH (min) después de la transición del reloj.
Donde:
tS: tiempo de estabilización, justo antes de la transición activa de la señal
del reloj.
tH : tiempo de retención, que sigue justo después de la transición activa
de la señal del reloj.
Responder las preguntas 1 - 3 página 230
1.- Verdadero o falso: un flip-flop J-K puede usarse como un flip-flop S-R,
pero un flip-flop S-R no puede usarse como un flip-flop J-K.
VERDADERO. La diferencia es J = K = 1
2.- ¿Tiene un flip-flop J-K condiciones de entrada ambiguas?
De acuerdo a la tabla de verdad, se observa que no tiene entradas ni salidas

ambiguas.
3.- ¿Qué condiciones de entrada en J-K siempre establecerá Q=1 cuando

ocurra la transición activa en CLK?
J K CLK SALIDA
1 0 Q=1
1 0 Q=1
Responder las preguntas 1 -3 de la página 232
1.- ¿Qué ocurrirá con la forma de onda de Q en la figura 5-26(b) si la entrada

D se mantiene en BAJO de manera permanente?
Q también se mantendrá BAJO.

2.- Verdadero o falso: la salida Q será igual al nivel en la entrada D en todo
momento.
De acuerdo a las curvas anteriores, no será Q igual a la entrada D en todo

momento.
3.- ¿Pueden usarse los FFs J-K para la transferencia de datos en paralelo?
SI, siempre y cuando se agregue al FF J- K un inversor, para obtener un FF D.
Responder las preguntas la 1 -3 página 236
1.- ¿Cómo difiere la operación de entrada asíncrona en comparación con una

entrada síncrona?
Las entradas síncronas se usan en conjunto con una señal de reloj para
disparar el FF, en cambio las entradas asíncronas, operan de manera
independiente a la entrada del reloj, es decir estas entradas asíncronas son
predominantes, ignorando las demás entradas y colocan la salida del FF en
cualquier estado.
2.- ¿Puede un flip-folp D responder a sus entradas D y CLK mientras PRE=1
SI, porque las entradas asíncronas están inactivas y puede operarse de manera
síncrona.
3.- Liste las condiciones necesarias de un flip-flop J-K disparado por flanco
positivo, con entradas asíncronas activas en BAJO para conmutarlo a su
estado opuesto.
PRE’ Y CLR’ se encuentren en estado alto y J=K=1, para que se produzca la

conmutación a su estado opuesto.
Responder las preguntas la 1 - 4 página 247
1.- Verdadero o falso: la transferencia asíncrona de datos utiliza la entrada

CLK.
VERDADERO. Utilizado como entrada de control y no para sincronizar.
2.- ¿Qué tipo de FF se adapta mejor para la trasferencia síncrona debido a

que requiere la menor cantidad de interconexiones de un FF al otro?
FF tipo D
3.- Si se utilizaran fli-flops J-K en los registros de la figura 5-44, en total

¿Cuantas interconexiones se requerirían del registro X al registro Y?
Número de interconexiones = N + 1.
N: número de datos que se transfieren del registro X al Y.
4.- Verdadero o falso: la trasferencia síncrona de datos requiere menos

circuitos de transferencia asíncrona.
FALSO. La transferencia síncrona requiere de un reloj.
Responder las preguntas de la 1 - 9 páginas 460 - 461 del texto guía:

Fundamentos de Sistemas Digitales de Thomas Floyd
1. Si un latch S-R tiene un 1 en la entrada S y un 0 en la entrada R y a

continuación la entrada S
pasa a 0, el latch estará en:
(a) Estado SET (b) Estado RESET

(c) Condición no válida (d) Borrado
2. El estado no válido de un latch S-R se produce cuando:
(a) S= 1, R=0 (b) S= 0, R=1

(c) S= 1, R=1 (d) S= 0, R=0
3. En un latch D con entrada de habilitación, la salida Q siempre es igual a la
entrada D:
(a) Antes del impulso de habilitación

(b) Durante el impulso de habilitación
(c) Inmediatamente después del impulso de habilitación
(d) Respuestas (b) y (c)
4. Al igual que el latch, el flip-flop pertenece a una categoría de circuitos

lógicos conocidos
como:
(a) Multivibradores monoestables

(b) Multivibradores biestables
(c) Multivibradores aestables
(d) Monoestables
5. El propósito de la entrada de reloj en un flip-flop es:
(a) Borrar el dispositivo

(b) Activar (SET) el dispositivo
(c) Obligar siempre a la salida a cambiar de estado
(d) Obligar a la salida a asumir un estado dependiente de las entradas de
control (S-R, J-K o D)
6. En un flip-flop D disparado por flanco:
(a) Un cambio en el estado del flip-flop puede producirse sólo en un flanco del
impulso de
reloj.
(b) El estado al que pasa el flip-flop depende de la entrada D

(c) La salida sigue a la entrada en cada impulso de reloj
(d) Todas las respuestas
7. Una característica que diferencia al flip-flop J-K del flip-flop S-R es:
(a) La condición de basculación (b) La entrada de inicialización

(c) El tipo de reloj (d) La entrada de borrado
8. Un flip-flop está en la condición de basculación cuando
(a) J= 1, K= 0 (b) J = 1, K= 1
(c) J = 0, K= 0 (d) J = 0, K= 1
9. Un flip-flop J-K con J =1 y K=1 tiene una entrada de reloj de 10 kHz. La
salida Q es:
(a) Constantemente un nivel ALTO (b) Constantemente un nivel BAJO

(c) Una onda cuadrada de 10 kHz (d) Una onda cuadrada de 5 kHz
10. Un monoestable es un tipo de:
(a) Multivibrador monoestable (b) Multivibrador aestable

(c) Temporizador (d) Las respuestas (a) y (c)
(e) Las respuestas (b) y (c)
11. La anchura del impulso de salida de un monoestable no disparable

depende de:
(a) Los intervalos de disparo

(b) La tensión de alimentación
(c) Una resistencia y un condensador
(d) La tensión umbral
12. Un multivibrador aestable:
(a) Requiere una entrada de disparo periódica

(b) No tiene ningún estado estable
(c) Es un oscilador
(d) Produce un impulso de salida periódico
(e) Las respuestas (a), (b), (c) y (d)
(f) Las respuestas (b), (c) y (d)
SISTEMAS DIGITALES PRINCIPIOS Y APLICACIONES
a) Después de 99 pulsos 001
Después de 256 pulsos 100
b) Después de 99 pulsos 110

Después de 256 pulsos 100
FUNDAMENTOS DE SISTEMAS DIGITALES
Latches
1. Si se aplican las señales de la Figura 7.68 a un latch S-R con entradas

activas a nivel BAJO, dibujar la forma de onda de salida Q resultante en
función de las entradas. Suponer que, inicialmente, Q está a nivel BAJO.
2. Resolver el Problema 1 para las formas de onda de entrada de la Figura

7.69, aplicadas a un latch S-R activo a nivel ALTO.
4. Determinar las salidas Q y Q de un latchS-R con entrada de habilitación
para las entradas de la Figura 7.71. Dibujarlas en función de la entrada de
habilitación. Suponer que, inicialmente, Q está a nivel BAJO.
8. En la Figura 7.75 se muestran dos flip-flops S-R disparados por flanco. Si

las entradas son las que se indican, dibujar la salida Q de cada flip-flop en
función de la señal de reloj y explicar la diferencia entre los dos. Los flip-
flops se encuentran inicialmente en estado RESET.
La diferencia es de un
retraso de un pulso del S-R2,
con respecto de S-R1, por
los flancos
10. Dibujar la salida Q en función del reloj para un flip-flop D cuyas entradas
son las que se muestran en la Figura 7.77. Suponer disparo por flanco
positivo y que Q se encuentra inicialmente a nivel BAJO.
12. Para un flip-flop J-K disparado por flanco positivo cuyas entradas son las
que se muestran en la Figura 7.79, determinar la salida Q en función del reloj.
Suponer que, inicialmente, Q está a nivel BAJO.
14. Determinar la salida Q en función del reloj si las señales que se muestran
en la Figura 7.81 se aplican a las entradas de un flip-flop J-K. Suponer que Q
se encuentra inicialmente a nivel BAJO.
Características de operación de los flip-flops

19. ¿Qué determina la disipación de potencia de un flip-flop?
20. Típicamente, la hoja de características de un fabricante especifica cuatro
retardos de propagación diferentes asociados con un flip-flop. Nombrar y
describir cada uno de ellos.
21. La hoja de especificaciones de un determinado flip-flop especifica que la

duración mínima de un nivel ALTO para cada impulso de reloj es 30 ns y que
la duración mínima para un nivel BAJO es de 37 ns. ¿Cuál es la frecuencia
máxima de funcionamiento?.

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MATERIA: ELECTRONICA DIGITAL II

TEMA: Latches y Flip-Flops. Funcionamiento Y Aplicaciones

TUTOR: Ing. René Ernesto Cortijo Leyva

AUTOR: Miguel Ángel Pachacama

NIVEL: Sexto “A”

Fecha de entrega: Domingo 12 de mayo del 2019

El estado normal de reposo: SET’ = 1 y RESET’ = 1

¿Cuál es el estado activo de cada una de estas entradas?

El estado activo es: SET’ = 0 y RESET’ = 0 (en bajo)

2.- ¿Cuáles serán los estados de Q y Q’ después de que se haya restablecido

SET’=0 hace que Q= 1

No es posible saber el estado de Q y Q’, debido a factores como la capacitancia

Que en las entradas tengamos: SET’ = 0 y RESET’ = 1

Responder las preguntas 1- 4 página 218

La condición normal de reposo es: SET = 0 y RESET = 0

¿Cuál es el estado activo?

Estado activo: SET = 1 y RESET = 1, (en alto)

2.- Cuando un latch se establece, ¿Cuáles son los estados de Q y Q’?

SET RESET SALIDA

Responder las preguntas 1- 4 página 224

Entradas de control y el reloj (CLK).

2.- ¿Qué significa el término disparado por flanco?

3.- Verdadero o falso: la entrada CLK afectara a la salida de FF solo cuando

Debe cumplir con dos requerimientos de sincronización:

Responder las preguntas 1 - 3 página 230

2.- ¿Tiene un flip-flop J-K condiciones de entrada ambiguas?

De acuerdo a la tabla de verdad, se observa que no tiene entradas ni salidas

3.- ¿Qué condiciones de entrada en J-K siempre establecerá Q=1 cuando

Responder las preguntas 1 -3 de la página 232

1.- ¿Qué ocurrirá con la forma de onda de Q en la figura 5-26(b) si la entrada

Q también se mantendrá BAJO.

De acuerdo a las curvas anteriores, no será Q igual a la entrada D en todo

SI, siempre y cuando se agregue al FF J- K un inversor, para obtener un FF D.

Responder las preguntas la 1 -3 página 236

1.- ¿Cómo difiere la operación de entrada asíncrona en comparación con una

2.- ¿Puede un flip-folp D responder a sus entradas D y CLK mientras PRE=1

PRE’ Y CLR’ se encuentren en estado alto y J=K=1, para que se produzca la

1.- Verdadero o falso: la transferencia asíncrona de datos utiliza la entrada

VERDADERO. Utilizado como entrada de control y no para sincronizar.

2.- ¿Qué tipo de FF se adapta mejor para la trasferencia síncrona debido a

3.- Si se utilizaran fli-flops J-K en los registros de la figura 5-44, en total

4.- Verdadero o falso: la trasferencia síncrona de datos requiere menos

FALSO. La transferencia síncrona requiere de un reloj.

Responder las preguntas de la 1 - 9 páginas 460 - 461 del texto guía:

1. Si un latch S-R tiene un 1 en la entrada S y un 0 en la entrada R y a

(a) Estado SET (b) Estado RESET

2. El estado no válido de un latch S-R se produce cuando:

(a) S= 1, R=0 (b) S= 0, R=1

(a) Antes del impulso de habilitación

4. Al igual que el latch, el flip-flop pertenece a una categoría de circuitos

(a) Multivibradores monoestables

5. El propósito de la entrada de reloj en un flip-flop es:

(a) Borrar el dispositivo

6. En un flip-flop D disparado por flanco:

(b) El estado al que pasa el flip-flop depende de la entrada D

(a) La condición de basculación (b) La entrada de inicialización