INGENIERÍA ELÉCTRICA.

SISTEMAS DIGITALES

PRÁCTICA #2.
“FUNCIONES LÓGICAS. MINIMIZACIÓN POR MAPAS DE
KARNAUGH Y TEOREMAS DE -DE MORGAN- “.
1.- Objetivo.
El alumno construirá un sistema digital de tipo combinacional basado en circuitos
TTL (serie 74) y/o circuitos CMOS (serie 40), con el que comprobará que un
sistema digital puede ser realizado de diversas maneras, entregando el mismo
resultado, gracias al uso de funciones de minimización y teoremas.
2.-Objetivos Específicos.
 El alumno reforzará los conocimientos adquiridos respecto a los circuitos
combinacionales, aprendiendo a realizar reducciones de sistemas, empleando
mapas de Karnaugh y teoremas.
 El alumno construirá un circuito combinacional con tecnología LSI o MSI
tipo TTL, a partir de una función matemática booleana determinada,
empleando mapas de Karnaugh.
3.- Correlación con los temas y subtemas del programa de estudios.
Esta práctica cubrirá los contenidos temáticos 2.2 y 2.3, de la segunda unidad, así
como los temas 3.1, 3.2, 3.3.1 y 3.3.2 de la tercera unidad, los cuales involucran la
implementación de circuitos combinacionales con SSI y MSI de compuertas básicas,
los fundamentos de la lógica digital, y las leyes y teoremas que involucran a los
sistemas digitales combinacionales con compuertas.
4.- Material y Equipo Necesario.
Material:
1 Circuito Integrado 74LS04 (6 Compuertas NOT).
1 Circuito Integrado 74LS08 (4 Compuertas AND).
1 Circuito Integrado 74LS32 (4 Compuertas OR).
1 Regulador de voltaje positivo de 5 Volts tipo 7805.
1 Resistencias de carbón de 120Ω o 220Ω a ¼ Watt.
4 Resistencias de carbón de 1KΩ o de 10KΩ a ¼ Watt.(opcional si usa dip - switch)
1 Diodo emisor de luz (led).
1 Interruptor múltiple tipo Dip – Switch de 4 terminales. (opcional)
1 Tarjeta para experimentos (protoboard).
Cable para conexiones a protoboard.
1 Pinzas de corte.
1 Pinzas de punta.
1 Computadora Pentium IV con el software “Work – Bench” y “Proteus” instalado.
Equipo:
1 Fuente de alimentación de 12 Volts 1 Amp.
1 Multímetro digital.
1 Sonda Lógica.
5.- Metodología.
Antes de conectar cada uno de los circuitos, lea cuidadosamente el marco teórico y
resuelva sus dudas.
5.1. Obtener la ficha técnica de las compuertas en circuito integrado 7404, 7408, 7432
e identificar las terminales de alimentación positiva (VCC), alimentación de referencia
de tierra (GND), terminales de entrada y terminales de salida de cada compuerta
Consulte el marco teórico de esta práctica o manuales de circuitos integrados de Texas
Instruments, National Instruments, manuales de reemplazo NTE, ECG o en Internet a
través de un buscador como el www.google.com, www.icmaster.com, www.natinst.com.
[7], [8], [9].

M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 1

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Manual(es) empleado(s):
______________________________________________ .
Páginas WEB consultadas:
______________________________________________ .
5.2. Construya el circuito de la figura 2.1, el cual nos va a permitir comprobar una
ecuación booleana equivalente al comportamiento de la compuerta X-OR.

Figura 2.1. Diagrama de equivalencia de la función de la compuerta X-OR.

5.2.1. Mueva los interruptores del Dip-Switch para realizar las combinaciones “00”,
“01”,”10” y “11” y anote en la siguiente tabla el estado de salida para cada combinación
de entrada.

A B Y
0 0
0 1
1 0
5.2.2. Por los teoremas de DE MORGAN, obtenga la función
1 1 equivalente de F = A’B+B’A, y construya su circuito (colocarlo en la
F = A’B+B’A figura 2.2), comprobando su tabla de verdad.

A B Y
0 0 0
0 1 1
1 0 1
1 1 0
F =[ ]’
Realice aquí su diagrama

M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 2

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Figura 2.2. Diagrama de equivalencia de la función F = A’B+B’A por Teoremas de DE

MORGAN, F= [(A+B’)(B+A’)]’.
.
5.3. Construya el circuito de la figura 2.3 (b), el cual corresponde a la función F=
X`YZ’ + XZ + Y`Z, obtenida de minitérminos, vista en la teoría de esta práctica
(sección 2.2.).
Nota: La compuerta AND de 3 entradas es equivalente a dos AND de 2 entradas; así
mismo ocurre con la OR de 3 entradas, (figura 2.3(a)).

(a)

(b)
Figura 2.3. (a).- Arreglo de compuertas de 2 entradas para construir una de 3 entradas.,
(b).- Diagrama lógico de la función F= X`YZ’ + XZ + Y`Z.

5.3.1. Llene la tabla de verdad siguiente, realizando las combinaciones de las entradas
correspondientes de la figura 2.3 (b), moviendo los interruptores del Dip-switch.

X Y Z F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

Tabla 2.1. Tabla de verdad de la función F= X`YZ’ + XZ + Y`Z.

M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 3

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5.4. Construya el circuito de la figura 2.4, el cual corresponde a la función F =

(X+Y’+Z’)*(X’+Z)*(Y+Z), obtenida de maxitérminos, vista en la teoría de esta
práctica (sección 2.2.).

Figura 2.4. Diagrama lógico de la función F = (X+Y’+Z’)*(X’+Z)*(Y+Z).

5.4.1. Llene la tabla de verdad siguiente, realizando las combinaciones de las entradas
correspondientes de la figura 2.4.

X Y Z F
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

Tabla 2.2. Tabla de verdad de la función F = (X+Y’+Z’)*(X’+Z)*(Y+Z).

5.5. Cuestionario:
Después de haber completado la tabla de verdad del punto 5.2.1, ¿qué similitud observa
respecto del comportamiento de una compuerta X-OR?
______________________________________________________________________
___________________________________________________________________ .
¿Qué función algebraica se obtiene del circuito de la figura 2.1?
_____________________________________________ .
¿Qué función algebraica obtuvo de la aplicación de los TDDM1 y TDDM2 en el punto
5.2.2?
______________________________________________________________________
___________________________________________________________________ .

M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 4

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Para los pasos 5.3.1 y 5.4.1, ¿se obtuvo la misma tabla de verdad realizando un sistema
con minitérminos que con maxitérminos?
___________________________________________________________________ .
Escriba sus conclusiones al respecto de esta fase de la práctica
______________________________________________________________________
___________________________________________________________ .
5.6. Diseñe un circuito combinacional que sirva como decodificador de BCD a 7
segmentos, el cual tenga 4 entradas combinacionales y 7 salidas para un display de 7
segmentos de cátodo común, como se observa en el diagrama a bloques de la figura 2.5.
Obtenga la tabla de verdad del decodificador, así como los mapas de Karnaugh para
cada salida (una para cada segmento), empleando maxitérminos (conjuntos de ceros) y
colóquelos completando la tabla en la figura 2.6.

f g b

e c
d

(a) (b)

(c)

Figura 2.5. Diagrama a bloques de un decodificador de

BCD a 7 segmentos,(a). Configuración de los segmentos
del display, (b), (c) Configuración de dígitos a exhibir .

SALIDAS
ENTRADAS (segmentos)
D C B A g f e d c b a DÍGITO HEXA
DECIMAL
0 0 0 0 0 1 1 1 1 1 1 0 3F
0 0 0 1 0 0 0 0 1 1 0 1 06
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1

M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 5

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1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1 1 1 1 0 0 0 1 F 71

Tabla 2.3. Tabla de verdad del decodificador de BCD a 7 segmentos.

W W
WX WX00
00 01 11 10 YZ 0 01 11 10
YZ 0 4 12 8 4 12 8
00 1 0 1 1 00 1 1 0 1
1 5 13 9 1 5 13 9
01 0 1 0 1 01 1 0 1 1
3 7 15 11 Z 3 15
11 1 7 1 0 11 0 Z
11 1 1 1 0
Y 2 6 14 10 Y 2 6 14 10
10 1 1 1 1 10 1 0 0 1

X X
Segmento “a” Segmento “b”

W W
WX00 WX00
YZ 0 01 11 10 YZ 0 01 11 10
4 12 8 4 12 8
00 1 1 0 1 00 1 0 1 1
1 5 13 9 1 5 13 9
01 1 1 1 1 01 0 1 1 1
3 15
11 1 7 1 0 11 1 Z 3 15
11 1 7 0 0 11 1 Z
Y 2 6 14 10 Y 2 6 14 10
10 0 1 0 1 10 1 1 1 0

X X
Segmento “c” Segmento “d”

W W
WX WX00
YZ 000 4 01 1211 810 YZ 0 4
01 11 10
12 8
00 1 0 1 1 00 1 1 1 1
1 5 13 9 1 5 13 9
01 0 0 1 0 01 0 1 0 1
3 7 15 11 Z 3 15
11 0 7 0 1 11 1 Z
11 0 0 1 1
Y 2 6 14 10 Y 2 6 14 10
10 1 1 1 1 10 0 1 1 1

X X
Segmento “e” Segmento “f”

W
WX
YZ 000 4 01 1211 810
00 0 1 0 1
1 5 13 9
01 0 1 1 1
3 7 15 11 Z
11 1 1 1 1
Y 2 6 14 10
10 1 1 1 1
M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 6
X
Segmento “g”
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Figura 2.6. Mapas de Karnaugh de un decodificador de BCD a 7 segmentos.

FUNCIONES DE MAXITÉRMINOS DE CADA SEGMENTO, (completar) :

a= (Y+Z+W+X’)(Y+Z’+W+X)(Y+Z’+W’+X’)(Y’+W’+X+Z’) ,

b= ______________________________________________ ,

c= ______________________________________________ ,

d= ______________________________________________ ,

e= ______________________________________________ ,

f= ______________________________________________ ,

g= (Y+W+X)(Y+Z+W’+X’).

Nota: Para la tabla de verdad, la correspondencia entre las letras es D=W, C=X, B=Y,
A=Z.

M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 7

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5.6.1. Dibuje en Work-Bench y en Proteus el circuito diseñado en el punto 5.6 y

colóquelos en la figura 2.7.

Realice aquí su diagrama

Figura 2.7. Circuito lógico de un decodificador de BCD a 7 segmentos de cátodo

común, para los segmentos “a” al “g”.
5.6.2. Compruebe la tabla de verdad a través del circuito diseñado en el punto 5.6.1.
5.7. Cuestionario:
¿Qué observó respecto a la cantidad de ceros en relación a la cantidad de unos que hay
en la tabla de verdad del decodificador de BCD a 7 segmentos?
_________________________________________________________________ .
¿Por qué razón cree que se eligió usar maxitérminos en vez de minitérminos en el
ejercicio del decodificador de BCD a 7 segmentos?
_________________________________________________________________
¿Cuáles son las diferencias mas importantes entre el uso de CI de compuertas tipo
CMOS en relación a los CI de compuertas tipo TTL?
______________________________________________________________________
____________________________________________________________________ .
Escriba sus observaciones al respecto de los cuidados que se deben tener al manipular
CI’s tipo CMOS.
______________________________________________________________________
_________________________________________________________________ .
Escriba sus conclusiones al respecto de esta fase de la práctica

M.C. JORGE OCTAVIO VALDÉS VALADEZ PRÁCTICA II 8

INGENIERÍA ELÉCTRICA. SISTEMAS DIGITALES

______________________________________________________________________
___________________________________________________________________ .

6.- Bibliografía Preliminar.

[1] Wakerly, Diseño digital, principios y prácticas., 3ª edición, Prentice Hall, 2001.
ISBN: 970-17-0404-5.
[2] Tocci, R.J. Sistemas Digitales, principios y aplicaciones, 2ª edición, Prentice Hall.
2002. ISBN: 94-481-1238-5.
[3] Víctor P. Nelson, Análisis y diseño de circuitos lógicos digitales., 2ª edición,
Prentice Hall, 2000. ISBN: 968-880-706-0.
[4] Enrique Mandado, Instrumentación electrónica., 3ª edición, Alfaomega marcombo,
2000, ISBN: 970-0150-0.
[5] Albert Paul Malvino, Principios de electrónica., 7ª edición, Prentice Hall, 2001,
ISBN: 84-481-2568-1.
[6] Acha, Castro, Pérez y Roseiras., Electrónica Digital, introducción a la lógica digital,
teoría, problemas y simulación., 3ª edición, Alfaomega, 2002, ISBN:99-381-2456-3.
[7] Manuales de datos de TTL y CMOS de Texas Instruments.
[8] Manuales de datos TTL y CMOS de Nacional Semiconductors.
[9] Páginas de internet: www.icmaster.com, www.intel.com, www.ti.com,
www.newark.com, www.digiac.com.mx, .

7.- Formato del Reporte.

Tipo de letra TIMES NEW ROMAN 10 cpi, y 12 para los títulos en negritas.
a) Portada.
b) Objetivo de la práctica.
c) Marco Teórico.
d) Material empleado.
e) Desarrollo.
f) Resultados. (Datos, gráficas, cálculos y cuestionarios indicados en la guía).
g) Observaciones. (Individuales por cada integrante del equipo).
h) Conclusiones. (Individuales por cada integrante del equipo).
i) Bibliografía. (Agregar si se consulta otro libro).

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