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    Uso y Funcionamiento de Xilinx ISE Design Suite 12

    Cargado por

    John Walter Ticona Quispe
    El documento describe los pasos para crear un proyecto y programar una compuerta lógica OR de dos entradas y una salida en Xilinx ISE Design Suite 12.1. Incluye crear un nuevo proyecto, agregar un módulo VHDL, programar la lógica de la compuerta OR, comprobar sintaxis, y simular el diseño para verificar su funcionamiento.

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    Uso y Funcionamiento de Xilinx ISE Design Suite 12

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    John Walter Ticona Quispe
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    El documento describe los pasos para crear un proyecto y programar una compuerta lógica OR de dos entradas y una salida en Xilinx ISE Design Suite 12.1. Incluye crear un nuevo proyecto, agregar un módulo VHDL, programar la lógica de la compuerta OR, comprobar sintaxis, y simular el diseño para verificar su funcionamiento.

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    Uso y Funcionamiento de Xilinx ISE Design Suite 12

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    John Walter Ticona Quispe
    El documento describe los pasos para crear un proyecto y programar una compuerta lógica OR de dos entradas y una salida en Xilinx ISE Design Suite 12.1. Incluye crear un nuevo proyecto, agregar un módulo VHDL, programar la lógica de la compuerta OR, comprobar sintaxis, y simular el diseño para verificar su funcionamiento.

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    de 17

    1. Uso y funcionamiento de Xilinx ISE Design Suite 12.

    1

    1.1. Creacin de un nuevo proyecto
    Pasos a seguir:
    1. Presionamos Ok o tambin cerramos el cuadro de Did you know.
    2. Presionamos File New project y aparecer el cuadro Create New Project




    3. En Name editamos el nombre de nuestro proyecto en este caso como ejemplo:
    nuevo_proyecto.
    4. En Location elegimos la ruta donde se guardar nuestro proyecto, como ejemplo:
    C:\Users\John\Desktop\EJEMPLO MICROELECTRONICA\nuevo_proyecto.
    5. En Working directory se deja as como est, y si se desea se edita en Description lo
    que consiste nuestro proyecto.
    6. En Top-level source type: es para elegir el tipo fuente en este caso se elige HDL,
    despus de haber seguido los pasos anteriores debe quedar el cuadro Create New
    Project de esta forma:

    7. Presionamos Next y nos aparece el cuadro Project settings

    8. El cuadro tendr que estar con las siguientes caractersticas:
    Family: Spartan3E
    Device :XC3S500E
    Package:FG320
    Speed: -4
    Preferred Languaje: VHDL
    Son los datos que corresponden al Datasheet del FPGA Spartan3E; el resto se deja
    como est.

    9. Presionamos Next y aparecer todo lo que se seleccion anteriormente, y
    presionamos Finish.

    1.2. Programacin en el entorno de Xilinx ISE Design Suite 12.1
    Pasos a seguir:
    1. Despus de haber creado nuestro Proyecto, vamos a la seccin donde dice
    Hierarchy que est en la parte superior izquierda, y damos clic derecho a la sub-
    opcin que lo contiene xc3s500e-4fg320 y damos en la primera opcin New
    source.

    2. Nos aparecer una ventana Select source type y donde seleccionamos haciendo clic
    VHDL Module

    3. Nos dirigimos al costado derecho de la ventana en la opcin File name, y editamos
    un nombre; como ejemplo: inicio, luego en Location no realizamos cambios ya que
    es mejor que se guarde en la misma ruta; debemos verificar que este activada la
    opcin Add to Project. Y presionamos Next.


    4. Nos aparecer una ventana Define module , editamos en Architecture name y
    como ejemplo: compuerta ; para iniciar con el proceso de programacin realizaremos
    una compuerta OR con dos entradas y una salida definiendo los puertos a ,b como in
    (entradas) y c como out (salida) todo ello lo definimos en Port name y Direction
    y luego damos clic a Next.

    5. Nos aparecer una ventana Summary donde nos indica las entradas y salidas
    seleccionadas anteriormente ; le damos clic a Finish

    6. Tendremos el entorno de programacin de Xilinx donde se realizar el programa
    respectivo de la compuerta OR de dos entradas y una salida, para el FPGA Spartan3.

    1.2.1. Entorno Xilinx de programacin

    1.2.2. Ejemplo: Compuerta OR: Dos entradas y una salida
    Pasos a seguir:
    1. Colocaremos en el Campo de programacin c <=a or b; donde se realizar la operacin
    OR entre las dos variables de entrada a y b; y se almacenar el resultado en la
    variable c mediante la igualdad expresada <=. Y tenemos diseado una compuerta
    OR.


    Uso de libreras
    Declaracin de variables
    Campo de programacin
    2. Ya realizado el programa diseando la compuerta OR, comprobamos si no existen
    errores y para ello nos dirigimos a la parte inferior izquierda Process hacemos clic
    en el botn + en la opcin Synthesize XST y realizamos doble clic o clic derecho
    y luego Run en Check Syntax.

    3. Los resultados de esta comprobacin de errores se observan en el cuadro inferior
    donde se muestran los errores y/o advertencias. Si no existen errores, en Check
    Sintax aparecer un check de lo contrario un aspa si es error; adems en el cuadro
    inferior aparece Process "Check Syntax" completed successfully si est correcto.


    1.3. Simulacin en Xilinx ISE Design Suite 12.1
    Pasos a seguir:
    1. Luego de haber comprobado y no haber obtenido ningn error; vamos a realizar la
    simulacin para ver si cumple la compuerta OR; nos dirigimos en la ventana superior
    izquierda Hierarchy; y hacemos clic derecho en inicio- compuerta (inicio.vhd) y
    clic en New Source.

    2. Nos aparecer la ventana Select Source Type

    3. Lamentablemente en esta versin de Xilinx 12.1 quedo bloqueada la opcin Test
    Bench waveform a diferencia de las versiones anteriores; sin embargo se explicar
    segn a las versiones anteriores. Seleccionamos Test Bench Waveform y en File
    name colocamos el nombre diferente al anterior como ejemplo: inicio_tb dejamos en
    misma ruta de siempre, no cambiamos nada; y Presionamos Next.

    4. Luego volvemos a Presionar Next

    5. Aparecer la ventana que resume todo lo que hemos seleccionado anteriormente para
    simular; y presionamos Finish

    6. Aparecer una ventana Initial timing and Clock wizard Initialize Timing ; hacemos
    clic en Combinational (or internal clock) que est dentro de Clock information el
    resto se deja por defecto, y se modifica posteriormente. Presionamos Finish


    7. Nos aparecer el siguiente entorno; donde se modifica diferentes valores lgicos (0 y
    1) en las variables de entradas a y b que van desde 0 a 1000ns, ese rango de
    tiempo se puede modificar as como el ancho de pulso.

    8. Para modificar el fin del Test Bench, es decir el fin del tiempo (1000ns) hacemos clic
    derecho en el entorno y seleccionamos Set End of Test Bench




    9. Dentro de la ventana colocaremos 1500ns y presionaremos ok, veremos que la
    escala se ajusta.

    10. El ancho de pulso se puede cambiar haciendo clic derecho en el entorno tambin, y se
    leccionando Rescale Timing , como ejemplo modificaremos a 20ns el ancho en
    Check outputs y Assign inputs y presionamos ok.

    11. Podemos establecer los valores lgicos de manera manual en las variables a y b de
    manera simultnea. Haciendo clic y estableciendo unos y ceros hasta el End
    time(1500ns).

    12. O sino podemos hacer doble clic en cualquiera de las variables a o b y nos
    aparecer Set value que es un generador de valores lgicos; hacemos clic luego en el
    botn Pattern Wizard.

    13. Aparecer la ventana Pattern Wizard donde podemos seleccionar una seal
    randomica de valores variados al azar, seleccionamos en Pattern Type la opcin
    Random signal y presionamos ok.

    14. Nos aparecer una seal ya generada en la variable donde hayamos hecho doble clic
    para generarla, en este caso en a.

    15. Guardamos los cambios efectuados en general apretando el botn Guardar y
    cerramos el entorno en x superior derecha (no confundir con el cerrar del
    programa).

    16. Para ya observar los resultados nos ubicamos en Sources (superior izquierda) y en
    Sources for seleccionamos la opcin Behavorial simulation




    17. Luego nos ubicamos en Processes (inferior izquierda), hacemos clic en el botn +
    de la opcin Xillinx ISE simulator , y por ltimo hacemos doble clic en Simulate
    Behavorial Model







    18. Y Obtenemos el resultado de nuestra compuerta en un nuevo entorno.


    19. En el entorno se puede utilizar markers dndole clic derecho en el entorno y
    seleccionando Add Marker

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