Divisor de Frecuencia

UNIVERSIDAD CARLOS III DE MADRID
ESCUELA POLITCNICA SUPERIOR

DEPARTAMENTO DE TECNOLOGA ELECTRNICA

Proyecto Fin de Carrera

Anlisis y evaluacin de un sintetizador de
frecuencia fraccional de tipo Sigma-Delta

Autora: Laura Conesa-Peraleja Ruano
Titulacin: Ingeniera Industrial
Tutora: Susana Patn lvarez
Co-tutor: J uan Antonio Torreo Carrera
Curso Acadmico: 2010/2011

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Resumen

Los sintetizadores de frecuencia son sistemas de especial importancia tanto en los
sistemas de comunicacin como en las tcnicas de control y verificacin de los mismos.

Este proyecto fin de carrera ha tratado de dar una visin general de los tipos de
sintetizadores existentes segn sus aplicaciones y sus caractersticas, centrndose finalmente
en los sintetizadores fraccionales de tipo Sigma-Delta, para los que se ha realizado un diseo.

Posteriormente se han elegido unos casos de estudio, cuya parte digital ha sido
implementada usando un FPGA, que se han analizado y evaluado segn unos parmetros
representativos.

Objetivos del proyecto

El objetivo principal de este proyecto consiste en disear un sintetizador de frecuencia
fraccional de tipo Sigma-Delta. Para ello se pretende desarrollar cada uno de los componentes
que forman el sintetizador, estableciendo cul es la mejor opcin de diseo para cada uno de
ellos.

Un sintetizador de frecuencia es un dispositivo electrnico capaz de generar cualquier
frecuencia dentro de un rango determinado a partir de una o varias frecuencias de referencia.
Entre sus aplicaciones principales se encuentra su aplicacin en sistemas de comunicaciones,
para seleccionar canales de transmisin en telfonos mviles o WLANs, y su aplicacin como
generador de relojes para circuitos digitales.

Adems de disearlo se ha de aprender a analizar el funcionamiento de cada uno de
los bloques fundamentales por separado y tambin del conjunto. Los bloques principales que
lo forman son: detector de fase, filtro del bucle, oscilador controlado por tensin y divisor de
frecuencia.

Otro de los objetivos de este proyecto consiste en estudiar qu es un modulador
Sigma-Delta, cuya aplicacin en el sintetizador de frecuencia ser la de controlar el valor del
divisor de frecuencia, permitiendo obtener factores de divisin fraccionales. Una vez
entendido su funcionamiento se deber encontrar cual es el modulador ms apropiado para
esta aplicacin.

Estructura del documento

Este proyecto est estructurado en cinco captulos.

El captulo 1 est dedicado a dar una visin general de los sintetizadores de frecuencia,
de cada uno de los tipos que existen, sus aplicaciones y de sus ventajas e inconvenientes.
Adems trata de explicar de cada uno de los bloques que lo componen. Finalmente se

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exponen las ventajas de emplear sintetizadores de frecuencia fraccionales de tipo Sigma-Delta
frente a otros tipos.

En el captulo 2 se plantean los casos que se van a evaluar posteriormente,
dimensionando previamente cada uno de los elementos del circuito.

El captulo 3 est dedicado al modelado de cada uno de los bloques del sintetizador y a
la evaluacin del modelo global mediante una serie de ejemplos.

El captulo 4 est dedicado al diseo final del sintetizador y a la realizacin de las
medidas sobre un prototipo de los casos de estudio planteados en el captulo 2.

Por ltimo, en el captulo 5 se presentarn las conclusiones obtenidas tras la
realizacin de ste proyecto fin de carrera, as como las posibles lneas de trabajo futuras.

ndice
- 4 -

ndice

ndice de figuras ................................................................................................................... - 5 -
ndice de tablas ..................................................................................................................... - 9 -
1 Introduccin a los sintetizadores de frecuencia ..................................................... - 10 -
1.1 Tipos de sintetizadores de frecuencia ......................................................... - 11 -
1.2 Introduccin a los lazos enganchados en fase (PLL) ................................. - 14 -
1.2.1 Detector de fase .................................................................................... - 16 -
1.2.2 Filtro del lazo ........................................................................................ - 23 -
1.2.3 Oscilador controlado por tensin (VCO) .............................................. - 24 -
1.3 Introduccin a la modulacin Sigma-Delta ................................................ - 26 -
1.4 Sintetizadores de frecuencia fraccionales ................................................... - 31 -
1.4.1 Sintetizador con divisor de doble mdulo ............................................ - 31 -
1.4.2 Sintetizador con divisor controlado por un modulador Sigma-Delta ... - 32 -
2 Seleccin de los casos de estudio .............................................................................. - 34 -
2.1 Dimensionado de los elementos del circuito .............................................. - 36 -
3 Modelado de un sintetizador de frecuencia fraccional .......................................... - 43 -
3.1 Descripcin de la plataforma de simulacin y de los modelos empleados - 43 -
3.2 Ejemplo de simulacin 1: efecto del ruido de fase en el VCO ................... - 54 -
3.2.1 Ejemplo 1(a): efecto del ruido de fase en el VCO en bucle abierto ..... - 54 -
3.2.2 Ejemplo 1(b): efecto del ruido de fase en el VCO en bucle cerrado .... - 55 -
3.3 Ejemplo de simulacin 2: comparacin de la seal de salida del
sintetizador si los bits de control del divisor son fijos o controlados por un SD ............. - 57 -
3.4 Ejemplo de simulacin 3: evaluacin de la distorsin para distintos
divisores de frecuencia ..................................................................................................... - 58 -
4 Implementacin y medida de los casos de estudio ................................................. - 62 -
4.1 Descripcin de la plataforma de desarrollo y del banco de pruebas .......... - 65 -
4.2 Resultados experimentales ......................................................................... - 67 -
4.2.1 Sintetizador de frecuencia con el comparador de fase-frecuencia II
del encapsulado CD4046BC ....................................................................................... - 67 -
4.2.2 Sintetizador de frecuencia con el comparador de fase-frecuencia
programado en la FPGA ............................................................................................. - 73 -
5 Conclusiones .............................................................................................................. - 79 -
Bibliografa ......................................................................................................................... - 81 -
Anexo A. Datasheets ........................................................................................................... - 82 -
Anexo B. Esquemticos ...................................................................................................... - 84 -

- 5 -

ndice de figuras

Figura 1.1 Ejemplo de sintetizador analgico directo (DAS) [1] ....................................... - 11 -
Figura 1.2 Ejemplo de sintetizador digital directo (DDS) [3] ............................................ - 12 -
Figura 1.3 Ejemplo de sintetizador con N-entero ................................................................ - 13 -
Figura 1.4 Ejemplo de sintetizador con N-fraccional con divisor de doble mdulo ........... - 13 -
Figura 1.5 Diagrama de bloques de un sintetizador de frecuencia basado en DLL [1] ..... - 14 -
Figura 1.6 Diagrama de bloques de un PLL ....................................................................... - 15 -
Figura 1.7 Relacin entre los mrgenes de enganche y mantenimiento ............................. - 16 -
Figura 1.8 Entradas y salidas de un detector de fase .......................................................... - 17 -
Figura 1.9 Detector de fase de puerta XOR [4] .................................................................. - 18 -
Figura 1.10 Valor medio de la seal de salida de la XOR en funcin del error de fase ..... - 18 -
Figura 1.11 Detector de fase con flip-flop ........................................................................... - 19 -
Figura 1.12 Ejemplo de funcionamiento del detector de fase con flip-flop [4] ................... - 19 -
Figura 1.13 Valor medio de la salida del flip-flop en funcin del error de fase ................. - 19 -
Figura 1.14 Seales de salida de un detector con XOR y otro con flip-flop [4] ................. - 20 -
Figura 1.15 Detector de fase-frecuencia de tres estados ..................................................... - 20 -
Figura 1.16 Diagrama de estados de un detector de fase-frecuencia de tres estados ........ - 21 -
Figura 1.17 Valor medio de la salida de un PFD en funcin del error de fase .................. - 21 -
Figura 1.18 Bomba de carga [3] ......................................................................................... - 22 -
Figura 1.19 Seales de salida de un PFD. (a) Seal de referencia adelantada. (b) Seal
realimentada adelantada [3] .......................................................................... - 22 -
Figura 1.20 Ejemplos de filtros paso bajo de primer orden. (a) y (b) filtros pasivos. (c)
y (d) filtros activos .......................................................................................... - 23 -
Figura 1.21 Espectro de frecuencia de un oscilador ideal [3] ............................................ - 24 -
Figura 1.22 Funcin de transferencia del VCO .................................................................. - 25 -
Figura 1.23 Ejemplo de oscilador de cristal controlado por tensin [4] ............................ - 25 -
Figura 1.24 Ejemplo de VCO ............................................................................................... - 26 -
Figura 1.25 Cuantificador y su modelo lineal ..................................................................... - 27 -
Figura 1.26 Densidad espectral del ruido de cuantificacin ............................................... - 27 -
Figura 1.27 (a) Modulador Sigma-Delta general en tiempo discreto. (b) Modelo lineal
del modulador Sigma-Delta ............................................................................ - 29 -

- 6 -

Figura 1.28 Sintetizador de frecuencia con divisor de doble mdulo ................................. - 32 -
Figura 1.29 Sintetizador de frecuencia con divisor controlado por un modulador SD ...... - 33 -
Figura 2.1 Modulador SD de 2 orden estndar .................................................................. - 34 -
Figura 2.2 Modulador SD de segundo orden[10] ............................................................... - 35 -
Figura 2.3 Modulador SD de tercer orden [11] .................................................................. - 36 -
Figura 2.4 Bloque digital y bloque analgico del sintetizador de frecuencia ..................... - 37 -
Figura 2.5 Diagrama de bloques del sintetizador de frecuencia para calcular el BW ....... - 38 -
Figura 2.6 Ancho de banda del sintetizador en funcin de N .............................................. - 39 -
Figura 2.7 Evolucin de la seal de salida del divisor de frecuencia en funcin de N ....... - 40 -
Figura 2.8 Diagrama de bloques del encapsulado CD4046BC .......................................... - 41 -
Figura 3.1 Modelo del sintetizador de frecuencia en Simulink ........................................... - 43 -
Figura 3.2 Modelo de detector de fase-frecuencia en Simulink .......................................... - 44 -
Figura 3.3 Ejemplo de simulacin del detector de fase-frecuencia ..................................... - 44 -
Figura 3.4 Esquema del oscilador de relajacin con C variable ........................................ - 45 -
Figura 3.5 Esquema de partida del VCO ............................................................................. - 45 -
Figura 3.6 Modelo del VCO en Simulink ............................................................................. - 47 -
Figura 3.7 Ejemplo de simulacin del modelo en Simulink del VCO .................................. - 48 -
Figura 3.8 Modelo del divisor de frecuencia en Simulink ................................................... - 48 -
Figura 3.9 Modelo de la etapa 0 del divisor de frecuencia en Simulink ............................. - 49 -
Figura 3.10 Modelo de la etapa 1 del divisor de frecuencia en Simulink ........................... - 49 -
Figura 3.11 Modelo de la etapa 2 del divisor de frecuencia en Simulink ........................... - 50 -
Figura 3.12 Modelo de SD con estructura de error realimentado en Simulink .................. - 51 -
Figura 3.13 Modelo del SD de 3 bits con estructura de error realimentado ...................... - 52 -
Figura 3.14 Modelo del sintetizador de frecuencia con bits de control fijos ...................... - 53 -
Figura 3.15 Modelo de SD de segundo orden para los casos de estudio en Simulink ........ - 53 -
Figura 3.16 Modelo de SD de tercer orden para los casos de estudio en Simulink ............ - 54 -
Figura 3.17 Comparacin del espectro del VCO en bucle abierto para dos potencias de
ruido diferentes ............................................................................................... - 55 -
Figura 3.18 Espectros de salida para un ruido de fase de 10
-6
* f
omx
................................ - 56 -
Figura 3.19 Comparacin de espectro de salida sin ruido de fase y con ruido de fase ...... - 57 -
Figura 3.20 Espectro de salida del sintetizador con SD o bits de control fijos ................... - 58 -
Figura 3.21 Espectro de salida para N=9 ........................................................................... - 59 -
Figura 3.22 Espectro de salida para N=11 ......................................................................... - 59 -
Figura 3.23 Espectro de salida para N=15 ......................................................................... - 60 -

- 7 -

Figura 3.24 Zoom en escala lineal para distintas N ............................................................ - 61 -
Figura 4.1 Espectro de salida del modulador SD de 2 orden estndar ............................. - 63 -
Figura 4.2 Espectro de salida del modulador SD 1 y su modificado .................................. - 64 -
Figura 4.3 Espectro de salida del modulador SD 2 y su modificado .................................. - 64 -
Figura 4.4 Fotografa del kit de la FPGA Spartan-3E empleado ....................................... - 65 -
Figura 4.5 Diagrama de bloques del sistema de medida correspondiente al esquemtico
1 ....................................................................................................................... - 66 -
Figura 4.6 Diagrama de bloques del sistema de medida correspondiente al esquemtico
2 ....................................................................................................................... - 66 -
Figura 4.7 Espectro de salida empleando el SD estndar para cte_SD=1000 0000 0000
0000, que corresponde a N=11.5 ................................................................... - 68 -
Figura 4.8 Espectro de salida empleando el SD estndar para cte_SD=1001 0000 0000
0000, que corresponde a N=12 ...................................................................... - 68 -
Figura 4.9 Espectro de salida empleando el SD 1 para cte_SD=1000 0000 0000 0000,
que corresponde a N=11.5 ............................................................................. - 69 -
que corresponde a N=12 ................................................................................ - 69 -
correspondiente a N=10.5 .............................................................................. - 70 -
correspondiente a N=11.5 .............................................................................. - 70 -
Figura 4.13 Para N=11.56 correspondiente a cte_SD=0100 0001 0000 0000 .................. - 71 -
Figura 4.16 Relacin de potencia entre el tono principal y el inmediatamente inferior
en potencia en funcin de N ............................................................................ - 72 -
Figura 4.17 Densidad espectral del ruido de fase a 4 KHz del tono principal en funcin
de N ................................................................................................................. - 73 -
Figura 4.18 Espectro de salida del sintetizador con un SD de 2 orden estndar para
N=11.5 ............................................................................................................ - 74 -
Figura 4.19 Espectro de salida del sintetizador con el SD de 2 orden SD 1 para
N=11.5 ............................................................................................................ - 74 -
Figura 4.20 Espectro de salida del sintetizador con el SD de 3 orden SD 2 para
N=11.5 ............................................................................................................ - 74 -

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Figura 4.21 Espectro de salida para una valor de cte_SD=0100 1100 0000 0000,
correspondiente a N=12.24 ............................................................................ - 75 -
Figura 4.24 Relacin de potencia entre el tono principal y el inmediatamente inferior
en potencia en funcin de N ............................................................................ - 76 -
Figura 4.25 Densidad espectral del ruido de fase a 4 KHz del tono principal en funcin
de N ................................................................................................................. - 77 -

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ndice de tablas

Tabla 1.1 Clasificacin de los sintetizadores de frecuencia ................................................- 11 -
Tabla 1.2 Comparacin entre distintos tipos de sintetizadores de frecuencia ....................- 14 -
Tabla 2.1 Casos de estudio ..................................................................................................- 34 -
Tabla 2.2 Parmetros obtenidos para los casos de estudio .................................................- 35 -
Tabla 2.3 Valor del divisor en funcin de los bits de control ..............................................- 40 -
Tabla 2.4 Resumen de los parmetros de diseo .................................................................- 42 -
Tabla 4.1 Parmetros de los moduladores SD para la realizacin experimental ...............- 62 -
Tabla 4.2 Comparacin entre los SD mediante distintos parmetros .................................- 77 -

1 Introduccin a los sintetizadores de frecuencia
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En las ltimas dcadas ha habido un rpido crecimiento de los usos que se le dan al
espectro electromagntico y de la industria electrnica asentada a su alrededor. Debido a esto
se ha producido un gran avance en determinados dispositivos, entre los que se encuentran los
sintetizadores de frecuencia.

Un sintetizador de frecuencia es un dispositivo electrnico cuyo objetivo es generar
cualquier frecuencia dentro de un rango dado a partir de una o varias frecuencias de referencia
estables. stos se emplean en la mayor parte del equipamiento electrnico presente en muchos
aspectos de nuestra vida diaria, desde telfonos mviles hasta ordenadores personales, siendo
componentes crticos tanto en trminos de realizacin como de coste de los transmisores
inalmbricos [1].

Inicialmente los sintetizadores surgieron a fin de aprovechar las ventajas de los
osciladores LC y los osciladores de cristal, como la posibilidad de variabilidad de la
frecuencia de salida en el primer caso y la estabilidad en frecuencia en el segundo [2].
Posteriormente comenzaron a desarrollarse mtodos de diseo de sintetizadores de frecuencia
para tecnologas de circuitos integrados [3] con el objetivo de hacer los productos que los
contienen ms asequibles, teniendo un menor coste y siendo lo ms compactos posible.

La primera vez que se us el trmino sntesis de frecuencia con el objetivo de
generar frecuencias que eran armnicos y submltiplos de una frecuencia de referencia dada
fue en 1943 por Finden [4].

La calidad que presenta un sintetizador de frecuencia se mide por diversos factores
entre los que se encuentran la precisin de la frecuencia de salida, el tiempo de conmutacin
entre frecuencias diferentes, la sensibilidad a la variacin de las condiciones (como por
ejemplo la estabilidad frente a la temperatura), el ruido de fase presente a la salida y la
presencia de seales espurias. El primero de stos depende fundamentalmente de la seal de
referencia empleada en el sintetizador; mientras que los dos ltimos dependen de la estructura
que posea el sintetizador [5].

Estos dispositivos se emplean en una gran cantidad de aplicaciones. El principal grupo
de aplicaciones en el que se utilizan los sintetizadores de frecuencia son los sistemas de
telecomunicaciones, donde se emplean para poder seleccionar un canal de transmisin como
por ejemplo en telfonos mviles o WLANs, entre otros. Otra de las aplicaciones es generar
relojes para circuitos digitales, que producen los cambios correspondientes del estado del
circuito [3].

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1.1 Tipos de sintetizadores de frecuencia

En la Tabla 1.1 se muestra una divisin de los sintetizadores de frecuencia en cuatro
grupos principales entre los que se encuentran los sintetizadores analgicos directos (DAS),
los sintetizadores digitales directos (DDS), los basados en PLL (phase-locked loop) y los
basados en DLL (delay-locked loop) [1].

Tabla 1.1 Clasificacin de los sintetizadores de frecuencia
Sntesis de
frecuencia
Sntesis directa
Sintetizadores analgicos directos (DAS)
Sintetizadores digitales directos (DDS)
Sntesis indirecta
Basados en PLL
N-entero
N-fraccional
Basados en DLL

Inicialmente se comenz haciendo sntesis directa que consista en efectuar, con una o
ms seales de frecuencia estable, operaciones de mezclado, multiplicacin y divisin a fin de
obtener en la salida una seal cuya frecuencia fuera la deseada. Este mtodo tiene la ventaja
de que si el oscilador base es muy estable tambin lo son las frecuencias de salida. Adems
permite obtener una resolucin muy fina.

Dentro de la sntesis directa se encuentran los sintetizadores analgicos (DAS). Su
funcionamiento coincide con el explicado en el prrafo anterior pero adems posee las
ventajas de facilitar una alta velocidad de cambio de frecuencia y una excelente pureza del
espectro. Sin embargo, tiene un coste elevado y un alto consumo de potencia. Por lo tanto no
son adecuados para equipamientos porttiles, ni para un nmero elevado de frecuencias de
salida requeridas.

Figura 1.1 Ejemplo de sintetizador analgico directo (DAS) [1]

Por otro lado se encuentran los sintetizadores digitales directos (DDS). stos usan
circuitos digitales para crear, manipular y modular una seal digitalmente y un convertidor
digital-analgico (DAC) para transformar una seal digital en analgica. Se caracterizan por
un comportamiento muy bueno en cuanto a ruido de fase, pero tienen el inconveniente de
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generar una gran cantidad de espurios. Debido a la gran revolucin de la tecnologa digital,
los DDS has llegado a ser una tcnica de sntesis de frecuencia de importante crecimiento en
aplicaciones como radares, satlites, comunicaciones inalmbricas, etc. [3].

En la Figura 1.2 se muestra un ejemplo de sintetizador DDS con una tabla de consulta
(denominada como lookup table), localizada en una memoria ROM, que convierte la palabra
de fase en una palabra de amplitud de un seno/coseno.

Figura 1.2 Ejemplo de sintetizador digital directo (DDS) [3]

Los problemas ocasionados por los sintetizadores directos llevaron a desarrollar otros
tipos de sintetizadores denominados indirectos, como los basados en PLL o basados en DLL.

La topologa basada en PLL ha visto generalizado su uso en los ltimos aos debido a
su simplicidad y su bajo coste. Este circuito permite, mediante una seal de referencia,
controlar un bucle y obtener en la salida una seal cuya estabilidad en frecuencia depende de
la estabilidad de la propia seal de referencia. Adems de la estabilidad en frecuencia permite
obtener una variacin discreta de la frecuencia de salida [2].

A continuacin se proporcionar una visin general de los dos tipos principales de
sintetizadores de frecuencia basados en PLL que se pueden encontrar: con N-entero o con N-
fraccional.

La diferencia principal entre ambos es que, en el sintetizador con N-entero, la
frecuencia de salida es un mltiplo entero de la frecuencia de referencia y por lo tanto la
resolucin mnima se corresponde con esa frecuencia de referencia. Mientras que en el caso
de un sintetizador con N-fraccional, al ser la salida un mltiplo fraccional de la frecuencia de
referencia, la resolucin mnima puede ser mucho menor que la frecuencia de referencia,
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como por ejemplo un 10%. En la Figura 1.3 y la Figura 1.4 se muestra un ejemplo de cada
uno de estos tipos de sintetizadores basados en PLL, cuyos bloques sern explicados
posteriormente.

Figura 1.3 Ejemplo de sintetizador con N-entero

Figura 1.4 Ejemplo de sintetizador con N-fraccional con divisor de doble mdulo

Otro tipo de sintetizador de los comentados anteriormente es el basado en DLL,
popular debido a su simplicidad. Un DLL es similar a un PLL pero reemplazando el VCO por
una lnea de retardos controlada por tensin (VCDL). La principal desventaja de este sistema
es que su frecuencia de salida no es programable; adems el factor de multiplicacin es
limitado y tiene un alto consumo de potencia. En la Figura 1.5 se muestra el diagrama de
bloques de un sintetizador basado en DLL.

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Figura 1.5 Diagrama de bloques de un sintetizador de frecuencia basado en DLL [1]

Por ltimo, en la Tabla 1.2, se muestra un resumen de las ventajas e inconvenientes de
los tipos de sintetizadores de frecuencia explicados anteriormente [1].

Tabla 1.2 Comparacin entre distintos tipos de sintetizadores de frecuencia
Arquitectura Ventajas Inconvenientes
DAS
Cambio rpido, bajo ruido de fase,
poca cantidad de espurios
Gran tamao, alto consumo de
potencia
DDS Cambio rpido, resolucin fina
Alto consumo de potencia, gran
cantidad de espurios
PLL, N-entero Bajo consumo, bajo ruido de fase Cambio lento
PLL, N-fraccional Cambio bastante rpido Espurios fraccionales
DLL Bajo ruido de fase
Frecuencia no programable, alto
consumo de potencia

1.2 Introduccin a los lazos enganchados en fase (PLL)

Como se ha comentado en el apartado anterior, uno de los principales tipos de
sintetizador es el basado en PLL, por lo tanto, para entender su funcionamiento es necesario
conocer primero qu es y cmo funciona un PLL.

Un PLL es un sistema realimentado que consigue que la seal realimentada se iguale
en fase y frecuencia con la seal de referencia. La forma de onda de la seal de referencia
puede ser de diferentes tipos, como senoidal o cuadrada. Este proyecto se centrar en el uso
de seales cuadradas, como se ver ms adelante.

En la Figura 1.6 se muestra la arquitectura bsica de un PLL, formada por tres bloques
principales que se explicarn ms adelante: detector de fase, filtro y oscilador controlado por
tensin.

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Figura 1.6 Diagrama de bloques de un PLL

Segn este diagrama, el comparador de fase compara la fase de la seal de referencia
con la fase de la seal realimentada proveniente del VCO, entregando a su salida una tensin
de error V
d
cuyo valor es proporcional a la diferencia de fase entre las dos seales
comentadas. Esta tensin de error es filtrada con el fin de transformarla en una tensin
continua libre de ruido V
c
, que se aplicar a la entrada del VCO desplazando la frecuencia de
oscilacin de ste hasta que coincida con la de referencia, producindose as el enganche o
enclavamiento del PLL, lo que permite alcanzar un estado estable.

La primera aplicacin de un PLL conocida fue implementada en el ao 1932 por el
ingeniero francs Bellescize. Sin embargo, las aplicaciones industriales de los PLL slo
pudieron ser posibles con la aparicin de los PLL en circuitos integrados, alrededor de 1965.

Los PLL que aparecieron inicialmente fueron los lineales (LPLL), en los cuales todos
los bloques se constituan mediante circuitos analgicos. Posteriormente fueron
evolucionando lentamente hacia los PLL digitales (DPLL), en los que se cambi el
comparador de fase quedando el resto de los bloques iguales. Despus aparecieron los PLL
totalmente digitales (ADPLL), en los que todos los bloques eran digitales. Y por ltimo
surgieron los PLL que pueden ser implementados mediante un programa de ordenador,
denominados SPLL.

En estos sistemas existen algunos parmetros que determinan caractersticas
importantes de los PLL. Entre ellos se encuentran los mrgenes de enganche lineal y no lineal,
los mrgenes de mantenimiento esttico y dinmico, el tiempo de adquisicin, el error de fase
y la modulacin por armnicos de la seal de referencia [5]. A continuacin se explican estos
parmetros y en la Figura 1.7 se muestra la relacin entre algunos de ellos.

Margen de enganche lineal (lock-in): es el margen de frecuencia de entrada en
el PLL para el cual el bucle acaba enganchndose a la seal de entrada, sin
superar el margen lineal del detector de fase. Es simtrico respecto a la
frecuencia de oscilacin libre del VCO, que es aquella a la que oscila para una
tensin de control nula.

Margen de enganche no lineal (pull-in): en este caso el enganche se produce
pese a superar el rango lineal del detector de fase. Es un margen ms amplio y
el enganche es mucho ms lento.

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Margen de mantenimiento esttico (hold-in): es el margen de frecuencia de
entrada en el que, si el bucle est previamente enganchado, puede moverse
lentamente de frecuencia sin llegar a desengancharse. Se corresponde con el
lmite fsico de frecuencias en las que funcionan los componentes del PLL y
suele ser el VCO el que impone este lmite.

Margen de mantenimiento dinmico (pull-out): estando el PLL enganchado, es
el salto instantneo mximo de la frecuencia de entrada que puede producirse
sin que el PLL se desenganche.

Tiempo de adquisicin: tiempo que tarda la seal de salida en alcanzar un
estado estable, es decir, enganche en fase y frecuencia.

Error de fase: se define como la diferencia de fases entre la seal de entrada y
la de salida en condiciones de enganche.

Modulacin por armnicos de la seal de referencia: hace referencia a las
bandas laterales espurias debidas a armnicos de la seal de referencia que
aparecen a la salida del detector de fase.

Figura 1.7 Relacin entre los mrgenes de enganche y mantenimiento

En los siguientes apartados se va a proceder a explicar cada uno de los bloques que
constituyen un PLL como el de la Figura 1.6 que incluye: detector de fase, filtro del lazo y
oscilador controlado por tensin, describiendo su funcionamiento y sus tipos.

1.2.1 Detector de fase

Un detector de fase es un circuito que produce una seal de salida V
d
proporcional a la
diferencia de fases entre las seales de entrada. Las seales de entrada y salida del detector de
fase pueden tener diferentes formas, como ondas senoidales, ondas cuadradas e incluso
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seales que no son peridicas o seales que no tienen un ciclo de trabajo del 50%. A partir de
este punto se tendrn en cuenta como seales de entrada ondas cuadradas ya que el
sintetizador de frecuencia a estudiar ser de onda cuadrada.

Aunque el detector de fase es un sistema no lineal, para pequeas variaciones de fase
este puede considerarse prcticamente lineal [6]. Por lo tanto, para un detector de fase general,
cuyas entradas y salidas son las mostradas en la Figura 1.8, la ecuacin que lo describe es la
expuesta a continuacin:

d d r o d e
V (t) K [ (t) (t)] K (t) = =

Donde V
d
a menudo se denomina tensin de error,
e
(t) es el error de fase y K
d
es la
constante de proporcionalidad, que ser diferente segn el tipo de detector de fase.

Kd
Detector de fase
V
d
(t)
r
(t)
o
(t)

Figura 1.8 Entradas y salidas de un detector de fase

El detector de fase influye considerablemente en las caractersticas de funcionamiento
del PLL completo. Debido a ello se estudian diferentes tipos, que se emplearn en funcin de
las necesidades de cada caso. Los tipos de detectores de fase ms empleados son los
siguientes: detector de puerta OR-exclusiva, detector con flip-flop y detector de fase-
frecuencia.

1.2.1.1 Detector de fase de puerta OR-exclusiva

Este tipo de detector de fase est formado por una puerta lgica XOR, como su propio
nombre indica. Es uno de los tipos de detector de fase de onda cuadrada ms sencillo, pero
tiene el inconveniente de que la salida depende del ciclo de trabajo de las seales de entrada,
deteriorando su funcionamiento.

La salida de este detector est a nivel alto si, y slo si, una de las dos seales de
entrada est a nivel alto. El valor medio de la seal de salida de la XOR indica cual es el
desfase existente entre las dos seales de entrada. En la Figura 1.9 se muestra el detector junto
con un ejemplo de funcionamiento en el que a la entrada aparecen dos seales cuadradas
desfasadas entre s, y a la salida el resultado de la puerta XOR.

- 18 -

o
(t)
r
(t)

Figura 1.9 Detector de fase de puerta XOR [4]

Como se puede ver en la grfica de la Figura 1.10, el valor mximo de la salida se da
cuando las dos seales de entrada estn desfasadas 180 y el valor mnimo cuando las seales
de entrada estn en fase. Adems hay dos valores del error de fase para cada valor de la
tensin media de salida, uno de ellos se corresponde con una ganancia de lazo negativa y otro
con una ganancia positiva. El valor positivo hace que el sistema en bucle cerrado sea
inestable, por lo que el rango de deteccin de fase est entre 0 y 180.

Teniendo en cuenta lo comentado anteriormente, se puede determinar que la constante
de proporcionalidad de este tipo detector de fase es la siguiente:

Vdd
Kd=

Vd
0 180 360
e
Vdd

Figura 1.10 Valor medio de la seal de salida de la XOR en funcin del error de fase

1.2.1.2 Detector de fase con flip-flop

Este detector de fase est formado por un flip-flop con set-reset como el mostrado en
la Figura 1.11. En l, las dos seales que hay que comparar (seal de referencia y seal
realimentada) se conectan a las entradas de set y reset, respectivamente. El valor medio de la
salida Q es proporcional a la diferencia de fase entre ambas seales. En la Figura 1.12 se
muestra un ejemplo de funcionamiento de este detector para dos seales desfasadas entre s.

- 19 -

o
(t)
r
(t)
Q
S
R

Figura 1.11 Detector de fase con flip-flop

r
(t)
o
(t)
Flip-flop
output

Figura 1.12 Ejemplo de funcionamiento del detector de fase con flip-flop [4]

El detector con flip-flop muestra una ventaja respecto al que emplea una puerta XOR y
es que su rango de deteccin de fase es el doble, por lo que comprende valores entre 0 y
360, como se muestra en la Figura 1.13; siendo entonces su constante de proporcionalidad:

Vdd
Kd
2
=

El valor medio de la salida es mximo cuando el error de fase alcanza 360. Por otro
lado presenta la desventaja de que la seal de entrada al flip-flop ha de estar mejor filtrada que
la de entrada a la puerta XOR.

Vd
0 360
e
Vdd

Figura 1.13 Valor medio de la salida del flip-flop en funcin del error de fase

A continuacin se muestra una comparativa entre las seales de salida de los dos
detectores de fase explicados hasta el momento, para unas mismas seales de entrada.

- 20 -

Como aparece en la Figura 1.14, la salida de la XOR tiene una frecuencia que es el
doble que la de las seales de entrada, mientras que en el flip-flop la frecuencia es la misma.
Esto implica que los requerimientos del filtro paso bajo que se encuentra a continuacin del
detector de fase han de ser menos estrictas si se emplea un detector de fase con puerta XOR.
Por otro lado, el detector de fase con flip-flop trabaja mejor que la puerta XOR cuando el
ciclo de trabajo de las seales de entrada es inferior al 50%.

r
(t)
o
(t)
Flip-flop
output
XOR
output

Figura 1.14 Seales de salida de un detector con XOR y otro con flip-flop [4]

1.2.1.3 Detector de fase- frecuencia (PFD)

El tipo ms comnmente usado de esta clase de detector es el conocido como detector
de fase de tres estados por flanco de subida o simplemente PFD, cuyo esquema se muestra en
la Figura 1.15. ste est constituido por dos biestables D y una puerta lgica AND. Las
seales de entrada del detector de fase, es decir, la seal de referencia y la realimentacin, se
dirigen cada una de ellas a las entradas de reloj de cada uno de los biestables. Las entradas D
estn fijadas a nivel alto, y las salidas q1 y q2 son realimentadas a travs de la puerta AND
para dirigirse al clear de ambos biestables.

o
(t)
r
(t)
Q
D
CLR
CLK
Q
D
CLR
CLK
1
1
AND
q1
q2

Figura 1.15 Detector de fase-frecuencia de tres estados
- 21 -

De esta manera, cuando la entrada que va adelantada produce un flanco de subida la
salida Q correspondiente a su biestable se pone a nivel alto. Despus, cuando sucede el flanco
de subida de la otra seal de entrada, su biestable pone su salida a nivel alto y justo en ese
momento se actualiza la puerta AND produciendo el clear de los biestables, establecindose
ambas salidas Q a nivel bajo. Por lo tanto, en el biestable cuya entrada va adelantada se
producen pulsos proporcionales al desfase entre ambas entradas y en el otro se producen
glitches. Este funcionamiento se representa en el diagrama de estados de la Figura 1.16.

Figura 1.16 Diagrama de estados de un detector de fase-frecuencia de tres estados

Este tipo de detector de fase permitir un rango de deteccin lineal de 2 radianes,
por lo que es capaz de distinguir cul de las dos seales es la que va adelantada. Debido a
esto, la constante de proporcionalidad del detector de fase en este caso ser:

2Vdd
Kd
4

El valor medio mximo de la salida se alcanza cuando el error de fase tiene un valor
de 2 radianes, y el valor mnimo cuando ste es cero, como se muestra en la Figura 1.17.

Figura 1.17 Valor medio de la salida de un PFD en funcin del error de fase
q1=0
q2=0
q1=1
q2=0
q1 =0
q2 =1

o
(t)
o
(t)

o
(t)
r
(t)
r
(t)
r
(t)
- 22 -

Por otro lado, las dos seales digitales producidas por el detector de fase-frecuencia
han de ser convertidas en una seal analgica a la entrada del filtro. El circuito ms
comnmente usado para esto es el denominado bomba de carga, mostrado en laFigura 1.18.
ste consiste en dos fuentes de corriente conectadas a una salida comn. Las salidas del
detector de fase conectan cada una de las dos fuentes de corriente, produciendo una salida i
d

diferente en cada caso, que se dirigir al filtro del bucle.

q1
q2

Figura 1.18 Bomba de carga [3]

En la Figura 1.19 se muestra un ejemplo de su funcionamiento para dos casos
diferentes. En el primero de ellos la seal de referencia va adelantada respecto a la seal
realimentada, mientras que en el segundo va retrasada. Adems el desfase entre las dos
seales tambin vara como se puede observar en las seales de salida de los biestables, q1 y
q2, y en la corriente de salida de la bomba de carga, cuyo valor medio viene indicado por una
lnea discontinua. En (a) la media es de valor negativo ya que es la referencia la que va a
adelantada y por tanto es la fuente que controla q2 la que est ms tiempo conectada, mientras
que en el caso (b) sucede al contrario.

r
(t)
r
(t)
o
(t)
o
(t)
q1 q1
q2 q2
i
D
i
D
I
0
-I
0
(b) (a)

Figura 1.19 Seales de salida de un PFD. (a) Seal de referencia adelantada. (b) Seal realimentada adelantada [3]

- 23 -

1.2.2 Filtro del lazo

La seal del salida, V
d
, del comparador de fase o de su respectiva bomba de carga es
de tipo onda cuadrada, por lo que estar formada por una tensin continua, que es
proporcional al desfase, y el resto de las componentes alternas, que no son deseables.

El filtro del lazo es un filtro paso bajo que se encarga de eliminar todas las
componentes distintas de la tensin continua, ya que sta es la adecuada para controlar el
oscilador controlado por tensin, como se explicar en el siguiente apartado.

Este filtro puede ser pasivo o activo y de diferente orden, segn el caso. En la mayora
de los casos se emplea un filtro de primer orden, siendo as el lazo cerrado del PLL de
segundo orden. Los filtros de orden mayor se emplean en casos en los que se desea una
supresin adicional de componentes alternas.

En la Figura 1.20 se muestran algunos de los tipos ms comunes de filtros de primer
orden empleados, tanto activos como pasivos, ms o menos sencillos, como los que aparecen
en [4] y [5]; aunque existen otros muchos.

+
-
(a)
(b)
(c)
(d)

Figura 1.20 Ejemplos de filtros paso bajo de primer orden. (a) y (b) filtros pasivos. (c) y (d) filtros activos

El ancho de banda del filtro paso bajo tiene importancia en las prestaciones del PLL.
Una variacin de este ancho de banda produce cambios en la rapidez que presenta el PLL para
- 24 -

alcanzar una frecuencia fija determinada. Por ejemplo, si el filtro presenta un ancho de banda
pequeo y la frecuencia inicial est muy alejada de la deseada es posible que el lazo no se
estabilice, no pudindose obtener la frecuencia de salida deseada. Sin embargo, un ancho de
banda pequeo implica una mayor inmunidad a ruidos o perturbaciones.

El criterio de eleccin de la frecuencia de corte del filtro que determina el ancho de
banda depende de la aplicacin que se vaya a implementar, aunque generalmente resulta
conveniente escoger una frecuencia natural entre un 1% y un 10% de la frecuencia de
referencia del sistema.

1.2.3 Oscilador controlado por tensin (VCO)

Un oscilador es un circuito que genera una forma de onda peridica. Aunque tiene
infinidad de aplicaciones, este texto se centra en su utilizacin como componente principal de
un PLL. Para poder utilizarse para este fin se deben tener en cuenta una serie de
consideraciones de diseo que stos deben cumplir, como bajo ruido de fase, bajo consumo de
potencia y posibilidad de variar la frecuencia de oscilacin.

En cuanto al ruido de fase, lo ideal sera que toda la potencia de la seal estuviese
concentrada en una frecuencia concreta, como muestra la Figura 1.21, aunque tambin suele
aparecer distribuida en mltiplos de la frecuencia de oscilacin.

Figura 1.21 Espectro de frecuencia de un oscilador ideal [3]

Por otro lado, debido a la necesidad de variacin de la frecuencia, los osciladores a
emplear en los PLL o en los sintetizadores de frecuencia sern los conocidos como
osciladores controlados por tensin o VCO.

Los osciladores controlados por tensin son aquellos que, como su propio nombre
indica, permiten modificar su frecuencia de salida mediante la aplicacin de una tensin
continua de control V
c
. Esta variacin de la frecuencia frente a la tensin no es siempre lineal,
pero s se cumple la linealidad en un rango limitado de tensiones y frecuencias [6]. En dicho
rango, la expresin que representa esta variacin es la siguiente:

- 25 -

o min v c
f f K V = +

Donde f
mn
, denominada frecuencia libre de oscilacin, es la frecuencia a la que oscila
el VCO cuando la tensin de control tiene valor cero, y K
v
es la constante de
proporcionalidad, que indica como vara la frecuencia de salida en funcin de la tensin de
control. En la Figura 1.22 se muestra la representacin grfica de funcin de transferencia
descrita en la ecuacin anterior.

K
v
f
o
f
min
V
c
f
max

Figura 1.22 Funcin de transferencia del VCO

Entre los tipos ms comunes de osciladores controlados por tensin se encuentran los
VCO controlados por cristal y los basados en LC, que se analizan en [3] y [4], aunque
tambin existen otros muchos.

Un tipo de oscilador de cristal controlado por tensin es el que aparece en la Figura
1.23. En l, la frecuencia de oscilacin depende de la tensin aplicada en el varactor C
s
. y por
lo tanto puede ser incrementada o decrementada mediante la tensin de control V
bias
[4].

Figura 1.23 Ejemplo de oscilador de cristal controlado por tensin [4]

- 26 -

Otro ejemplo de oscilador controlado por tensin es el que se muestra en la Figura
1.24, en el que la frecuencia de oscilacin depende de la tensin de control aplicada en in.

Figura 1.24 Ejemplo de VCO

1.3 Introduccin a la modulacin Sigma-Delta

El primer modulador Sigma-Delta (en adelante ) fue patentado en el ao 1960 por C.
C. Cutler para mejorar las limitaciones de la modulacin Delta desarrollada en 1940. Dos
aos ms tarde, en 1962, H. Inose e Y. Yasuda publicaron un convertidor Analgico-Digital
(A/D) al que denominaron modulador Sigma-Delta; sin embargo, no fue hasta mediados de
los aos 80 cuando comenzaron a desarrollarse e implementarse de manera ms extendida,
emplendose fundamentalmente para implementar convertidores de tipo A/D y D/A. Desde
estos inicios hasta la actualidad se ha trabajado en numerosas mejoras y ampliaciones de este
tipo de moduladores.

Para comprender el funcionamiento de los moduladores SD es necesario tener en
cuenta una serie de conceptos previos, como el de conformado espectral del ruido de
cuantificacin y el de sobremuestreo.

En determinados casos, cuando la entrada al cuantificador es lo suficientemente
aleatoria y, por lo tanto, el error depende poco de la salida, se puede suponer un cuantificador
como un convertidor A/D. Entonces ste se puede modelar como un sistema lineal con una
entrada x(n), una salida y(n) y un error de cuantificacin aditivo e(n), como muestra la Figura
1.25. De esta manera el error de cuantificacin es la diferencia entre la seal de salida y la de
entrada e(n) y(n) x(n) = [7].

- 27 -

Cuantificador
multibit
x(n) y(n)
+
x(n) y(n)
e(n)

Figura 1.25 Cuantificador y su modelo lineal

Cuando la seal de entrada x(n) vara rpidamente de forma impredecible y la
secuencia de error e(n) est incorrelada con la seal de entrada x(n), entonces el error de
cuantificacin puede considerarse como ruido blanco uniformemente distribuido entre /2,
donde se corresponde con la diferencia entre dos niveles consecutivos del cuantificador [7].

En consecuencia, la densidad espectral del ruido de cuantificacin S
e
(f) estar
uniformemente repartida dentro del intervalo f
s
/2, como muestra la Figura 1.26, siendo f
s
la
frecuencia de muestreo.

Figura 1.26 Densidad espectral del ruido de cuantificacin

Integrando la densidad espectral total del ruido de cuantificacin se obtiene que la
potencia de ese ruido es
2
/12, como se muestra en la siguiente ecuacin:

s
s
2
f /2
2
e
f /2
Potencia del ruido de cuantificacin = S (f )df
12

Teniendo en cuenta esto, se puede deducir que la amplitud de S
e
(f) es la siguiente:

e
s
Amplitud de S (f )
12f
=

El siguiente concepto previo es el de sobremuestreo. ste surge del hecho de utilizar
una tasa de muestreo mayor que la tasa de Nyquist, cuyo valor es
s 0
f 2f = , siendo f
0
el ancho
de banda de la seal a cuantificar y f
s
la frecuencia de muestreo del sistema [7]. El
- 28 -

sobremuestreo hace que se obtenga una potencia de ruido menor en la banda de inters. Ms
adelante se ver que esta potencia quedar repartida en bandas de frecuencias superiores.

Por lo tanto, se puede definir la relacin de sobremuestreo (conocida como OSR)
como:

s
0
f
OSR
2f
=

Como se ha adelantado anteriormente, al muestrear con una tasa mayor a la de Nyquist
se consigue que S
e
(f) se expanda en frecuencia y como adems el ancho de banda de inters
es menor que el ancho de banda de S
e
(f) [7] se consigue una disminucin de la potencia de
ruido, como se demuestra en la siguiente ecuacin:

0
0
2
f /2
2
e
f /2
Potencia del ruido de cuantificacin con sobremuestreo
1
= S (f )df
12 OSR

Segn lo visto hasta ahora, queda demostrado que al utilizar tcnicas de sobremuestreo
disminuye la potencia de ruido de cuantificacin, aumentando entonces la relacin seal a
ruido (SNR). Adems, este aumento ser mayor cuanto mayor sea la OSR. Sin embargo, este
aumento de la SNR podra ser an mayor si se utiliza el conformado espectral del ruido de
cuantificacin. Con ste se consigue que el ruido de cuantificacin se lleve a bandas de
frecuencia mayores que las de nuestra seal.

El uso del conformado espectral del ruido de cuantificacin aplicado a seales
sobremuestreadas es lo que comnmente se conoce como modulacin Sigma-Delta. En la
Figura 1.27 se muestra un modulador Sigma-Delta general en tiempo discreto junto con su
modelo lineal.

- 29 -

+
e(n)
Cuantificador
x(n) y(n)
H(z)
+
u(n)
x(n)
H(z)
+
y(n)
u(n)
(a)
(b)
-
-

Figura 1.27 (a) Modulador Sigma-Delta general en tiempo discreto. (b) Modelo lineal del modulador Sigma-Delta

Entendiendo el modelo lineal como un sistema con dos entradas independientes, por
un lado la seal u(n) y por el otro el ruido de cuantificacin e(n), se pueden obtener dos
funciones de transferencia: la funcin de transferencia de la seal o STF(z) y la funcin de
transferencia del ruido de cuantificacin o NTF(z). stas se pueden expresar en funcin del
filtro H(z) como se muestra a continuacin:

Y(z) H(z)
STF(z)
U(z) 1 H(z)
= =
+

Y(z) 1
NTF(z)
E(z) 1 H(z)
= =
+

Teniendo en cuenta lo anterior se puede escribir la seal de salida del modulador como
una combinacin de las dos entradas como sigue:

Y(z) STF(z)U(z) NTF(z)E(z) = +

El funcionamiento ideal de este tipo de moduladores sera conseguir que, en la banda
de inters, la funcin de transferencia STF fuera lo ms cercana a la unidad, mientras que la
NTF fuera lo ms cercana a cero posible. De esta manera, el ruido de cuantificacin queda
fuera de la banda de inters, siendo la seal afectada lo menos posible [7].
- 30 -

El orden del modulador SD utilizado es el orden del filtro H(z) que se escoja para el
modulador. Por lo tanto, si se modifica el orden del filtro cambiar la NTF tambin y con ello
el conformado del ruido. Cuanto mayor sea el orden del filtro ms agresiva ser la NTF
llevndose ms ruido de cuantificacin a altas frecuencias, con el consecuente aumento de la
SNR en la banda de inters. Sin embargo, hay que tener en cuenta que cuanto mayor sea el
orden del filtro ms posibilidades se tienen de que se produzca prdida de estabilidad en el
sistema, luego no se podr aumentar este orden todo lo que se quiera.

Otro parmetro a tener en cuenta es la resolucin del modulador. sta se puede
aumentar incrementando el orden del filtro, el nmero de bits empleados o bien la OSR.

En cuanto a la aplicacin de los moduladores SD en los sintetizadores de frecuencia,
stos se emplean en sintetizadores fraccionales para controlar el circuito divisor de tal manera
que los espurios fraccionales puedan ser aleatorios y llevados a una banda de frecuencia alta,
donde podrn ser eliminados de forma sencilla por el filtro del bucle [3].

Para poder ser empleados en los sintetizadores de frecuencia, los moduladores SD han
de cumplir una serie de requisitos para garantizar un buen funcionamiento [1]. Estos
requerimientos son los enumerados a continuacin:

Tan libre de tonos como sea posible.

Rango de entrada de continua estable, para poder variar el valor del divisor
correctamente.

Adecuado para altas frecuencias de operacin.

Lo ms simple posible para reducir el consumo de potencia y el rea que
ocupa.

Por otro lado se ha de tener en cuenta que, al inicio de este apartado se ha supuesto el
cuantificador como un bloque lineal, pero que realmente no es as ya que el error e(n) depende
de la entrada x(n). Esta falta de linealidad del cuantificador provoca en el espectro del SD
unos tonos discretos situados en unas frecuencias determinadas que dependen de la frecuencia
de muestreo, del nivel de continua de la entrada y del nmero de bits del cuantificador [13].

En los moduladores de primer orden estos tonos aparecen siempre, pero a medida que
se aumenta el orden stos disminuyen y pueden llegar a no aparecer. Lo mismo ocurre si lo
que se aumenta es el nmero de bits del cuantificador. Por lo tanto, con el fin de disminuir
estas periodicidades se tender a que los moduladores SD sean del alto orden y con un alto
nmero de bits.

- 31 -

1.4 Sintetizadores de frecuencia fraccionales

En los sintetizadores de frecuencia con N-entero es necesario aumentar el valor de la
frecuencia de referencia para poder disminuir la distorsin a la salida y para aumentar el
ancho de banda para poder rechazar el ruido de fase del VCO. Sin embargo, este aumento de
la frecuencia de referencia hace que disminuya mucho la resolucin del sintetizador debido a
que N es entero y por lo tanto la resolucin ser f
r
[8].

Para poder mejorar la resolucin del sintetizador de frecuencia sin disminuir la
frecuencia de referencia surgen los denominados sintetizadores de frecuencia fraccionales.

Como se ha comentado en el primer apartado de este captulo, los sintetizadores de
frecuencia fraccionales son aquellos que a la salida permiten obtener una seal con una
frecuencia que es un mltiplo fraccional de la frecuencia de referencia
o r
f Nf = , donde N
puede ser un nmero decimal.

Debido a esto, la resolucin de este tipo de sintetizadores es ms pequea que la
frecuencia de referencia; por lo tanto, para una misma resolucin, este tipo de sintetizadores
puede ser diseado con un ancho de banda mayor que uno con divisor entero. Esto da como
resultado un aumento de la velocidad de cambio de una frecuencia a otra.

Este proyecto trata de analizar un sintetizador de frecuencia fraccional, por lo que este
apartado se va a centrar en proporcionar una idea general sobre los dos tipos principales de
sintetizadores fraccionales que existen: los de divisor de doble mdulo y los de divisor
controlado por un modulador Sigma-Delta.

1.4.1 Sintetizador con divisor de doble mdulo

Esta estructura surgi para resolver el problema que tena el sintetizador con divisor
fijo y programable [5]. El divisor de doble mdulo tiene la posibilidad de dividir por dos
factores diferentes segn una entrada de control. Estos dos factores normalmente difieren
entre s en una unidad, siendo P y P+1. En la Figura 1.28 se muestra un ejemplo de
sintetizador con divisor de doble mdulo.

- 32 -

Detector
de fase
F(s) VCO
P/P+1
A
N
p
f
r
f
o
=Nf
r
Divisor de doble mdulo

Figura 1.28 Sintetizador de frecuencia con divisor de doble mdulo

Inicialmente se parte de una situacin inicial en la que el divisor de doble mdulo est
configurado para dividir por el factor P+1. Para que el divisor de doble mdulo pase a dividir
por el factor P debe recibir un pulso proveniente del divisor A, lo que ocurre tras A(P+1)
ciclos del VCO. Entonces, el resto de ciclos del VCO (N
p
-A)P, el divisor de doble mdulo
dividir por P.

Teniendo en cuenta esto, el conjunto se comporta como un nico divisor de factor
N=N
p
P+A=P(N
p
+A/P). En media se divide por un entero ms una fraccin, mientras que la
divisin instantnea es entera.

Con estos divisores de doble mdulo se consigue construir divisores de frecuencia que
funcionan a frecuencias ms elevadas que los divisores programables [5], consiguiendo
mantener as una frecuencia de referencia elevada. Sin embargo, su implementacin es ms
compleja que en los divisores programables y adems presentan el inconveniente de tener un
elevado ruido de fase en el espectro de la seal de salida del sintetizador [9].

1.4.2 Sintetizador con divisor controlado por un
modulador Sigma-Delta

Para mejorar el problema de la distorsin en los sintetizadores con divisor de doble
mdulo se emplean los sintetizadores de frecuencia fraccionales basados en moduladores SD.
Debido al efecto del lazo del SD explicado en el apartado 1.3, la distorsin se atena a bajas
frecuencias mejorando as el comportamiento del sintetizador completo al poder ser filtrado
ms fcilmente por el filtro del lazo.

En la Figura 1.29 se muestra un ejemplo de sintetizador de frecuencia con un divisor
controlado por un SD de un bit. En el caso de que el SD sea de n bits, como el que se
emplear en los apartados siguientes, el divisor deber ser multi-mdulo y por tanto las
- 33 -

divisiones instantneas irn desde P hasta P+2
n
-1. El empleo de un mayor nmero de bits
facilitar un mejor funcionamiento tanto del propio modulador como del sintetizador
completo.

Detector
de fase
F(s) VCO
P/P+1
Sigma-Delta
digital
f
r
f
o
=Nf
r
Divisor de doble mdulo
constante

Figura 1.29 Sintetizador de frecuencia con divisor controlado por un modulador SD

Para explicar su funcionamiento se parte de un caso sencillo en el que se emplea un
SD de un bit que se usa para modular la divisin instantnea del divisor de doble mdulo.
Esta divisin instantnea es la suma de un entero base, P, y la salida del SD, n
Q
(t), por lo que
el valor medio del factor de divisin fraccional es

Q
N P n (t) = +

donde
Q
n (t) es el valor medio de la salida del SD, dada por la constante de entrada, y puede
tomar valores entre 0 y 1.

La ventaja que presenta el SD es que, debido a sus caractersticas de funcionamiento,
consigue aleatorizar la cantidad de valores 0 y 1 que proporcionan el valor de
Q
n (t),
manteniendo su valor medio y disminuyendo as la cantidad de tonos de espurios fraccionales
que aparecen en el espectro de salida del sintetizador.

2 Seleccin de los casos de estudio
- 34 -


En este captulo se van a establecer los parmetros que se desean evaluar en un
sintetizador de frecuencia. Para ello se van a seleccionar distintos casos de estudio que
posteriormente se implementarn, medirn y compararn entre s.

Para seleccionar dichos casos de estudio nos hemos centrado en evaluar distintos tipos
de moduladores SD digitales de tres bits, que controlan el valor del factor de divisin del
sintetizador de frecuencia. Se han elegido tres casos representativos de SD como se muestra
en la Tabla 2.1.

Tabla 2.1 Casos de estudio
Nombre del SD Orden del SD
Modulador SD estndar 2 orden
Modulador SD 1 2 orden
Modulador SD 2 3 orden

El primero de ellos, como su propio nombre indica, es un modulador SD de segundo
orden estndar, es decir, todos los coeficientes de sus ecuaciones de estado toman valor
unidad. En la Figura 2.1 se muestra este tipo de modulador SD [7].

Cuantificador
y(n)
+
u(n)
-
+ +
z
-1
+
z
-1
-
x1(n) x2(n)

Figura 2.1 Modulador SD de 2 orden estndar

Por otro lado se ha escogido el modulador SD 1. ste se ha diseado empleando el
toolbox delsig [10] a partir de determinadas especificaciones. Para ello se ha empleado la
funcin clans a partir de la cual se obtiene su NTF. Posteriormente se ha escogido una
estructura determinada y luego se ha simulado adquiriendo el espectro de salida del
modulador.

El modulador SD 1 es de segundo orden y se ha diseado con una OSR de valor 20,
prxima aunque superior a la OSR estimada para el sintetizador completo segn su modelo, y
con resonador. Por otro lado, la estructura escogida para este modulador es la CRFB de [10].

El otro modulador escogido, SD 2, es de tercer orden, con una OSR de valor 8, con
resonador y con la estructura CRFB, al igual que en el caso anterior.
- 35 -

El valor de la OSR influye en el cero resonante de la NTF del modulador, y se han
escogido dos valores pequeos diferentes de OSR (8 y 20) para no introducir mucha energa
de cuantificacin dentro del ancho de banda del sintetizador (ver apartado 2.1).

En la Tabla 2.2 se muestra un resumen de cules son los parmetros obtenidos para
cada una de las estructuras junto con su NTF correspondiente.

Tabla 2.2 Parmetros obtenidos para los casos de estudio
Nombre
del SD
SD estndar SD 1* SD 2*
a1 1 1.1233 0.7099
a2 1 0.4131 1.1136
a3 - - 0.7516
b1 1 0.6232 0.5296
b2 0 0 0
b3 0 0 0
b4 - - 0
c1 1 1.0094 1.3399
c2 1 1.5897 0.8937
c3 - - 1.5770
g1 0 0.0081 0.1027
NTF
( )
2
1
1 NTF z
s
=

( )
( )
z^2 1.992z 1
1
z^2 0.4674z 0.3433
NTF
+
=
+ +

( ) ( )
( ) ( )
z 1 z^2 1.908z 1
2
z 0.3691 z^2 0.5227z 0.5018
NTF
+
=
+ +

*NOTA: Posteriormente se ver como estos parmetros son modificados para su implementacin.

En las siguientes figuras se muestra el esquema del modulador de segundo orden
diseado y el de tercer orden, donde lo coeficientes que aparecen son los mostrados en la
Tabla 2.2.

Figura 2.2 Modulador SD de segundo orden[10]
- 36 -

Una vez definidos por completo los tres casos, se va a pasar a explicar cules son los
parmetros que se quieren evaluar para decidir cul de estos modelos es ms deseable para
implementar nuestro sintetizador de frecuencia. Para ello se ha de visualizar primero el
espectro de la seal de salida del sintetizador, pudiendo obtener las conclusiones segn sea
ste.

Despus de obtenerlo se han de evaluar: el error en la sntesis de frecuencia, el nivel
de ruido de fase y la distorsin que aparece en forma de tonos fraccionales tanto de la
frecuencia de referencia como de la de salida. Una vez vistos estos tres parmetros, se ha de
llegar a un consenso para decidir cul es el sintetizador ms aceptable.

2.1 Dimensionado de los elementos del circuito

A continuacin se van a definir cules son las caractersticas de diseo que va a tomar
cada uno de los elementos que aparecen en un sintetizador de frecuencia. Pero primero se han
de diferenciar dos partes en el diseo: una estar implementada de forma digital mediante una
FPGA, mientras que la otra se implementar de forma analgica. En la Figura 2.4 se muestran
ambas partes, pudindose as ubicar cada uno de los elementos del sintetizador a medida que
se van desarrollando.

Figura 2.3 Modulador SD de tercer orden [11]
- 37 -

Detector
de fase
F(s) VCO
Divisor de
doble mdulo
f
r
f
o

SD cte
Digital
Analgico

Figura 2.4 Bloque digital y bloque analgico del sintetizador de frecuencia

Seal de referencia

A pesar de que el modelo diseado de sintetizador de frecuencia es capaz de soportar
frecuencias del orden de MHz se va a emplear una onda con una frecuencia de 35 KHz. Esto
es debido a que, para una implementacin ms sencilla, se va a utilizar un VCO que no tolera
tan altas frecuencias. Por lo tanto, la seal de referencia ser una onda cuadrada con una
tensin mnima de 0 V y una mxima de 15 V (3.3V cuando se conecta directamente con la
FPGA), de frecuencia 35KHz y con un ciclo de trabajo del 50%.

Filtro del lazo

Como se vio en el captulo 1, existen diversos tipos de filtros que se pueden emplear
en un sintetizador. En este caso, el escogido es un filtro RC paso bajo de primer orden como
el de la Figura 1.20 Ejemplos de filtros paso bajo de primer orden. (a) y (b) filtros pasivos. (c)
y (d) filtros activosFigura 1.20 (b). La nomenclatura que se emplea a partir de este momento
para los componentes del filtro es la mostrada en los esquemticos 1 y 2 del Anexo B.

Primero se ha de disear la frecuencia de corte del filtro. En funcin de la resistencia y
el condensador se puede expresar como:

3 2
1
(rad)
c
R C
=

A pesar de que se dijo en el captulo 1 que esta frecuencia generalmente es entre un
1% y un 10% de la frecuencia de referencia, en este caso se va a necesitar una frecuencia de
corte mucho ms baja para que el VCO reciba una seal lo ms continua posible y as obtener
un mejor funcionamiento. Adems, se ha de tener en cuenta que cuanto menor es esta
frecuencia ms lento es el filtro, por lo que tardar ms en estabilizarse.
- 38 -

Finalmente, los valores escogidos para la resistencia y el condensador son los
mostrados a continuacin:

3
2
6.2

1
R K
C F
=
`
=
)

Teniendo en cuenta el tipo de filtro que se va a emplear, se puede calcular el ancho de
banda (BW) del sintetizador de frecuencia en funcin del valor del divisor, N. Para ello se ha
de considerar el diagrama de bloques del sintetizador de la Figura 2.5, donde se muestra la
funcin de transferencia equivalente de cada bloque.

K
d
N
f
r
f
o

F(s) =
1
s
c
+1
K
V
s
Detector de fase VCO

Figura 2.5 Diagrama de bloques del sintetizador de frecuencia para calcular el BW

La funcin de transferencia del lazo cerrado para el diagrama anterior es la siguiente:

( )
( )
( )
( )
1
V
d
o o d V
V d V
r r
d
K
K F s
f K F s K
s
K K F s K
f
K F s s
s N
N
= = =
+
+

Sustituyendo en ella la funcin de transferencia del filtro
1
( )
1
c
F s
s
=
+
se obtiene:

2
1

1

1

1
d V
o o c d V c
d V c
r r
d V c
c
K K
s
f K K
K K
f
K K s s
s
N
s
N

= = =
+ +
+
+

- 39 -

Esta funcin de transferencia es equivalente a la de un filtro paso bajo de segundo
orden por lo que su frecuencia natural de los polos (
n
) vendr dada por la raz cuadrada del
trmino independiente del denominador y el factor de calidad se obtendr del trmino que
multiplica a s en el denominador. De esta manera se tiene:

=

Q=
d V c
n
d V c
n d V
c
c c
K K
N
K K
K K
N
Q N

= =

Aproximando como ancho de banda del sintetizador la frecuencia natural de los polos,
se puede obtener grficamente cmo vara ste en funcin del valor N del divisor, lo que se
muestra en la Figura 2.6.

Figura 2.6 Ancho de banda del sintetizador en funcin de N

Valores del divisor de frecuencia fraccional

Para poder obtener el espectro de la salida del SD lo ms libre de tonos indeseados
posible y, como consecuencia, un espectro de salida del VCO lo ms limpio posible se ha
incrementado el nmero de bits de salida del modulador SD hasta tres bits. Esto implica que
el control del divisor de frecuencia se establece mediante el valor de estos tres bits,
denominados ctl0, ctl1 y ctl2, como se muestra en el esquemtico 3 del Anexo B. Por lo tanto,
el divisor podr tomar ocho valores diferentes de enteros consecutivos segn los bits de
control con una resolucin de 35 KHz (que es la frecuencia de referencia) y, debido al efecto
del SD, tambin podr tomar los valores intermedios, mejorndose la resolucin.

Para disear el divisor de frecuencia nos hemos basado en el que aparece en Error!
No se encuentra el origen de la referencia., formado por tres divisores 2/3 de doble
0
100
200
300
400
500
600
700
800
900
1000
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
B
W

(
K
H
z
)

N
- 40 -

mdulo conectados de tal manera que el divisor total sea capaz de dividir entre valores de 8 a
15.

Adems de poder lograr un rango amplio de frecuencias de salida debido a los valores
que puede tomar N, tambin resulta interesante ya que es un divisor de tipo asncrono. Este
tipo de divisor es deseable ya que con l se logra un menor consumo de potencia al minimizar
la cantidad de circuitera operando a altas frecuencias [11].

El diagrama de bloques es el que se muestra en el esquemtico 7 del Anexo B, y cada
una de sus tres etapas, segn nuestro diseo, aparece en los esquemticos del 8 al 10.

A continuacin se muestra la Tabla 2.4, en la que se relacionan los valores de los tres
bits de control con el valor que toma el divisor.

Tabla 2.3 Valor del divisor en funcin de los bits de control
ctl2 ctl1 ctl0 N
000 8
001 9
010 10
011 11
100 12
101 13
110 14
111 15

En la Figura 2.7 se muestra un ejemplo de simulacin de la evolucin de la seal de
salida del divisor de frecuencia segn varan los bits de control. Como se puede apreciar, a
medida que va aumentando el valor de N, va disminuyendo gradualmente la frecuencia de la
seal y, a su vez, aumentando el ciclo de trabajo.

Figura 2.7 Evolucin de la seal de salida del divisor de frecuencia en funcin de N

VCO

El VCO empleado para la implementacin ser el que se encuentra en el encapsulado
CD4046BC. ste est constituido como un bloque con su entrada y su salida; pero adems
dispone de otras cuatro entradas a las que van conectadas dos resistencias y un condensador,
tal como indica su hoja de caractersticas, de manera que con ellas se pueda controlar su rango
de frecuencias de oscilacin. En la Figura 2.8 se muestra el diagrama de bloques del
- 41 -

encapsulado, que aparece en el catlogo, donde se puede apreciar cmo se han de conectar
estos componentes.

Figura 2.8 Diagrama de bloques del encapsulado CD4046BC

Ahora se va a proceder al clculo del valor de estos tres componentes segn las
caractersticas escogidas para nuestro caso. Para ello se necesita conocer el rango de
frecuencias de oscilacin del VCO, dado por una frecuencia mxima y otra mnima.

Teniendo en cuenta que el divisor de frecuencia puede tomar valores entre 8 y 15 y
que la frecuencia de referencia tiene un valor de 35 KHz, las frecuencias mxima y mnima a
las que ha de poder oscilar el VCO han de ser:

omx
omn
f 835KHz 280KHz
f 1535KHz 525KHz
= =
= =

Por lo tanto, segn las figuras 6 y 7 de la hoja de caractersticas, los valores de los
componentes han de ser los siguientes:

C1 600pF
R1 10K
R2 10K
=

Constante de entrada del SD
- 42 -

La constante de entrada al SD es la que se emplea para seleccionar diferentes valores
del divisor de frecuencia entre 8 y 15, ya sean enteros o fraccionales, como ya se coment
anteriormente. Su valor vendr dado por una palabra digital de 16 bits para as poder tener la
resolucin suficiente en la eleccin de los divisores.

En el Anexo B se muestran todos los esquemticos que forman el sintetizador de
frecuencia, desde el circuito completo hasta el bloque ms sencillo. En el esquemtico general
se muestran otros elementos que no han sido comentados hasta el momento, como son los
encapsulados CD4066BC y LM311. El primero de ellos se emplea para disminuir el rango de
tensin desde 0 a 15V hasta 0 a 3.3V, que es el admitido por los pines de la FPGA segn su
manual [12]. El segundo de ellos es un comparador de tensin que se emplea para cumplir el
objetivo contrario al elemento anterior, es decir, aumentar el rango de tensin.

Por otro lado, los valores de cada uno de los elementos dimensionados se muestran en
la Tabla 2.44, junto con las frecuencias que se van a emplear.

Tabla 2.4 Resumen de los parmetros de diseo
f
ref
f
omx
f
omn
C
1

35 KHz 280 KHz 525 KHz 600 pF
R
1
R
2
C
2
R
3

10 K 10 K 1 F 6.2 K

3Modelado de un sintetizador de frecuencia fraccional
- 43 -

3 Modelado de un sintetizador de frecuencia
fraccional

En este captulo se va a explicar cmo se ha obtenido un modelo de sintetizador de
frecuencia en Simulink para poder realizar simulaciones y evaluar distintos parmetros.
Despus se analizarn diferentes ejemplos de simulacin que resultan interesantes.

3.1 Descripcin de la plataforma de simulacin y de los
modelos empleados

Los modelos de simulacin se van a desarrollar en un entorno de programacin visual
que funciona sobre Matlab denominado Simulink. En l se pueden construir los modelos que
se deseen mediante bloques de diferentes tipos. El modelo que se ha obtenido para el
sintetizador de frecuencia fraccional con un SD de tres bits es el que se muestra en la Figura
3.1. A continuacin se explicarn brevemente cada uno de sus elementos.

Figura 3.1 Modelo del sintetizador de frecuencia en Simulink

- 44 -

El detector de fase-frecuencia (Phase comp en el modelo) es el que se explic en la
introduccin en el apartado 1.2.1.3, cuyo modelo se muestra en la Figura 3.2. Tras ste
aparece la bomba de carga modelada como un restador, que efecta la operacin (q
1
- q
2
).

Figura 3.2 Modelo de detector de fase-frecuencia en Simulink

En la siguiente figura se muestra un ejemplo de simulacin de este detector para dos
seales de entrada desfasadas entre s, phase1 y phase2. Como se puede observar, esto
coincide con lo que se haba explicado tericamente en apartados anteriores.

Figura 3.3 Ejemplo de simulacin del detector de fase-frecuencia
- 45 -

Despus de ste se encuentra el filtro del lazo representado por su funcin de
transferencia F(s). ste es un filtro paso bajo RC de primer orden como el mostrado en la
Figura 1.20 (b), cuya frecuencia de corte, en este caso, en un 5% de la frecuencia de
referencia y su funcin de transferencia es:

1
( )
1
F s
sRC
=
+

Tras el filtro del lazo se encuentra el VCO. Para obtener el modelo en Simulink del
VCO se va a analizar elctricamente el esquema del oscilador de relajacin mostrado en la
Figura 3.4, donde la capacidad del condensador vara con la tensin.

Figura 3.4 Esquema del oscilador de relajacin con C variable

Para el modelado, se puede considerar que este oscilador es equivalente a un filtro RC,
donde la capacidad de C depende de la tensin, y un comparador con histresis con valores
mximo y mnimo de +1 y -1, respectivamente, y con transicin en +0.5 y -0.5. En la Figura
3.5 Esquema de partida del VCO se muestra este esquema.

Figura 3.5 Esquema de partida del VCO
1
-1
-0.5 0.5
R
1

C =f(V)
V
c
V
i

- 46 -

Ahora ha de verse cmo se puede representar este esquema en Simulink. Primero se ha
de obtener la ecuacin diferencial del filtro, como se muestra a continuacin:

i
C i
1
1
V i(t)dt (1)
C
V V
i(t) (2)
R
Sustituyendo (2) en (1) se obtiene:
=

dt
R
V V
C
1
V
1
i C
i

= dt ) V V (
C R
1
V
i C
1
i

Adems, como se dijo en el primer captulo, la frecuencia de salida del VCO es
proporcional a su tensin de entrada V
c
ms una constante:

(Vo) VCO c mn
f K V f = +

A efectos de clculo, se considerar la proporcionalidad entre f y V
c
; aadindose la
constante ms adelante para que el VCO oscile a una frecuencia determinada cuando la
tensin V
c
valga cero.

Por otro lado se ha de calcular la frecuencia de oscilacin del oscilador de relajacin
mediante la ecuacin diferencial correspondiente al esquema de la Figura 3.4. La ecuacin
diferencial es la siguiente:

o
1 1
V dV (t) V
dt R C R C

+ =

Donde V
-
es la tensin en el terminal negativo del amplificador y V
o
es la tensin de
salida del oscilador.

Considerando la solucin genrica de la ecuacin anterior para unas condiciones
iniciales apropiadas:

1
t
R C
dd
3
V V 1 e
2
| |
= |
|
\ .

se puede obtener el valor de la frecuencia de oscilacin fcilmente sustituyendo la condicin
2
V
) 2 / T ( V
dd
=
.

Entonces:

1
T/2
R C dd
dd osc
1
V 3 1
V (T / 2) V 1 e f
2 2 2ln(3)R C
| |
= = = |
|
\ .

- 47 -

Teniendo en cuenta las ecuaciones obtenidas anteriormente y mostradas a
continuacin:

i C i
1
(Vo) VCO c
osc
1
1
V (V V )dt
R C
f K V
1
f
2ln(3)R C

operando se puede obtener que
i VCO C i
V 2ln(3)K Vc (V V )dt =
, dando lugar al diagrama de

bloques implementado en Simulink mostrado en la Figura 3.6.

Adems se ha aadido al modelo la posibilidad de incluir o no ruido de fase mediante
select_phase_noise. La aplicacin de esta eleccin se explicar ms adelante.

Figura 3.6 Modelo del VCO en Simulink

Simulando el modelo obtenido, para valores genricos, se obtiene el resultado
mostrado en la Figura 3.7, donde la frecuencia de la seal de salida depende de la tensin de
control del VCO, V
c
.

- 48 -

Figura 3.7 Ejemplo de simulacin del modelo en Simulink del VCO

Despus del VCO se encuentra el divisor de frecuencia, que es el explicado en el
apartado anterior. Su modelo en Simulink es el de la Figura 3.8.

Figura 3.8 Modelo del divisor de frecuencia en Simulink

Los modelos de cada una de las tres etapas que forman este divisor son los mostrados
en las siguientes figuras.

- 49 -

Figura 3.9 Modelo de la etapa 0 del divisor de frecuencia en Simulink

- 50 -


Como se explic anteriormente, este divisor est controlado por tres bits ctl2, ctl1 y
ctl0. stos pueden fijarse a un valor concreto provocando as un valor fijo del divisor (esto se
podr ver ms adelante en un ejemplo) o pueden venir dados por un modulador SD. En el
caso de los tres bits fijos no hay nada que explicar. Sin embargo, en el caso del SD ha de
verse cul va a ser el modelo en Simulink a emplear.

En los ejemplos de simulacin que se van a mostrar en este captulo, el modulador a
utilizar es un SD de segundo orden denominado como estructura de error realimentado (error
feedback structure) [7], ya que esta topologa es la ms apropiada para SD digitales [13].
Aunque el SD que se va a emplear es de tres bits, primero se ver el modelo de un bit, que es
el que se muestra en la Figura 3.12.

- 51 -

Figura 3.12 Modelo de SD con estructura de error realimentado en Simulink

Para esta topologa las funciones de transferencia NTF y STF son las que aparecen a
continuacin:

1
x(z)
y(z)
STF = =

) z 1 (
) z ( e
) z ( y
NTF
1
= =

Adems, en este modelo aparece aadida una seal aleatoria (cuyo espectro es de tipo
ruido-blanco) denominada dither, que se podr seleccionar o no segn el valor de
select_dither. ste permite mejorar la calidad del SD disminuyendo la cantidad de tonos no
deseados que aparecen o, al menos, disminuyendo su potencia [7]. Hay que tener especial
cuidado con la potencia del dither que se aade ya que, si sta es demasiado elevada, podra
aparecer un suelo de ruido demasiado alto, provocando la disminucin de la SNR.

Ahora se va a sustituir el cuantificador del SD de un bit representado por el bloque
relay por un cuantificador adecuado para el SD de tres bits, y adems han de obtenerse los
tres bits de control del divisor de frecuencia.

El cuantificador que se quiere obtener es de tres bits y, por lo tanto, debe tener ocho
niveles. El que est diseado en los bloques de Simulink no sirve ya que, al utilizar tambin el
nivel cero, posee nueve niveles y no los ocho necesarios. As que debemos disear nuestro
propio cuatificador. ste se va a basar en la funcin ds_quantize de [10].

Antes del cuantificador del modelo de un bit se tiene una seal que toma valores entre
-1 y +1. Empleando una ganancia de valor (n-1), siendo n el nmero de niveles del
cuantificador, y un bloque con la siguiente funcin: Fcn 2floor(0.5u) 1 = + , donde u es la
entrada a esta funcin, se consigue que la seal a la salida de la funcin tome todos los valores
impares entre -7 y +7. Despus se coloca un bloque de saturacin para evitar que la seal
- 52 -

tome valores fuera de ese rango. Tras esto se divide por (n-1) para que la seal vuelva a esta
en el rango de -1 a +1, adquiriendo as la salida del SD.

Para obtener los tres bits de control primero ha de sumarse el valor 7 y posteriormente
dividir entre 2 la salida del bloque de saturacin. El valor obtenido tras esto ha de
transformarse a binario, como se mostrar en el modelo, alcanzando as los tres bits de
control.

En la Figura 3.13 se muestra el modelo obtenido para este modulador de tres bits junto
con la obtencin de los bits de control ctl0, ctl1 y ctl2.

Figura 3.13 Modelo del SD de 3 bits con estructura de error realimentado

Adems del modelo de sintetizador de la Figura 3.1 se va a emplear otro modelo de
sintetizador para realizar uno de los ejemplos que aparecern a continuacin. ste es idntico
al modelo anterior con la salvedad de que, en lugar de controlar el valor de N con un SD, se
har mediante tres bits fijados manualmente segn el divisor entero requerido en cada
momento. En la Figura 3.14 se muestra este modelo.

- 53 -

Figura 3.14 Modelo del sintetizador de frecuencia con bits de control fijos

A continuacin se van a mostrar los modelos de los SD empleados en los casos de
estudio: SD estndar de segundo orden, SD 1 de segundo orden y SD 2 de tercer orden, donde
los valores de los coeficientes son los que aparecen en la Tabla 2.2.

Figura 3.15 Modelo de SD de segundo orden para los casos de estudio en Simulink
- 54 -

Figura 3.16 Modelo de SD de tercer orden para los casos de estudio en Simulink

Partiendo de lo desarrollado durante este apartado se pueden realizar los ejemplos de
simulacin necesarios para mostrar el funcionamiento del modelo obtenido del sintetizador de
frecuencia fraccional de tipo SD. Para la realizacin de estos ejemplos se va a emplear una
frecuencia de referencia de 8 MHz.

3.2 Ejemplo de simulacin 1: efecto del ruido de fase
en el VCO

En este ejemplo se va a evaluar el efecto del ruido de fase en el VCO de los modelos
explicados al inicio de este captulo.

Primero se evaluar en el VCO en bucle abierto, como el mostrado en la Figura 3.6 y,
posteriormente, en bucle cerrado para el modelo completo del sintetizador de la Figura 3.1.

Hay que tener en cuenta que, en estos modelos, el ruido de fase est aadido en
frecuencia, como se observa en la Figura 3.6, luego ste debe expresarse como un porcentaje
de una frecuencia, en este caso, la mxima de salida del VCO, como por ejemplo
noi se_power =1e- 8*f omax.

3.2.1 Ejemplo 1(a): efecto del ruido de fase en el VCO en
bucle abierto

En este ejemplo se va a simular el VCO en bucle abierto para diferentes potencias de
ruido de fase, viendo en el espectro de salida cuales son los resultados obtenidos.

- 55 -

A continuacin se procede a mostrar dos simulaciones con potencias de ruido
diferentes. La primera de ellas es para una potencia de valor 10
-6
*f
omx
, mientras que la
segunda se realiza para una potencia mayor, de valor 10
-5
*f
omx
. En la Figura 3.17 se muestran
ambos resultados.

Figura 3.17 Comparacin del espectro del VCO en bucle abierto para dos potencias de ruido diferentes

Como se puede observar, el tono principal est en una frecuencia de 100 MHz.
Adems, los tonos de distorsin que aparecen disminuyen al aumentar la potencia del ruido de
fase. El tono ms cercano a una frecuencia inferior ha disminuido desde un valor de -58.5 dB,
cuando el ruido de fase es de 10
-6
*f
omx
, a un valor de -62.3 dB, cuando es de 10
-5
*f
omx
.

Por otro lado aparece un suelo de ruido en, aproximadamente, -80 dB. ste es debido a
la inclusin del ruido de fase para mejorar la distorsin.

3.2.2 Ejemplo 1(b): efecto del ruido de fase en el VCO en
bucle cerrado

En este apartado se va a comparar como afecta el ruido de fase en bucle abierto y en
bucle cerrado.

En la Figura 3.18 se muestra el espectro de salida del VCO en bucle abierto y en bucle
cerrado para una potencia de ruido de fase de 10
-6
*f
omx
. Para poder comparar ambas
simulaciones se han seleccionado los parmetros correspondientes de tal manera que la
frecuencia de salida de oscilacin sea la misma en ambos casos.
- 56 -

Figura 3.18 Espectros de salida para un ruido de fase de 10
-6
* f
omx

Cuando el VCO est en bucle cerrado no influye significativamente en el espectro de
salida el ruido de fase aadido ya que ste es filtrado por el lazo cerrado. En la Figura 3.19 se
muestra como apenas influye el ruido de fase en bucle cerrado.

- 57 -

Figura 3.19 Comparacin de espectro de salida sin ruido de fase y con ruido de fase

3.3 Ejemplo de simulacin 2: comparacin de la seal
de salida del sintetizador si los bits de control del
divisor son fijos o controlados por un SD

En este ejemplo se va a realizar la comparacin del espectro de salida del sintetizador
de frecuencia en dos casos: cuando el divisor est controlado por un SD y cuando est
controlado con tres bits fijos, correspondientes a los modelos de las figuras Figura 3.13 y
Figura 3.14.

Para ello se va a escoger un valor del divisor que sea entero ya que, cuando los bits
son fijos, slo se pueden obtener divisiones enteras. El valor escogido en este ejemplo ser
N=12, al ser ste un valor central; pero este mismo ejemplo podra realizarse para cualquiera
de los divisores enteros existentes entre 8 y 15.

Tras realizar la simulacin se obtiene el resultado mostrado en la Figura 3.20, donde se
representan ambos espectros.

- 58 -

Figura 3.20 Espectro de salida del sintetizador con SD o bits de control fijos

Observando el resultado obtenido se puede decir que, cuando el sintetizador est
controlado por un SD, su espectro de salida presenta ms ruido pero que, sin embargo, los
tonos de distorsin se reducen en potencia. En cuanto a la exactitud de la frecuencia de la
seal de salida, se puede observar que sta se consigue perfectamente en ambos modelos, por
lo que ambos son igual de vlidos en ese sentido.

3.4 Ejemplo de simulacin 3: evaluacin de la
distorsin para distintos divisores de frecuencia

En este ejemplo se va a comparar la distorsin que presentan los espectros de salida
del sintetizador de frecuencia para distintos valores del divisor de frecuencia, controlado por
el SD de segundo orden en estructura de error realimentado, como muestra la Figura 3.1.

Los casos elegidos para realizar esta comparacin son aquellos en los que el valor de
N es 9, 12, y 15, pudiendo haberse escogido otros valores diferentes.

En las siguientes figuras se muestran los resultados de las simulaciones para cada uno
de los valores de N escogidos.
- 59 -

Figura 3.21 Espectro de salida para N=9

- 60 -


Observando estas tres figuras se puede observar que, a medida que se aumenta el valor
del factor de la divisin, disminuye el ruido presente alrededor del tono principal. Esto puede
ser debido a que, a medida que N aumenta disminuye el ancho de banda del sintetizador,
provocando un mayor filtrado del ruido producido al cerrar el lazo.

Por otro lado, se puede ver que el valor de N intermedio es el que presenta menos
distorsin cerca del tono principal, teniendo sta una potencia inferior a los -40 dB a una
distancia de 8 MHz. Sin embargo, en los otros dos casos y a la misma distancia, la potencia de
los tonos de distorsin llegan hasta los -20 dB.

Haciendo un zoom en la frecuencia de oscilacin y con la escala en modo lineal se
pueden observar mejor estas conclusiones. La Figura 3.24 muestran los tres ejemplos en una
misma grfica es estas condiciones.

- 61 -

Figura 3.24 Zoom en escala lineal para distintas N

4 Implementacin y medida de los casos de estudio
- 62 -

4 Implementacin y medida de los casos de
estudio

En este captulo se procede a mostrar el diseo final del sintetizador de frecuencia que
se va a implementar junto con los resultados de las medidas realizadas sobre los casos de
estudio descritos en el captulo 2: sintetizador con tres tipos diferentes de SD para controlar el
factor de divisin.

El diseo final del sintetizador de frecuencia es el que se mostraba en la Figura 2.4,
donde el detector de fase es el detector de fase-frecuencia (PFD) desarrollado en el captulo 1,
el filtro del lazo es un filtro paso bajo pasivo, cuyos parmetros son los mostrados en el
captulo 2, el VCO es el integrado en el encapsulado CD4046BC, y el divisor de frecuencia es
el obtenido en el captulo 2, controlado por el modulador SD.

Para llegar a este diseo, primero se va a implementar un diseo ms sencillo en el que
se sustituye en PFD por el detector de fase integrado en el encapsulado CD4046BC,
denominado phase comparator II. Una vez realizadas las medidas para este diseo y
comprobado su funcionamiento se proceder a realizar las del diseo final. En los
esquemticos 1 y 2 se muestran ambos montajes.

Por otro lado, para facilitar la implementacin de los moduladores SD 1 y 2 en la
FPGA se va a hacer una simplificacin, de manera que los valores de los parmetros se van a
aproximar a la forma 1/2
n
, manteniendo el funcionamiento lo ms similar posible al obtenido
directamente de [10].

Por lo tanto, los nuevos valores obtenidos para los parmetros de los SD a
implementar son los mostrados en la Tabla 4.1.

Tabla 4.1 Parmetros de los moduladores SD para la realizacin experimental
Nombre
del SD
SD estndar SD 1 SD 2
a1 1 1 1/2
a2 1 1 1
a3 - - 1
b1 1 1 1
b2 0 0 0
b3 0 0 0
b4 - - 0
c1 1 1 1
c2 1 1 1
c3 - - 1
g1 0 1/64 1/8

- 63 -

En el Anexo B se muestran los esquemticos 3, 4 y 5 con los diseos de cada uno de
los tres montajes que se van a implementar.

A continuacin se muestran los espectros de salida de los moduladores SD, siendo en
eje horizontal el nmero de muestra. Por un lado se observa el del modulador estndar en la
Figura 4.1. Despus se encuentran los moduladores SD 1 y SD 2, en la Figura 4.2 y la Figura
4.3, tanto el obtenido usando [10] como el modificado para su mejor implementacin,
mostrado en la Tabla 4.1.

Figura 4.1 Espectro de salida del modulador SD de 2 orden estndar

- 64 -

Figura 4.2 Espectro de salida del modulador SD 1 y su modificado

Figura 4.3 Espectro de salida del modulador SD 2 y su modificado

Como se puede apreciar, en los casos de SD 1 y SD 2 se han escogido los parmetros
modificados de manera que el resultado del espectro del SD no se aleje mucho del caso
- 65 -

original, facilitando as su implementacin pero sin descuidar en exceso la calidad del
resultado.

4.1 Descripcin de la plataforma de desarrollo y del
banco de pruebas

Como se adelant brevemente en el captulo 2, para la implementacin experimental
de la parte digital del circuito se va a emplear el kit de evaluacin de la FPGA Spartan-3E de
Xilinx. Para la programacin de la FPGA se va a emplear el Software Xilinx ISE Design Suite
12.1 y para la simulacin de los esquemticos se va a emplear el simulador ISim.

En la Figura 4.4 se muestra una fotografa del kit de evaluacin de la FPGA.

Figura 4.4 Fotografa del kit de la FPGA Spartan-3E empleado

Por otro lado, el montaje analgico se realizar en una placa de insercin con
componentes discretos como primer prototipo, siguiendo el esquemtico 1 o el esquemtico 2
del Anexo B, segn corresponda.
- 66 -

En la Figura 2.4 se muestra el diagrama de bloques, sealando cules de ellos
pertenecen a la parte digital y los que pertenecen a la parte analgica. Adems se ha de tener
en cuenta que el bloque del comparador de fase, aunque est incluido en la figura en la parte
digital, puede pertenecer a la parte analgica o digital. Esto depende del montaje que se est
evaluando de los comentados al principio de este captulo.

La seal de referencia del circuito, de onda cuadrada y de una frecuencia de 35 KHz,
se ha obtenido de un generador de seales digital. Y la obtencin del espectro de salida del
sintetizador se ha realizado mediante un analizador de espectros. En las figuras se muestra un
diagrama de bloques del sistema de medidas segn el montaje que se vaya a realizar.

FPGA
Analizador
de espectros
Generador
de seales
digital
Osciloscopio
Generador de
tensin
(Alimentacin)
Placa de
insercin
Filtro
atenuador
Salida VCO

Figura 4.5 Diagrama de bloques del sistema de medida correspondiente al esquemtico 1

FPGA
Analizador
de espectros
Generador
de seales
digital
Osciloscopio
Generador de
tensin
(Alimentacin)
Placa de
insercin
Filtro
atenuador
Salida VCO

Figura 4.6 Diagrama de bloques del sistema de medida correspondiente al esquemtico 2

Como se puede observar en estas dos figuras aparece un filtro atenuador antes del
analizador de espectros. ste, como su propio nombre indica, atena la seal de salida del
VCO para que pueda ser representada por el analizador de espectros sin que ste se dae.
Adems este filtro elimina la tensin continua que tenga la seal a medir, ya que el analizador
de espectros no tolera seales continuas.

- 67 -

4.2 Resultados experimentales

En este apartado se van a mostrar las medidas experimentales descritas a continuacin
para los dos montajes comentados al inicio de este captulo. A la hora de interpretar estas
medidas, se ha de tener en cuenta que en el circuito se han colocado comparadores LM311
para aumentar la tensin, bien a la entrada del circuito o bien entre medias, como muestran los
esquemticos 1 y 2. Estos componentes introducen ruido en el sistema por lo que las medidas
se vern afectadas. Adems, este ruido vara segn la frecuencia de funcionamiento, pero no
se sabe cmo depende de ella.

Primero se va a comprobar el funcionamiento del sintetizador completo, para los tres
SD propuestos. Para ello se variar la constante de entrada del SD correspondiente empleando
los interruptores que aparecen en la parte inferior derecha de la fotografa de la Figura 4.4.
Como la constante es de 16 bits, inicialmente se van a emplear los cuatro interruptores para
variar los cuatro bits ms significativos.

Despus se va a comparar el funcionamiento de los tres casos para un valor constante
del factor de divisin, elegido el valor N=11,5. De esta manera se podr valorar cul de los
tres modelos es ms deseable.

Una vez hecho esto, se van a modificar los bits que pueden cambiar para el SD cuyo
funcionamiento sea el mejor, siendo ahora los bits 11, 10, 9 y 8 los que van a variar, y
observando cul es el resultado en el espectro de la seal de salida del sintetizador.

4.2.1 Sintetizador de frecuencia con el comparador de
fase-frecuencia II del encapsulado CD4046BC

Variando de manera correlativa nicamente los cuatro bits ms significativos de la
constante del SD (b15-b14-b13-b12) para los moduladores de segundo orden se ha podido
observar que la resolucin de la frecuencia de salida del sintetizador ha pasado de ser 35 Khz
(es decir, la frecuencia de referencia) a tener una valor de 17.5 KHz, que es la mitad de la
frecuencia de referencia. En las siguientes figuras se muestran dos ejemplos para cada uno de
los SD de segundo orden donde se puede apreciar este resultado.

Para el modulador SD de segundo orden estndar:

- 68 -

Figura 4.7 Espectro de salida empleando el SD estndar para cte_SD=1000 0000 0000 0000, que corresponde a N=11.5

Figura 4.8 Espectro de salida empleando el SD estndar para cte_SD=1001 0000 0000 0000, que corresponde a N=12

En estos dos ejemplos se puede observar que, al cambiar el bit 12 de la constante del
SD se ha conseguido que el factor de divisin pase de tomar un valor 11.5 a tomar el valor 12,
aumentando la frecuencia de salida en 17.5 KHz (de 402.5 KHZ a 420 KHz, como se muestra
en la esquina inferior izquierda de ambas grficas).

Para el modulador SD 1 de segundo orden:

- 69 -

Figura 4.9 Espectro de salida empleando el SD 1 para cte_SD=1000 0000 0000 0000, que corresponde a N=11.5

Figura 4.10 Espectro de salida empleando el SD 1 para cte_SD=1001 0000 0000 0000, que corresponde a N=12

En este caso se puede observar que ocurre lo mismo que en el caso anterior, variando
el factor de divisin de 11.5 a 12. Pero en este modulador la frecuencia de salida no es tan
exacta como en el caso anterior, ya que toma valores de 400.32 KHz y 417.52 KHz cuando
deberan ser los mismos que en caso del SD estndar.

Para el modulador de tercer orden, al realizar las mismas simulaciones que en el caso
anterior, se ha obtenido que la resolucin que se puede conseguir variando los cuatro bits ms
significativos es de 35 KHz, luego se necesitarn variar los bits inferiores para poder obtener
una mejor resolucin. A continuacin se muestra un ejemplo en el que se puede apreciar esto.

- 70 -

Figura 4.11 Espectro de salida empleando el SD 2 para cte_SD=0011 0000 0000 0000, correspondiente a N=10.5

Figura 4.12 Espectro de salida empleando el SD 2 para cte_SD=0100 0000 0000 0000, correspondiente a N=11.5

Una vez comprobado el correcto funcionamiento del circuito para los tres SD
propuestos, se van a comparar los espectros de salida del sintetizador para un valor concreto
de N=11.5. En las figuras Figura 4.7, Figura 4.9 y Figura 4.122 se muestran los resultados
obtenidos.

Observando las figuras se puede concluir que, para los casos con el SD estndar y con
el SD 2 el nivel de ruido es ms bajo que en el caso con el SD 1, por lo que la calidad de la
seal de salida ser mejor. En cuanto a los tonos que presentan los espectros, se puede
observar que en todos ellos aparecen unos tonos con bastante potencia, pero en los casos del
SD estndar y SD 2 stos estn ms alejados del tono principal.

Adems, tras realizar las medidas correspondientes a estos tres casos, se ha podido
observar que en el caso del SD de tercer orden el sintetizador de frecuencia se comportaba de
manera ms estable producindose ms fcil y rpidamente su enganche.

Ahora se van a realizar las medidas variando los bits b11-b10-b9-b8 para el caso en el
que se tiene el SD de tercer orden, ya que es del que se han obtenido mejores resultados. Para
ello se van a fijar los cuatro bits ms significativos en 0100, de tal manera que el valor del
divisor pueda variar entre 11.5 y 12.5.
- 71 -

De esta manera se ha obtenido una resolucin de 2.2 KHz, que todava se podra
mejorar mucho si los bits que varan fuesen los menos significativos, pudindose conseguir
una resolucin mnima de 8.5 Hz.

En las figuras siguientes se muestran algunos ejemplos, donde se observa como ha
mejorado la resolucin de la frecuencia de salida.

Figura 4.13 Para N=11.56 correspondiente a cte_SD=0100 0001 0000 0000


- 72 -


A continuacin se van a tener en cuenta dos parmetros a medir para poder ver lo
obtenido de estas simulaciones, ya que no se muestran las grficas obtenidas para todos los
valores del divisor entre 11.5 y 12.5.

Por un lado se va a evaluar la relacin de potencia entre el tono principal y el
inmediatamente inferior en potencia en funcin de N, independientemente de la frecuencia
que posean esos tonos. Para ello se va a evaluar el rango libre de espurios mediante el
parmetro conocido como Spurious Free Dynamic Range (SFDR), que se mide en dBc (dB
respecto al tono principal).

En la grfica siguiente se muestra el resultado obtenido:

Figura 4.16 Relacin de potencia entre el tono principal y el inmediatamente inferior en potencia en funcin de N

Por otro lado se va a evaluar el ruido de fase a una distancia fija de 4 KHz del tono
principal, mostrndose los resultados en la Figura 4.17.
30
35
40
45
50
55
60
65
70
11,5 11,6 11,7 11,8 11,9 12 12,1 12,2 12,3 12,4 12,5
S
F
D
R

(
d
B
c
)

N
- 73 -

Figura 4.17 Densidad espectral del ruido de fase a 4 KHz del tono principal en funcin de N

4.2.2 Sintetizador de frecuencia con el comparador de
fase-frecuencia programado en la FPGA

Tras realizar las medidas empleando el comparador de fase-frecuencia programado en
la FPGA y variando los cuatro bits ms significativos se ha comprobado que el
funcionamiento es similar al del caso anterior, siendo la resolucin obtenida de 17.5 KHz, en
el caso de los moduladores de segundo orden, y de 35 KHz, en el caso de modulador de tercer
orden.

En las figuras Figura 4.18, Figura 4.19 y Figura 4.20 se muestran los espectros de
salida del sintetizador para un valor del factor de divisin constante de N=11.5, que se van a
emplear para comparar el funcionamiento para los tres moduladores SD.

En ellas se puede apreciar cmo en los SD de las figuras Figura 4.18 y Figura 4.20,
correspondientes a un SD de segundo orden estndar y uno de tercer orden (SD 2), el nivel de
ruido es bastante menor que en el caso del SD 1 de la figura Figura 4.19, al igual que ocurra
al emplear el comparador II de CD4046BC. Adems se puede ver que la frecuencia de salida
del sintetizador es exacta en esos dos casos, mientras que utilizando SD 1 no se alcanza la
frecuencia deseada, obtenindose un valor de 400.34 KHz en lugar de los 402.5 kHz que
corresponden al factor de divisin.

Adems, se ha podido comprobar que el sintetizador de frecuencia es ms estable con
el SD de tercer orden, como ocurra en el caso del apartado anterior, consiguindose as una
mayor facilidad de enganche.

-80
-75
-70
-65
-60
-55
-50
-45
11,5 11,7 11,9 12,1 12,3 12,5
d
B
/
H
z

N
- 74 -

Figura 4.18 Espectro de salida del sintetizador con un SD de 2 orden estndar para N=11.5

Figura 4.19 Espectro de salida del sintetizador con el SD de 2 orden SD 1 para N=11.5

Figura 4.20 Espectro de salida del sintetizador con el SD de 3 orden SD 2 para N=11.5

Despus de realizar estas medidas, se va a evaluar el sintetizador variando los bits 11,
10, 9 y 8 de la constante del sintetizador. Al igual que en el caso del apartado anterior, la
resolucin que se obtiene de esta manera es de 2.2 KHz.
- 75 -

En las siguientes figuras se muestran algunos ejemplos con combinacin de bits
correlativa donde se puede apreciar el salto de frecuencia que hay entre uno y otro, que ser la
resolucin.

Figura 4.21 Espectro de salida para una valor de cte_SD=0100 1100 0000 0000, correspondiente a N=12.24


- 76 -


A continuacin se van a mostrar la grfica obtenida a partir de la relacin de potencias
entre el tono principal y el inmediatamente inferior en potencia y la obtenida para evaluar el
ruido de fase a 4 KHz, al igual que se realiz en el apartado anterior.

Figura 4.24 Relacin de potencia entre el tono principal y el inmediatamente inferior en potencia en funcin de N
35
40
45
50
55
60
11,5 11,7 11,9 12,1 12,3 12,5
S
F
D
R

(
d
B
c
)

N
- 77 -

Figura 4.25 Densidad espectral del ruido de fase a 4 KHz del tono principal en funcin de N

Despus de realizar todas las medidas necesarias, se va a realizar una tabla en la que se
comparan los sintetizadores con cada uno de los tipos de SD. En ella se evaluarn el error en
la sntesis de frecuencia, el ruido de fase, la cantidad de tonos espurios y el margen de
enganche del sintetizador.

Tabla 4.2 Comparacin entre los SD mediante distintos parmetros
Tipo de SD
Error en la
sntesis de
frecuencia
Ruido de fase
Cantidad de
tonos espurios
Margen de
enganche
SD 2 orden
estndar
Muy buena Bajo Media Medio
SD 1 (2 orden) Regular Medio Media Medio
SD 2 (3 orden) Muy buena Bajo Baja Alto

Tras esto se puede ultimar que el sintetizador que presenta un mejor funcionamiento es
aquel que emplea un modulador SD de orden mayor, que en este caso es el de tercer orden.

El modulador SD de segundo orden con resonador no posee ningn cero en continua al
ser de orden par, aadiendo ruido en continua y provocando que no funcione de manera tan
precisa para valores de entrada continuos como los que se estn utilizando a lo largo de este
proyecto. Sin embargo, el SD de segundo orden estndar no tiene resonador luego tiene un
cero en continua que hace que funcione de manera correcta para entradas continuas.

Al de tercer orden le pasa algo similar. Como es de orden impar tiene tres ceros
colocados uno en continua y los otros dos a otra frecuencia que depende de la OSR que se
elija, como se vio en el captulo 2. Es el cero en continua el que hace que funcione
correctamente para las entradas que se estn empleando.
-80
-75
-70
-65
-60
-55
-50
11,5 11,7 11,9 12,1 12,3 12,5
d
B
/
H
z

N
- 78 -

Esta es una de las razones por la que aparecen errores en la sntesis de frecuencia en el
modulador de segundo orden SD 1, mientras que los otros dos casos obtienen la frecuencia
perfectamente.

Por otro lado se pueden comparar los sintetizadores para los dos tipos de
comparadores de fase empleados, manteniendo el resto del circuito en las mismas
condiciones. En esta situacin, se puede comprobar que, empleando el comparador de fase-
frecuencia en lugar del que integra el CD4046BC, se reduce la distorsin y adems el tono
principal posee menor cantidad de ruido alrededor. Esto puede ser debido a que la constante
de proporcionalidad del detector de fase cambia influyendo en su funcionamiento, ya que no
hay apenas diferencias entre ellos al ser ambos comparadores de fase-frecuencia.

Adems, como se dijo al inicio de este captulo, hay que tener en cuenta la
incertidumbre que provoca el uso del LM311 conectado a la referencia.
5 Conclusiones
- 79 -

5 Conclusiones

En este captulo se presentan los resultados ms importantes que se han obtenido a lo
largo del desarrollo de este proyecto, junto con las posibles lneas de continuacin del trabajo
realizado.

Los objetivos planteados al inicio de este proyecto se han ido cumpliendo a lo largo de
la realizacin del mismo. Se ha comprendido qu es un sintetizador de frecuencia y cul es el
funcionamiento de cada uno de sus bloques. Adems se ha conseguido disear un sintetizador
fraccional de tipo Sigma-Delta y realizar sobre un prototipo medidas experimentales,
comprobando as su funcionamiento. Tambin se han adquirido conocimientos sobre
moduladores Sigma-Delta, de los que no se saba nada, siendo capaz de disear varios
modelos, implementarlos y simularlos en Simulink y, posteriormente, programarlos en una
FPGA.

En cuanto a la parte de resultados experimentales, a lo largo de este proyecto se han
empleado dos esquemas de sintetizadores de frecuencia, diferenciados en el comparador de
fase empleado. El primero de ellos incluye el comparador de fase integrado en el encapsulado
CD4046BC, mientras que el segundo consta de un detector de fase-frecuencia (PFD).

Se han evaluado ambos esquemas mediante varas medidas experimentales,
obteniendo menos tonos en el espectro de salida al emplear el PFD, adems de un tono de
salida principal mucho ms limpio, es decir, con menos ruido. Por lo tanto, la calidad de la
seal de salida es ms elevada, lo cual es favorable de cara a emplearla en otra aplicacin
posterior.

Por otro lado se han evaluado distintos tipos de moduladores Sigma-Delta empleados
para seleccionar el factor del divisor de frecuencia, con el fin de sustituir los tres bits de
control manuales que ste presenta.

Los moduladores escogidos han sido de segundo y tercer orden con el fin de evitar, en
la medida de lo posible, la aparicin de tonos discretos en el espectro debidos a las no-
linealidades del cuantificador, que dificulten la evaluacin del sintetizador completo. Adems,
estos moduladores empleados se han elegido de tres bits, mejorando as tambin el problema
de los tonos discretos y con ello el espectro de salida.

Gracias al empleo de estos moduladores se ha conseguido mejorar la resolucin que se
obtena mediante los tres bits de control del divisor fijados manualmente. En este caso la
resolucin mnima era la frecuencia de referencia, es decir, 35 KHz; mientras que, empleando
los moduladores Sigma-Delta, se ha conseguido mejorar hasta un valor de 2.2 KHz.

Esta resolucin se ha obtenido variando nicamente los ocho bits ms significativos de
una constante de entrada al Sigma-Delta de diecisis bits. Incluso si se variasen los ocho bits
menos significativos se podra llegar a alcanzar una resolucin mnima de 8.5 Hz.

5 Conclusiones
- 80 -

Considerando los tres tipos de moduladores Sigma-Delta empleados a lo largo de este
proyecto se puede concluir que se obtiene una mejor calidad del espectro de salida del
sintetizador completo al emplear el de tercer orden.

Al utilizar el modulador de segundo orden no estndar no se consigue alcanzar la
frecuencia exacta a la que debe oscilar. Esto es debido a que al tener resonador y ser de orden
par no posee ningn cero en continua, lo que introduce ruido para entradas continuas. Adems
el espectro de salida del sintetizador presenta mucho ruido y no se consigue su enganche
fcilmente. Sin embargo, usando el modulador de segundo orden estndar se consiguen
mejorar los dos primeros problemas, pero el ltimo de ellos persiste. Esto es debido a que, en
los casos de segundo orden, no se consigue trabajar en el margen de enganche lineal sino en el
no-lineal.

Se consigue una mejor estabilidad del sintetizador y una mayor facilidad de enganche
a una frecuencia determinada empleando el modulador de tercer orden, al funcionar dentro del
margen de enganche lineal. Adems, al ser de mayor orden y multibit, se consigue disminuir
la cantidad de tonos discretos que aparecen a la salida del sintetizador.

Lneas de trabajo futuras

Durante este proyecto se ha analizado y evaluado un sintetizador de frecuencia en el
que casi todos los bloques han sido diseados a lo largo del mismo. Sin embargo, a la hora de
la implementacin experimental, se ha empleado un componente ya existente para uno de los
bloques, el VCO. En trabajos futuros se podra realizar el diseo de un VCO acorde a las
necesidades del circuito. Adems, el VCO empleado tan slo admite frecuencias del orden de
centenas de KHz, por lo que resultara interesante poder incluir un diseo que funcionase a
frecuencias ms elevadas, del orden de MHz.

Por otro lado, la salida del divisor de frecuencia diseado para el sintetizador de este
proyecto no presenta un ciclo de trabajo del 50%, lo que provoca que exista ms distorsin a
la salida del mismo. Por lo tanto se podra intentar mejorar este diseo de manera que se
aproximase el ciclo de trabajo lo ms posible al 50%.

En cuanto al modulador Sigma-Delta para el control del factor de divisin, una lnea
interesante sera disear un modulador de mayor orden que se enganchase mejor para una
entrada continua. De esta manera se podra mejorar la calidad del espectro de salida del
sintetizador de frecuencia al mejorar la del propio modulador.

Bibliografa
- 81 -

Bibliografa

[1] K. Shu y E. Snchez-Sinencio, CMOS PLL Synthesizers: Analysis and
Design, Springer, 2005.

[2] J . Balacco, Unidad n4 Sntesis de frecuencia, material docente de la
asignatura Electrnica Aplicada III de la Universidad Tecnolgica Nacional,
Facultad Regional Mendoza, Repblica Argentina, 2011. Disponible en la web:
http://examenesutn.awardspace.com/examenes/aplicada3/apuntes//ApuntesMend
oza/U4-r05.PDF

[3] J . Rogers, C. Plett y F. Dai, Integrated Circuit Design for High-Speed
Frequency Synthesis, Artech House, 2006.

[4] J . R. Smith, Modern Communication Circuits, McGraw-Hill, 1998.

[5] M. Sierra Prez, Electrnica de Comunicaciones, Pearson Prentice Hall, 2003.

[6] A. Arnau Vives, J . M. Ferrero, Y. J imnez J imnez y T. Sogorb Devesa,
Sistemas electrnicos de comunicaciones II, Universidad Politcnica de
Valencia, 2000.

[7] D. J ohns y K. Martin, Analog Integrated Circuit Design, J ohn Wiley & Sons,
1997.

[8] S. Patn, Tema 11: Sntesis de frecuencia, material docente de la asignatura
Diseo de Circuitos Electrnicos para Comunicaciones del Mster de
Ingeniera de Telecomunicacin de la Universidad Carlos III de Madrid.

[9] F. Zarkeshvari, P. Noel y T. Kwasniewski, PLL-Based Fractional-N Frequency
Synthesizers, IEEE, 2005.

[10] R. Schreier, Delsig toolbox. Disponible en la web:
http://www.mathworks.co.uk/matlabcentral/fileexchange/loadFile.do?objectId=1
9&objectType=file

[11] A. M. Fahim y M. I. Elmasry, A Wideband Sigma-Delta Phase-Locked-Loop
Modulator for Wireless Applications, IEEE Transactions on Circuits and
Systems, Febrero 2003.

[12] Manual de usuario del kit de la FPGA Spartan-3E, Enero 2011. Disponible en la
web: http://www.xilinx.com/support/documentation/boards_and_kits/ug230.pdf

[13] S. R. Norsworthy, R. Schreier y G. C. Temes, Delta-Sigma Data Converters:
Theory, Design and Simulation, captulo 10, IEEE Press, New York, 1997.

- 82 -

Anexo A. Datasheets

Anexo A. Datasheets
- 83 -

Hoja de caractersticas del encapsulado CD4046BC, Marzo 2002. Disponible en la
web: http://www.floka.com/cmos/pdf/4046.pdf

Hoja de caractersticas del encapsulado CD4053BC, Abril 2002. Disponible en la
web: http://www.farnell.com/datasheets/89035.pdf

Hoja de caractersticas del comparador de tensin LM311, Enero 2001. Disponible
en la web: http://www.national.com/ds/LM/LM111.pdf

- 84 -

Anexo B. Esquemticos

5
5
4
4
3
3
2
2
1
1
D D
C C
B B
A A
VDD Vcomp
VDD
Vcomp
VDD
VDD
VDD
Vcomp
VDD
VCOout
d3
d2
d1
d0
sd_out(2)
sd_out(1)
sd_out(0)
0
0
0
0
0
0
0 0
0
0
0 0
0 0
Title: Esquemtico del Proyecto Fin de Carrera
Name: Esquemtico general con Comp II del 4046
Date: Tue Sep 13 10:23:22 2011 Sheet 1 of 16
Spar t an 3E
N17
H18
L14
L13
A10
B4
B6
E7
F7
D5
C5
A4
Vcc
Vref
SOURCE VOLTAGE
Vref
SOURCE VOLTAGE
R4 R4
R2 R2
C1 C1
-
+
U8
LM311
-
+
U8
LM311
2
3
7
5
6 4 1
8
R3 R3
+
-
VDD
+15V
+
-
VDD
+15V
R1 R1 C2 C2
-
+
U5
LM311
-
+
U5
LM311
2
3
7
5
6 4 1
8
U2
4053
U2
4053
X0
12
X1
13
Y0
2
Y1
1
Z0
5
Z1
3
EN
6
X
14
Y
15
Z
4
VEE
7
A
11
B
10
C
9
R4 R4
U1
4046
U1
4046
VCOUT
4
DEMO
10
VDD
16
CIN
3
VCOIN
9
SIN
14
P3
15
INH
5
P1
2
P2
13
PP
1
C1A
6
C1B
7
R1
11
R2
12
+
-
Vcomp
+2.2V
+
-
Vcomp
+2.2V
5
5
4
4
3
3
2
2
1
1
D D
C C
B B
A A
VDD
VDD
Vcomp
VDD
Vcomp
VDD
VDD
Vcomp
VDD
VDD
d3
d2
d1
d0
sd_out(2)
sd_out(1)
sd_out(0)
VCOout
0
0
0
0
0
0
0
0
0
0 0
0 0
0
0
Title: Esquemtico del Proyecto Fin de Carrera
Name: Esquemtico general con comparador de fase-frecuencia
Date: Tue Sep 13 10:45:31 2011 Sheet 2 of 16
Spar t an 3E
N17
H18
L14
L13
A10
B4
B6
E7
F7
D5
C5
A4
Vcc
R1 R1
U3
4046
U3
4046
VCOUT
4
DEMO
10
VDD
16
CIN
3
VCOIN
9
SIN
14
P3
15
INH
5
P1
2
P2
13
PP
1
C1A
6
C1B
7
R1
11
R2
12
C2 C2
-
+
U6
LM311
-
+
U6
LM311
2
3
7
5
6 4 1
8
R4 R4
Vref
SOURCE VOLTAGE
Vref
SOURCE VOLTAGE
R3 R3
U4
4053
U4
4053
X0
12
X1
13
Y0
2
Y1
1
Z0
5
Z1
3
EN
6
X
14
Y
15
Z
4
VEE
7
A
11
B
10
C
9
C1 C1
-
+
U7
LM311
-
+
U7
LM311
2
3
7
5
6 4 1
8
+
-
VDD
+15V
+
-
VDD
+15V
+
-
Vcomp
+2.2V
+
-
Vcomp
+2.2V
R4 R4
R2 R2
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
phase_detector
d1
d2
phase1
phase2
q1
q2
salida
VCC
divider8_15
ctl0
ctl1
ctl2
div_in div_out
sd_out(2)
sd_out(1)
sd_out(0)
sd_out(2:0)
factor(11)
factor(10)
factor(9)
factor(8)
factor(7)
factor(6)
factor(5)
factor(3)
factor(2)
factor(1)
factor(0)
factor(4)
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factor(13)
factor(12)
ref_in
vco_out
div_out
sd_out(2:0)
d3
d2
d1
d0
BUF
BUF
BUF
BUF
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
f
a
c
t
o
r
(
1
5
:
0
)
qref
qsd
factor(14)
Sheet 3 of 16
Name:
Date:
Title:
Bloque Digital con SD de segundo orden estandar
Esquematico general
Tue Sep 13 12:29:33 2011
SD_2order_standard
bout(2:0)
clk
cte(15:0)
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
factor(11)
factor(10)
factor(9)
factor(8)
factor(7)
factor(6)
factor(5)
factor(3)
factor(2)
factor(1)
factor(0)
factor(4)
factor(15)
phase_detector
phase1
phase2
d1
d2
q1
q2
salida
VCC
divider8_15
div_in
ctl0
ctl1
ctl2
div_out
BUF
BUF
BUF
BUF
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
Sheet 4 of 16
Name:
Date:
Title:
Bloque Digital con SD de segundo orden (SD 1)
Esquematico del Proyecto Fin de Carrera
Wed Sep 14 11:06:51 2011
ref_in
vco_out
div_out
sd_out(2:0)
d3
d2
d1
d0
qref
qsd
factor(12)
factor(14)
factor(13)
sd_out(0)
sd_out(1)
sd_out(2)
f
a
c
t
o
r
(
1
5
:
0
)
SD_2order_v1
bout(2:0)
clk
cte(15:0)
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
factor(11)
factor(10)
factor(9)
factor(8)
factor(7)
factor(6)
factor(5)
factor(3)
factor(2)
factor(1)
factor(0)
factor(4)
factor(15)
f
a
c
t
o
r
(
1
5
:
0
)
phase_detector
d1
d2
phase1
phase2
q1
q2
salida
VCC
divider8_15
ctl0
ctl1
ctl2
div_in div_out
BUF
BUF
BUF
BUF
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
Sheet 5 of 16
Name:
Date:
Title:
Bloque Digital con SD de tercer orden (SD 2)
Esquematico del Proyecto Fin de Carrera
Wed Sep 14 11:15:36 2011
ref_in
vco_out
div_out
sd_out(2:0)
d3
d2
d1
d0
qref
qsd
factor(12)
factor(14)
factor(13)
sd_out(0)
sd_out(1)
sd_out(2)
SD_3order_v1
bout(2:0)
clk
cte(15:0)
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
Name:
Date:
Title:
Detector de fase
Bloque Digital
Wed Sep 14 11:20:43 2011
AND2
VCC
FDCE
C
CE
CLR
D Q
FDCE
C
CE
CLR
D Q
VCC
d1
d2 q2
salida
phase1
phase2
q1
Sheet 6 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
div_out div_in
ctl1 ctl2
divider_0
ctl0
in1 Q01
Q02
Q03
divider_1
ctl1
Q01 Q02
Q03
divider_2
ctl2
Q02 Q03
ctl0
Name:
Date:
Title:
Divisor de frecuencia
Bloque Digital
Wed Sep 14 11:21:39 2011 Sheet 7 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
FDCE
C
CE
CLR
D Q
GND
VCC
FDCE
C
CE
CLR
D Q
VCC
GND
NAND2
OR2
NAND4
INV
AND2
O
R
2
q
1
q3_q2
Q03
Q02
ctl0
n
a
n
d
1
d2 d1
c
t
l
0
_
a
n
d
in1
Q01
Name:
Date:
Title:
Etapa 0
Wed Sep 14 11:22:29 2011 Sheet 8 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
Name:
Date:
Title:
Etapa 1
Wed Sep 14 11:23:26 2011
FDCE
C
CE
CLR
D Q
NAND2
NAND3
INV
NAND3
FDCE
C
CE
CLR
D Q
NAND2
GND GND
VCC
VCC
INV
Q02
ctl1
Q03
Q01
Sheet 9 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
Name:
Date:
Title:
Etapa 2
Wed Sep 14 11:24:21 2011
GND
VCC
INV
FDCE
C
CE
CLR
D Q
NAND2
VCC
FDCE
C
CE
CLR
D Q
GND
NAND2
ctl2
Q02
Q03
Sheet 10 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
GND
integrador_retardo
clk
data(15:0) dout(15:0)
GND
quantizer
b3b(2:0) bits_in(15:0)
bits_out(15:0) clk
S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
VCC
VCC
integrador_sin_retardo
clk
data(15:0) dout(15:0) S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
cte(15:0)
clk
bout(2:0)
Name:
Date:
Title:
Modulador Sigma Delta de segundo orden estandar
Bloque Digital
Wed Sep 14 11:25:22 2011 Sheet 11 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
Name:
Date:
Title:
Modulador Sigma Delta de segundo orden (SD 1)
Bloque Digital
Wed Sep 14 11:10:10 2011 Sheet 12 of 16
S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
data(15:0)
clk
dout(15:0)
VCC
GND
VCC
S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
bout(2:0)
clk
GND
GND
VCC
S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
quantizer
clk
bits_in(15:0)
bits_out(15:0)
b3b(2:0)
integrador_retardo
data(15:0)
clk
dout(15:0)
cte(15:0)
x2(15:0) resul(15:0)
g1
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
Name:
Date:
Title:
Modulador Sigma Delta de tercer orden (SD 2)
Bloque Digital
Wed Sep 14 11:17:33 2011 Sheet 13 of 16
integrador_retardo
clk
data(15:0) dout(15:0) S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
VCC
GND
clk
data(15:0) dout(15:0) S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
VCC
S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
integrador_retardo
clk
data(15:0) dout(15:0)
cte(15:0)
GND
S[15:0]
B[15:0]
A[15:0]
ADSU16
CI
OFL
CO
ADD
GND
GND
VCC
VCC
resul(15:0) x3(15:0)
g1
quantizer
b3b(2:0) bits_in(15:0)
bits_out(15:0) clk
bout(2:0)
clk
a
1
r
e
s
u
l
(
1
5
:
0
)
x
3
(
1
5
:
0
)
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
Name:
Date:
Title:
Integrador sin retardo
Wed Sep 14 11:26:15 2011
GND
GND
VCC
A[15:0]
B[15:0]
S[15:0]
ADD16
CO
OFL
CI
C
CE
CLR
FD16CE
Q[15:0] D[15:0]
data(15:0)
dout(15:0)
clk
Sheet 14 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
data(15:0)
dout(15:0)
A[15:0]
B[15:0]
S[15:0]
ADD16
CO
OFL
CI
GND
C
CE
CLR
FD16CE
Q[15:0] D[15:0]
GND
VCC
clk
Name:
Date:
Title:
Integrador con retardo
Wed Sep 14 11:27:00 2011 Sheet 15 of 16
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
A A
B B
C C
D D
FDCE
C
CE
CLR
D Q
VCC
FDCE
C
CE
CLR
D Q
VCC
VCC
b3b(2)
b3b(1)
b
3
b
(
0
)
FDCE
C
CE
CLR
D Q
GND
GND
GND
GND
GND
bits_out(8)
bits_out(9)
bits_out(10)
bits_out(11)
bits_in(13)
bits_out(13)
bits_in(14)
bits_in(15)
bits_out(15)
GND
bits_out(14)
BUFG
BUFG
b
i
t
s
_
o
u
t
(
7
)
GND
b
i
t
s
_
o
u
t
(
6
)
GND
b
i
t
s
_
o
u
t
(
5
)
GND
b
i
t
s
_
o
u
t
(
4
)
GND
b
i
t
s
_
o
u
t
(
3
)
GND
b
i
t
s
_
o
u
t
(
2
)
GND
b
i
t
s
_
o
u
t
(
1
)
GND
b
i
t
s
_
o
u
t
(
0
)
GND
BUFG
GND
bits_out(12)
VCC
bits_in(15:0)
clk
bits_out(15:0)
b3b(2:0)
Name:
Date:
Title:
Cuantificador
Wed Sep 14 11:27:43 2011 Sheet 16 of 16

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Sustituyendo (2) en (1) se obtiene:

, dando lugar al diagrama de

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