MOSFETのソースを表示

'''MOSFET'''（金属酸化膜半導体電界効果トランジスタ・{{lang-en-short|metal-oxide-semiconductor field-effect transistor}}）は、[[電界効果トランジスタ]] (FET) の一種で、[[LSI]]の中では最も一般的に使用されている構造である。材質としては、[[シリコン]]を使用するものが一般である。「モス・エフイーティー」や「モスフェット」と呼ばれたり、「MOS-FET」と記述されることもあり、'''IGFET'''<ref group="注釈">{{lang-en-short|insulated-gate FET}}</ref>や'''MISFET'''<ref group="注釈">{{lang-en-short|metal-insulator-semiconductor FET}}</ref>がMOSFETとほぼ同義で用いられることがある。[[ユリウス・エドガー・リリエンフェルト]]が考案した。

集積回路で使われる微細MOSFETと、高電圧・高電流の用途で使われる[[パワーMOSFET]]があり、素子構造も大きく異なる。基本的にはパワーMOSFETは個別半導体（ディスクリート半導体）であり、高い耐圧を実現するために縦方向の電荷の流れを用いているが、微細MOSFETでは基板表面に電荷の流れを作っている。
<ref>「微細MOSFETとパワーMOSFETの違い」 [https://engineer-education.com/power-mosfet_operating-principle/]</ref>

== 構造と特徴 ==
[[File:Lateral mosfet japanese.png|thumb|right|300px|n型MOS FET]]

MOSFETは、通常[[p型]]のシリコン基板上に作成される。[[N型半導体|n型]]MOS(NMOS) の場合、p型のシリコン基板上の[[電界効果トランジスタ#端子|ゲート]]領域にシリコンの酸化膜とその上に[[ゲート金属]]を形成し、ドレイン・ソース領域には高濃度の[[不純物]]を[[イオン注入]]し、n型（n<sup>+</sup>型）の半導体にする。

p型MOS（pMOS）の場合は、p型のシリコン基板にイオン注入でn層の領域を作成し、n型の注入領域中のゲート領域にシリコンの酸化膜とその上にゲート金属を形成し、ドレイン・ソース領域には高濃度の不純物を再度イオン注入し、p型（p<sup>+</sup>型）の半導体にする。

過去においては、[[空乏層]]による疑似交流キャパシターのみを持つバイポーラトランジスタや他の構造FETと比べると、ゲートの下に絶縁層を持つ関係上キャパシターを構造的に抱えているために、原理的には動作速度が遅くなる点や、トランスコンダクタンス（g<sub>m</sub>）が低い点などがMOSFETの課題であった。しかしながら、ゲート電流がほとんど流れない事やプロセス工程が比較的単純であるため、一部の高周波用素子を除き、多くの[[デジタル]]集積回路や[[アナログ]]回路<!-- のほとんどは -->にMOSFETが使用されている<!-- {{要出典|date=2012年12月}} -->。更に、ドレイン-ソース間抵抗を低くできるため、特に電力スイッチング用途ではバイポーラトランジスタを代替した。近年では、ゲート長を小さくし、ゲート絶縁体の厚さを薄くすることや、[[SOI]]技術の使用により、動作速度やg<sub>m</sub>の問題を概ね解消している。シリコン製で数GHzの動作が可能になるとシリコンMOSによる製品領域が拡大し、従来は高速動作用として一般的だった[[ヒ化ガリウム]]製FETの存在を脅かしている。

シリコンによるMOSFET製の集積回路では、ゲートはポリシリコン（[[多結晶]]珪素）で形成することが長い間一般的であったが、ポリシリコンより[[電気抵抗|抵抗]]値が低い金属を使用したり、[[リーク電流]]を減らすためにゲート絶縁体の厚さを厚くできる高[[誘電率]]のゲート絶縁膜を用いれば、高速動作が可能で低消費電力なICが作れるため、米[[インテル]]社は高誘電率 (High-κ) 絶縁膜とメタルゲートを組み合わせた新たなプロセス技術を開発し、2007年秋の45nmのプロセスルールによる製品の製造に採用するようになった{{sfn|佐野昌|2009}}。その後、高性能なデジタル半導体を製造する各社も同技術を開発し製造している。

これら、MOSと類似の構造についてはシリコン-酸化膜-シリコンであったり、金属-絶縁膜-シリコンであるが、同様の原理を使っているため、一般にはMOS半導体素子として扱われている。

図のように集積回路内部では4端子素子として扱う。一方でディスクリート部品の場合、MOSFETは、ボディ（サブストレート）とソースが内部で接続されているので、3端子デバイスとして扱われる<ref name="infineon">[https://www.infineon.com/dgdl/Infineon-Designing_with_power_MOSFETs-ApplicationNotes-v01_00-JA.pdf?fileId=8ac78c8c80027ecd01802bfc874c3345 「パワーMOSFETを使った設計　よくある問題や故障モードの回避方法」著者: ピーター B. グリーン（infineon） 18ページ]</ref>。

== 動作 ==
理論的にn型とp型の違いはドレイン-ソース間の電流に寄与するキャリアの違いだけなので、ここではn型についてのみ扱う。
[[ファイル:nMOS2.png|thumb|right|300px|図2 線形領域時の状態]]
[[ファイル:nMOS3.png|thumb|right|300px|図3 飽和領域時の状態]]
[[ファイル:MOSFET(Ids-Vds).jpg|thumb|right|300px|図4 線形領域と飽和領域でのドレイン電流Ids]]

MOSFETではゲートと基材の間に構成されたキャパシターにより、ゲートに正電圧が印加された場合、p型のサブストレートと絶縁層の境界面に電子を引き寄せドレイン-ソース間に[[反転層]]（n型）を作り上げる事でソース-ドレイン間を高[[コンダクタンス]]にする。ドレイン-ソース間電圧（Vds）が比較的低く、ゲート-ソース間の電圧（Vgs）から[[しきい値電圧]]（Vth）を引いた値（Vgs-Vth）がそれを超えている領域を線形領域と呼ぶ（図2）。線形領域においてはゲート電圧に比例して反転層が厚みを増すため、コンダクタンスがゲート電圧に比例して上がる。

一方、ドレイン-ソース間電圧（Vds）がゲート-ソース間の電圧（Vgs）からしきい値電圧（Vth）を引いた値（Vgs-Vth）を上回るとドレイン領域近辺には反転層が形成されなくなる。この状態をピンチオフしたと言う。
この状態（ピンチオフ）よりドレイン電圧が高い領域を飽和領域と呼び、MOSのコンダクタンスは反転層の長さによって一定に決まる（図3）。この状態では定電流源として扱われる。

ここで注意したいのは、MOSFETのしきい値電圧は、基本的にはゲート-ソース間の条件で決まるのであり、ピンチオフと言うのは単にドレイン側で反転層が形成される条件が満たされなくなったと言う事である。従って、ピンチオフしてドレイン側でチャネルが消失しても、電子の流れが止まるというものではない。ゲート-ソース間にしきい値電圧以上の電圧が印加されていればソース端では反転層が形成され、電子はソースから流入する。ピンチオフ点以降のドレイン側でチャネルが消失してもドレイン側に大きな電界は存在するので流入した電子はドレイン電極に向かって加速される。また、ピンチオフ以降でドレイン電圧がさらに高くなっても、それはドレイン側の空乏層が拡大するだけで、ソース側の電子の流入には（基本的には）関係しないので定電流源として動作すると考えてよい。
<ref group="注釈">
ただしジャンクションFETでのピンチオフ状態では、電子が流れるチャネルそのものを空乏層が遮断するので電流は流れなくなる。
</ref>  

ここで言う「飽和領域」とはピンチオフした後、ドレイン電圧を上げてもドレイン電流が増加しない状態、つまり電流値が飽和している状態であって、電子速度が飽和するいわゆる電子の[[速度飽和]]現象とは異なるものである。

微細加工が進みチャネル長が短くなると、ドレイン電圧を高くするにつれてピンチオフ条件が成立する場所がドレイン端からソース方向に移動することにより、実効的なチャネル長が短くなり、ドレイン電流が増加する効果が現れる。これを[[チャネル長変調]]効果と呼び、バイポーラ・トランジスタのアーリー効果<ref>{{Cite journal|和書|publisher=国立高等専門学校機構群馬工業高等専門学校 |url=https://doi.org/10.51030/krev.28.0_19 |title=アーリー電圧の導出について |author=大豆生田 利章 |year=2009 |journal=群馬高専レビュー |volume=28 |pages=19-23 |doi=10.51030/krev.28.0_19}}</ref>に相当する。チャネル長変調効果を低減するには、なるべくチャネル長を大きく設計することが必要となる。

== 寄生ダイオード ==
ボディ（サブストレート）とドレインの間、あるいはボディとソースの間に寄生ダイオード（ボディーダイオード）が存在する<ref name="macnica">[https://www.macnica.co.jp/business/semiconductor/articles/microchip/136694/ MOSFETのボディーダイオードとは (マクニカ)]</ref>。
例えば、n型MOSFETの場合、ボディがp型半導体であり、ソースとドレインがn型半導体なので、[[pn接合]]を形成してしまう。これが寄生ダイオードとなる。
MOSFETの記号の矢印は、この寄生ダイオードの順方向バイアスを示している。通常、この寄生ダイオードに電流を流してはいけないので、ドレイン-ソース間に流れる電流の方向は記号の矢印と逆方向にしないといけない。

寄生ダイオードには利点もある。パワーMOSFETの場合、寄生ダイオードの特性が良ければ、電力インバーター回路などで必要なフリーホイールダイオード（[[ダイオード#還流ダイオード|環流ダイオード]]）として用いることもできるからである<ref name="macnica"/>。

== バイポーラ・トランジスタとの比較 ==
バイポーラ・トランジスタはスイッチや増幅といった働きを入力電流で制御しているのに対して、MOSFETは入力電圧による電界で制御している。動作のためにベース電流が流れるバイポーラ・トランジスタと違い、MOSFETのゲートには原理的に、直流的には<ref group="注釈">静電容量があるため、過渡電流や交流は流れる。</ref>わずかなリーク電流以外は流れないため一般に低消費電力である。また、バイポーラ・トランジスタは正孔と電子という2種類のキャリアによる動作なのに対して、MOSFETでは1種類のキャリアによる動作であり、「ユニポーラ・トランジスタ」とも呼ばれる。IC化の際、バイポーラ・トランジスタはPNP、NPNという二つのPN接合を縦方向に作りこまなければならないのに対して、MOSFETでは並んだ両極間の上面に絶縁層とゲート電極を設ける構造なので平面的であり、高集積化するのに適する。バイポーラ・トランジスタでは入出力が「エミッタ」「ベース」「コレクタ」であるのに対して、MOSFETでは「ソース」「ゲート」「ドレイン」である{{sfn|西久保靖彦|2003}}。

バイポーラ・トランジスタの動作と比較を考えるのはMOSFETの動作を理解するうえで有意義である。どちらもPN接合の基本的原理に基づいているからである。バイポーラ・トランジスタでは、ベース-エミッタ間のPN接合にベース電流を流すことで、ベース領域とエミッタ領域の不純物濃度比に比例するエミッタ電流を引き出すことにより増幅作用を得ているが、MOSFETではソース領域と、それに接するチャネル領域とで形成するPN接合のチャネル領域にゲート絶縁膜を介して電界を与えることにより、ソース領域からチャネル領域へのポテンシャル障壁を下げ、ソース領域からチャネル領域への電子の流入を実現している。

バイポーラ・トランジスタではエミッタから流入した電子は、薄いベース層を通過してコレクタで集められる（コレクトされる）が、MOSFETではソース領域から流入した電子はドレイン側からの電界によってチャネルを通過してドレイン（排水口）領域に流れ込むと言うイメージは同じである。しかし、バイポーラ・トランジスタではすべての電流はPN接合によるものなので電子とホールの両方が伝導に寄与しているが、MOSFETではチャネルを通過するのはNチャネル型では電子のみ、Pチャネル型ではホールのみである。それがMOSFETがユニポーラ型とも呼ばれるゆえんである。

== 電気的特性を示す諸特性（大信号） ==
[[ファイル:MOSFET.jpg|thumb|right|200px|MOSFETの回路図記号（ノーマリーオフのエンハンスメント型。ノーマリーオンのデプレッション型の場合は右側の縦棒を3本に区切らず続けて描く）]]
ドレイン-ソース電圧（以下V<sub>ds</sub>）、ゲート-ソース電圧（以下V<sub>gs</sub>）としきい値（以下V<sub>t</sub>）の関係から、MOSの動作領域は4つに大別される。

カットオフ：<math>V_{gs} - V_t < 0 </math> ：<math>( V_{gs} < V_t )</math>

線形領域：<math>V_{ds} < V_{gs} - V_t</math>

飽和領域：<math>V_{ds} > V_{gs} - V_t</math>

ブレイクダウン： <math>V_{ds} >BV</math>

<math>BV</math>：ブレークダウン電圧

それぞれにおいて、ドレイン電流（以下I<sub>d</sub>）は下記のように理論式（[[実験式]]ではない）が求められている。

カットオフ：

<math>I_d = 0</math>

線形領域：

<math>I_d = K' \frac{W}{L} [ ( V_{gs} - V_t ) V_{ds} -\frac{1}{2} V_{ds}^2 ]</math>

飽和領域：

<math>I_d = \frac{1}{2} K' \frac{W}{L} ( V_{gs} - V_t ) ^2 ( 1 + \lambda V_{ds} )</math>

ブレークダウン：

<math>I_d</math>：主要原因の現象により異なるが、一般に素子破壊に至るまで電流が増加すると扱われている。

<math>K' = \mu_n C_{OX}</math>：n型MOSの場合

<math>K' = \mu_p C_{OX}</math>：p型MOSの場合

<math>C_{OX}</math>：単位面積あたりのゲート酸化膜容量

<math>\mu_n</math>：[[電子移動度]]

<math>\mu_p</math>：正孔移動度

<math>\lambda</math>：チャネル長変調係数

== 電気的特性を示す諸特性（小信号） ==
小信号特性は[[等価回路]]上に規定された各パラメータが下記のように理論式が求められている。

<math>g_m = \frac{d i_d}{d v_{gs}}</math>:相互コンダクタンス、伝達コンダクタンス、トランスコンダクタンス

<math>g_{ds} = \frac{d i_d}{d v_{ds}}</math>

<math>g_{mbs} = \frac{d i_d}{d v_{sb}}</math>

<math>C_{gs} = C_{gsi} + C_{gsov}</math>

<math>C_{gd} = C_{gdi} + C_{gdov}</math>

<math>C_{sb} = C_{sbi} + C_{sbj}</math>

<math>C_{db} = C_{dbi} + C_{dbj}</math>

<math>C_{**ov}</math>: オーバーラップキャパシタンス

<math>C_{**j}</math>: 接合容量

<math>C_{**i}</math>は固有容量<ref group="注釈">{{lang-en-short|intrinsic capacitance}}</ref>を表し、その値は動作領域により下記のように変化する。

カットオフ：

<math>C_{gbi} = W L C_{ox}</math>

<math>C_{gsi} = C_{gdi} = C_{bsi} = C_{dbi} = 0</math>

線形領域：

<math>C_{gsi} = \frac{1}{2} W L C_{ox} ( 1 + \frac{1}{3} \frac{V_{ds}}{V_{dsat}} )</math>

<math>C_{gdi} = \frac{1}{2} W L C_{ox} [ 1 - ( \frac{V_{ds}}{V_{dsat}})^2 ]</math>

<math>C_{bsi} = \frac{1}{2} n W L C_{ox}</math>

<math>C_{bdi} = \frac{1}{2} n W L C_{ox} ( 1 - \frac{V_{ds}}{V_{dsat}} )</math>

飽和領域：

<math>C_{gsi} = \frac{2}{3} W L C_{ox}</math>

<math>C_{gdi} = 0</math>

<math>C_{bsi} = \frac{1}{2} n W L C_{ox}</math>

<math>C_{bdi} = 0</math>

== チャネルの極性による分類 ==
MOSFETの場合、基本的にソース・ドレイン端子に金属（アルミなどの配線層）を接合する。その際に接触抵抗を下げる目的で、比較的高濃度の不純物を打ち込む。
打ち込む不純物が n 型（p 型シリコン基板に対しては、III価の物質（B：ホウ素など））の場合、その部分は '''n+''' 型（n ウェル）、
不純物が p 型（n 型シリコン基板に対しては、V価の物質（P：リンなど））の場合は '''p+''' 型（p ウェル）と呼ばれる。
 
接触抵抗が十分に低い場合は不純物を打ち込む必要がなく、結果 '''p'''、'''n''' どちらにも属さない。
これはアンバイポーラ・トランジスタと呼ばれる。
この素子は、ゲートにマイナスの電圧（対ソース）を加えてもプラスの電圧を加えても、しきい値以上であれば電流を流す。

1980年代中頃までのメモリICやロジックICには、当時の集積技術の問題から '''p'''、'''n''' 両方を堆積する事が難しかったために、抵抗などで[[CMOS]]の片側を代用したp-MOS・n-MOSが用いられた。出現当初は製造しやすかったp-MOSが主力だったが、後に移動度の大きい電子をキャリアとするn-MOSが主力となった。

1980年代初めに[[標準ロジックIC]]がCMOS構造で作られた。1990年代には電気的特性がアナログでの実用レベルに到達したのと、[[システムLSI]]等で[[論理回路]]と[[アナログ回路]]が混在して集積されるようになった関係でアナログ回路もCMOSで製作されるようになった。

== パワーMOSFET ==
{{See also|パワーMOSFET}}
MOSFET のうち特に大電力のスイッチング用に設計されたものである。バイポーラパワー・トランジスタに比べて、電圧駆動形素子であるので駆動回路の電力ロスが小さい。また、多数キャリアデバイスであり、本質的に高速スイッチングが可能で、[[スイッチングロス]]が小さい。しかし、耐圧が高くなるにしたがってオン抵抗が高くなるという問題がある。

2000年代に入り、トレンチゲート・擬平面接合などの構造の工夫により、高[[耐電圧]]化、オン抵抗・スイッチング損失の低減をともに満足するものも開発された。さらに、2006年現在、超接合構造を用い、シリコンの理論的限界を超える低損失のものも開発されている。

== 型番 ==
日本におけるFETの型番は
* 2SJxxx PチャネルFET
* 2SKxxx NチャネルFET
というように番号が付けられているものが多い。ただし、JFETとMOSFETの区別は無い。混合（周波数変換）、利得調整などの目的で2個のゲートを持つ品種があり、その場合は3SK〜のように3で始まる番号が付けられている。メーカーにより電流・電圧定格が判るような独自の型番をつける場合がある。

== 脚注 ==
===注釈===
{{Notelist}}
===出典===
{{Reflist}}

== 参考文献 ==
* 最新FET(電界効果トランジスタ)規格表 各年度版 （CQ出版社） - 1968年版（初版）から1986年版までは個別特性図が付いていた。1987年版から個別特性図ははずされた。1994年版から初期のFETの規格が外された。
*{{Cite book|和書|ref=harv|author=佐野昌 |title=岐路に立つ半導体産業 |edition=初版第2刷 |date=2009-10-15 |year=|publisher=日刊工業新聞社 |isbn=9784526061998 }}
*{{Cite book|和書|ref=harv|author=西久保靖彦 |title=半導体の基本と仕組み |edition=第1版第1刷発行 |date=2003-03-06 |year=|publisher=秀和システム |isbn=4798004928 }}
* S. M. Sze, Semiconductor devices, physics and technology, John Wiley & Sons, New York, 1985.
**{{Cite book|和書|ref=harv|last=ジィー |author=|first=S.M. |title=半導体デバイス : 基礎理論とプロセス技術 |edition=第2版 |date=2004-03 |year=|publisher=産業図書 |isbn=9784782855508 |translator=南日康夫・川辺光央,・長谷川文夫 }}

== 関連項目 ==
{{commonscat|MOSFET}}
* [[EKV MOSFET Model]]
* [[NBTI]]

==外部リンク==
*{{Kotobank|MOSトランジスタ|日本大百科全書(ニッポニカ)}}

{{Normdaten}}
{{半導体}}
{{Electronic components}}

{{DEFAULTSORT:もすふえつと}}
[[Category:トランジスタ]]
[[Category:エジプトの発明]]