Description haut niveau de formes d’ondes pour la radio

logicielle sur architectures reconfigurables

Ganda Stephane Ouedraogo, Matthieu Gautier, Olivier Sentieys

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Ganda Stephane Ouedraogo, Matthieu Gautier, Olivier Sentieys. Description haut niveau de formes
d’ondes pour la radio logicielle sur architectures reconfigurables. XXIVe Colloque Gretsi - Traitement
du Signal et des Images, Sep 2013, Brest, France. �hal-00863361�

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Description haut niveau de formes d’ondes pour la radio logicielle sur
architectures reconfigurables
Ganda Stéphane O UEDRAOGO , Matthieu G AUTIER , Olivier S ENTIEYS

IRISA, INRIA, Université de Rennes 1, France,

IRISA-ENSSAT, 6 rue Kerampont, F-22305 Lannion Cedex
[email protected], [email protected],
[email protected]

Résumé – Les travaux s’inscrivent dans le contexte radio logicielle et proposent une alternative basée sur FPGA dans le but de tirer profit du
compromis entre la consommation d’énergie et la flexibilité offert par cette technologie. Dans cet article, nous proposons un flot de conception
innovant, alliant architecture matérielle et langage de description haut niveau. Ce flot comprend un langage de description spécifique aux formes
d’ondes pour les systèmes de communication et la synthèse matérielle automatique utilisant des outils de synthèse de haut niveau. Cette démarche
vise à faciliter l’exploration de l’espace d’architectures tout en bénéficiant de connaissances a priori des formes d’ondes cibles. La description
haut niveau est validée sur une plateforme FPGA. Des résultats de synthèse d’une forme d’onde IEEE 802.15.4 sont donnés pour différents
langages de description (C, VHDL).

Abstract – The work depicted in this paper deals with the outstanding context of Software Defined Radio (SDR) and aims at leveraging the
FPGA technology to get to a trade-off between energy consumption and platform flexibility. In this paper, we propose a novel approach combining
harware architecture and high level specification. This approach is comprised of a Domain-Specific Language meant for telecommunication
systems waveforms and the High Level Synthesis (HLS) tools. It eases the Design Space Exploration and takes advantage of prior knowlegde of
the target waveform. Design integration is performed on an FPGA-based platform. Synthesis results of the IEEE 802.15.4 waveform are given
considering different description languages (C, VHDL).

1 Introduction d’atteindre l’objectif d’une couche physique flexible et faible

consommation.
La technologie radio logicielle est un concept proposé par Les deux clés fondamentales pour atteindre cet objectif sont [4]
Joseph Mitola comme support matériel à la radio cognitive : une méthodologie de développement spécifique permettant la
une radio intelligente qui peut s’adapter à l’environnement et flexibilité des spécifications de haut niveau et une architec-
coopérer avec d’autres équipements de type radio logicielle [1]. ture modulaire permettant le déploiement de diverses formes
Le principe de la radio logicielle est la reconfiguration dyna- d’onde. On se propose à travers nos travaux d’outiller la com-
mique de l’architecture en bande de base par le biais d’un ou munauté radio logicielle d’un flot de conception basé sur un
plusieurs processeurs hôtes. Elle offre ainsi la possibilité de langage dédié combiné à la synthèse de haut niveau. Les détails
changer le schéma de codage, de modulation, de bande pas- de ce flot sont détaillés dans cet article.
sante et de technique d’accès au canal sans modifier directe- Le suite de ce document est organisée de la façon suivante :
ment le maté- riel [2]. Si la radio logicielle offre une nouvelle la partie 2 détaille le langage proposé, une description du flot
infrastructure d’expérimentation des communications sans fil de conception est donné en partie 3. Une validation du concept
et mobile, les solutions basées sur des processeurs présentent à travers un exemple fonctionnel est proposée en partie 4 et la
des limites en termes de temps de reconfiguration ou de con- partie 5 conclut ce document.
sommation en énergie [3].
Une alternative à cette radio uniquement logicielle est le déve-
loppement d’une radio logicielle sur des architectures reconfig- 2 Un langage de description spécifique
urables de type FPGA. L’utilisation de FPGA offre des temps (DSL) pour la SDR
de reconfiguration de l’ordre de la micro-seconde grâce aux
techniques de reconfiguration partielle et réduit de façon sig- L’approche de conception proposée dans ces travaux est il-
nificative la consommation d’énergie comparativement aux so- lustrée par la Figure 1. L’idée de base est de s’appuyer sur un
lutions purement logicielles mise en œuvre sur des cœurs de langage de description spécifique DSL (Domain Specific Lan-
calcul de type processeur. Dans cet article, nous proposons une guage) afin de générer automatiquement des formes d’ondes
radio logicielle sur une architecture reconfigurable permettant variées (Waveform Compiler) et de les intégrer (Platform in-
tegration) sur une plateforme matérielle à base de FPGA. Le
langage repose sur une bibliothèque d’IP Intellectual Proper-
ties de traitement du signal et permet de générer différentes
architectures relatives à des standard de télécommunications.
Un DSL est un langage qui à travers son expressivité ou sa
syntaxe demeure spécifique à un domaine d’application [5].
C’est un outil qui simplifie la description d’application et qui
est peu utilisé dans le domaine des télécommunications. Par
ailleurs, certains travaux de recherches [6] utilisent cette ap-
proche DSL afin de modéliser le domaine d’application con-
sidéré. On distingue 2 types [5] de DSL : interne ou externe.
Les DSL internes réfèrent à des langages fortement dépendant
d’un langage hôte. Ils sont en effet imbriqués dans ce dernier
et permettent de spécialiser une partie du traitement à effectuer F IGURE 2 – Structure d’interconnections et de controle des IP.
à partir d’instructions spécifiques. Ce type de DSL bénéficie
en générale de l’infrastructure de compilation du langage hôte qui représente une indéniable plus value en terme de temps de
mais ne s’avère pas être le meilleur candidat lorsqu’il s’agit de prototypage. Une caractéristique supplémentaire du DSL pro-
modéliser entièrement un domaine d’application. A l’opposé, posé est la possible interaction avec les outils de synthèse de
les DSL externes se définissent comme des langages entière- haut niveau qui permettent de générer l’architecture de cer-
ment autonomes et dédiés à la modélisation d’un domaine d’ap- tains blocs de traitement à partir de leur spécification. Cette
plication. Ils proposent une forme de spécialisation du modèle association vise à conférer un caractère hétérogène au flot de
à travers une syntaxe et des outils de compilation adéquats. conception tout en garantissant d’éventuelles extensions de ce
Cette approche permet aux concepteurs du langage de prendre dernier. Le langage consiste à définir un ensemble de mots
différentes initiatives selon la finalité désirée sans se soucier clés qui seront ensuite interprétés par le compilateur. Ainsi la
d’éventuelles incompatibilités avec un langage hôte. Pour finir, spécifica- tion d’une forme d’onde à partir du langage que nous
un aspect notable d’une conception à base de DSL est qu’il fa- proposons se fait selon les étapes suivantes :
cilite la communication entre expert du domaine et de ce fait → Bibliothèques et fréquences de fonctionnement : Cette
favorise une prise en main assez rapide de l’environnement de étape est d’une part relative à l’inclusion des bibliothèques d’IP
programmation. Ces différents arguments nous ont conduit à utiles à la synthèse de la forme d’onde et d’autre part à la
proposer un DSL dédié au prototypage d’application radio logi- déclaration des fréquences de fonctionnement des différentes
cielle sur cible FPGA. parties du système. Les mots clés prévus à cet effet sont #in-
Dans le contexte de la radio logicielle, la définition d’un clude pour l’inclusion d’une bibliothèque et frequency pour la
DSL peut se montrer utile à la description d’une application spécification d’une fréquence. Deux types de fréquence peu-
pour une cible FPGA en ce sens qu’il permettra d’insérer à plus vent être définies à savoir des fréquences de référence ou des
haut niveau des informations relatives à celle-ci. Ces informa- fréquences dérivées.
tions couvrent un panel assez large allant de l’ensemble des → Champs et trame de données : Chacun des champs d’une
fréquences de fonctionnement dans le cas des systèmes multi- trame de donnée peut être spécifié avec différents arguments
cadences aux informations propres à la plateforme d’exécution référant à sa taille ou encore à la présence éventuelle d’une
(ressources disponibles). Les différents scénarios de reconfig- redondance de donnée. La nature constante ou variable d’un
uration peuvent aussi être gérés à ce niveau de description, ce champs est précisée en début de spécification à partir des mot
clés #fieldC et #fieldV respectivement. Cette spécification nous
permet entre autres de réaliser des optimisations matérielles
consistant par exemple à mapper les données des champs con-
stants en mémoire puis à construire la trame finale par un mécan-
isme de multiplexage temporel des données. La trame de donnée
est ensuite construite en renseignant de façon chronologique les
différents champs de cette trame.
→ Le Start-Of-Frame : Le Start-Of-Frame désigne un champ
spécifique de la trame et est utilisé comme évênement de syn-
chronisation en réception. En effet, l’un des objectifs du DSL
proposé est de générer automatiquement la logique contrôle des
architectures spécifiées. Pour ce faire, un point de synchronisa-
tion doit être introduit lors de la spécification de la trame.
→ Déclaration d’IP : Dans un but d’hétérogénéité de l’ap-
proche, la déclaration des blocs de traitement se fait précédée
F IGURE 1 – Flot de conception de la radio logicielle sur FPGA.
d’annotation renvoyant à un outil de synthèse de haut niveau. ci. Au cours de cette étape, la description de la trame de donnée
Les blocs décrits en RTL (Register-Transfert-Level) sont aussi fournie dans la spécification DSL est utilisée afin générer au-
pris en considération ce qui permet de décrire des systèmes tomatiquement la logique de contrôle du chemin de donnée en
mixtes en termes de langage. Ces annotations sont entres autres construction. Pour finir, une étape d’intégration sur la plate-
#CatapultC or #RTL qui désignent l’outil HLS de Calypto ou forme cible est réalisée.
la description VHDL d’un bloc. Ainsi, l’une des étapes essentielles de ce flot de concep-
→ Déclaration d’interconnexion : L’idée du DSL est de fa- tion est la phase d’assemblage des blocs de bases au cours
ciliter le prototypage de forme d’ondes radio logicielle sur FPGA. de laquelle s’opère l’interconnexion des différents blocs issus
Ces formes d’ondes sont de types flots de données et requièrent de la bibliothèque dans le but de produire la forme d’onde
une structuration particulière s’agissant de l’interfaçage des dif- souhaitée. Cette étape est illustrée dans la Figure 1 comme
férents blocs qui les composent. Un exemple du flot de données VHDL merging. Il y est question d’une part d’outiller les outils
d’une telle forme d’ondes est donné dans la Figure 2. On y HLS afin de générer les descriptions RTL des blocs instanciés
voit des interfaces implémentées sous forme de FIFO, ce qui ou de directement charger ces blocs lorsque nativement décrits
s’avère être une approche commune pour des applications flots au niveau RTL. D’autre part, il est aussi question de s’assurer
de données. Ces FIFOs permettent de réduire les contraintes de la cohérence des types de données à l’entrée et à la sor-
sur les blocs de calculs en leur permettant de fonctionner à un tie de chaque bloc et de fournir entre autres la structure d’in-
rythme spécifique. La primitive framedata génère une intercon- terconnexion (cf. Figure 2) selon que certaines contraintes de
nexion de type FIFO et s’agissant des données véhiculés dans débits et/ou de latences soient prises en considération. On peut,
l’architecture sans contrainte de débit, la primitive data permet comme mentionné plus haut, dégager différents profils d’inter-
de les implémenter sous formes de bus de données. Les outils connexion qui vont du simple bus de données à la mémoire
des synthèse de haut niveau permettent de dimensionner des RAM en passant par des FIFO. Cette étape s’accompagne en
FIFOs à la volée et nous tirons profit dans le DSL de telles car- plus de la génération d’une logique de contrôle bidirectionnelle
actéristiques. dont la tâche est de fournir et recevoir un ensemble de signaux
→Instanciation d’IP : Après la déclaration d’interconnexion (enable, clock, etc) utile au séquencement de ces blocs. Il in-
et d’IPs, ces IPs sont instanciés selon la forme d’ondes à définir combe à l’interpréteur prévu à cet effet d’exécuter correctement
et leurs ports sont connectés aux différentes interconnexions cet ensemble de tâches.
déclarées. Il est possible lors de cette instanciation de préciser Ce flot, en rappel, s’adresse à des plateformes à base de carte
quelles champs de la trame sera filtré par le bloc de traitement FPGA. Cette technologie relativement récente et en perpétuelle
instancié. Cette astuce permet d’aiguiller la trame de façon op- évolution offre de nombreuses perspectives en termes de flexi-
timisée à travers le chemin de donnée et est réalisée avec des bilité et des capacités de calcul fortement intéressant pour des
signaux de contrôle de type enable. application de type radio logicielle. Les interfaces de program-
Le langage ainsi décrit a donc pour tâche principale d’assem- mation de telles cartes sont dans la plupart des cas éditées par
bler différentes IP (ou block) tout en générant une logique de les concepteurs, ce qui contraint à l’utilisation d’outils spécifi-
contrôle ainsi qu’une infrastructure de communication adéquate. ques dans le processus d’intégration. A ce jour, le flot que nous
Aussi, l’origine de ces blocs de base se veut diverse. Le dévelop- proposons ne réalise pas une intégration automatique des solu-
pement récent ainsi que la mise sur le marché d’outils de syn- tions radio logicielles sur les cartes FPGA, nous utilisons donc
thèse de haut niveau (HLS tools) permet de considérer dans comme point d’entrée les différents outils de génération de bit-
notre approche des IP décrites en C/C++ ou SystemC, lan- stream de chez Xilinx (EDK, XPS, etc).
gages présentant une certaine abstraction en comparaison au
VHDL ou au Verilog dédiés à l’architecture matérielle. Le car-
actère hétérogène ainsi conféré à la bibliothèque en cours de
développement vise à élargir le spectre de couches physiques
4 Validation sur la norme IEEE 802.15.4
mais aussi à bénéficier de travaux antérieurs.
Dans cette partie, nous validons différentes étapes de notre
étude en implémentant la couche physique IEEE 802.15.4 d’une
forme d’ondes Zigbee. La première phase est la description de
3 Description du flot de conception la structure de la trame à partir du DSL, tandis que la deuxième
servira à tester l’approche de synthèse de haut niveau sur une
Dans la partie 2 nous avons détaillé les différentes étapes de plateforme matérielle.
description d’une forme d’ondes par le biais du DSL proposé. Le point d’entrée du flot de conception est la spécification de
Cette spécification est ensuite interprétée selon le flot proposé la structure d’une trame (cf. partie 2). La trame IEEE 802.15.4
en Figure 1 qui illustre le mécanisme sous-jacent au DSL. Ce est présentée sur la Figure 3. Dans cette trame, le champ SHR
flot se décline en trois étapes essentielles à savoir une première composé du préambule et du SFD est constant (de type #fieldC).
de spécification de la forme d’ondes à partir d’une syntaxe Le préambule possède une structure répétitive (composée de
DSL. Ensuite, survient une étape de synthèse des blocs de bases huit symboles 0) ce qui n’est pas le cas du SFD. Les champs
via les outils de synthèse de haut niveau et d’assemblage ceux- PHR et PSDU sont des champs variables (de type #fieldV) dont
 5 Conclusion
Dans cet article, nous avons présenté un flot de conception
F IGURE 3 – Structure de la trame 802.15.4 et type de champs
innovant relatif à l’implantation d’application radio logicielle
associés.
sur des cibles de calcul de type FPGA. Ce flot repose essen-
tiellement sur un langage dédié à la radio logicielle combiné
les données seront issues de blocs de traitement du signal. Le
aux outils de synthèse de haut niveau. Les différentes étapes de
DSL proposé exploite ces différentes caractéristiques afin d’op-
la spécification à l’aide du langage ont été détaillées et un ex-
timiser la structuration de la trame en sauvegardant les données
emple de réalisation a été discuté. Quelques résultats d’intégra-
des champs constants dans des mémoires, données qui seront
tion sur une plateforme matérielle sont présentés et commentés.
ensuite multiplexées en temps aux données des champs vari-
Les travaux en perspective consistent en un raffinement du
ables issues de blocs de traitement.
DSL afin d’insérer des caractéristiques propres à la radio logi-
L’intégration a été faite sur une plateforme Nutaq Perseus
cielle à savoir les différents scénarios de reconfiguration dy-
6010 équipée d’un FPGA Virtex-6 et d’une tête d’émission ra-
namique une fois les formes d’ondes spécifiées.
dio large bande et agile en fréquence. Dans ce contexte radio
logicielle, les travaux que nous avons effectués sur cette plate-
forme ont fait l’objet d’une publication [7]. La forme d’onde Références
IEEE 802.15.4 spécifié à partir du DSL a été généré automa-
tiquement, cette spécification s’est faite selon les étapes men- [1] J. Mitola III, Software radios : Survey, critical evaluation and
tionnées dans la partie 2. Les résultats de synthèse sur FPGA future directions, Aerospace and Electronic systems Magazine,
sont présentés dans la Table 1. On y compare deux approche IEEE, vol. 8, 1993.
d’implémentation l’une se basant sur une description RTL de la [2] A. Di Stefano, G. Fiscelli, and C. Gianconia, An FPGA-Based
forme d’onde (HC-VHDL pour Hand-Coded VHDL) et l’autre Software Defined Radio Platform for the 2.4GHz ISM Band, in
décrite à partir du flot présenté (HLS-VHDL). La figure 4 mon- IEEE Research in Microelectronics and Electronics Ph. D.,vol.
tre les signaux Zigbee décodés par le biais de l’équipement 12, 2006, pp. 73-76.
Vector Signal Analysis (VSA) de chez Agilent. Elle donne le [3] Sous la direction de J. Palicot, De la radio logicielle à la radio
spectre reçu, les signaux bande de base temporels ainsi que la intelligente, Institut Télécom et LAVOISIER, Paris, 2010
constellation après décodage. [4] K. He, L. CrocKett, R. Stewart, Dynamic Reconfiguration Tech-
Cette phase applicative a permis de consolider le travail réalisé nologies Bases on FPGA in Software Defined Radio System, in
à ce jour et permet de dégager différentes perspectives. Ce DSL Proceedings of SRD’11 WInnComm-Europe, 22-24 June 2011
permet comme nous l’avons signalé plus haut d’assembler des [5] M. Fowler with R. Parsons, Domain-Specific Languages, The
blocs hétérogènes afin d’obtenir des formes d’ondes variées. Addison-Wisley Signature Series, 2011.
Une étape significative de ce projet consiste aussi en l’enrichisse- [6] J. Schafer and D. Klein, Implementing Situation Awareness fo
ment de la bibliothèque. Ces deux efforts sont réalisés en par- Car-to-X Applications using Domain Specific Languages, in
allèle, permettant ainsi de tenir compte dans le DSL de l’hétéro- IEEE International Conference on Vehicular Technology (VTC-
généité de la bibliothèque. Spring), June 2013.
[7] V. Bhatnagar, G. S. Ouedraogo, M. Gautier, A. Carer, O. Sen-
tieys, An FPGA Software Defined Radio Platform with High
Level Synthesis Design Flow, in IEEE International Conference
on Vehicular Technology (VTC-Spring), June 2013

Emetteur Récepteur

Slices FF LUT Slices FF LUT

HC-VHDL 35 134 86 3668 4292 10945

F IGURE 4 – Décodage de signaux IEEE 802.15.4 sur HLS-VHDL 76 188 202 543 1690 1058
équipement VSA.
TABLE 1 – Estimation des ressources de l’émetteur et du
récepteur IEEE 802.15.4.