Sommaire

Sommaire i

Liste des Figures iii

1 Synthèse des Circuits Combinatoires 1

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 L’additionneur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2.1 Le demi-additionneur . . . . . . . . . . . . . . . . . . . . . . 1
1.2.2 L’additionneur complet . . . . . . . . . . . . . . . . . . . . . 2
1.2.3 Réalisation d’un additionneur n bits . . . . . . . . . . . . . . 4
1.3 Le comparateur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.3.1 Définition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.3.2 Comparateur élémentaire de deux nombres de 1 bits . . . . . 5
1.3.3 Comparateur de deux nombres de n bits . . . . . . . . . . . . 5
1.4 Le multiplexeur & démultiplexeur . . . . . . . . . . . . . . . . . . . . 8
1.4.1 Le multiplexeur . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.4.2 Le démultiplexeur . . . . . . . . . . . . . . . . . . . . . . . . 9
1.4.3 Application des multiplexeurs . . . . . . . . . . . . . . . . . . 11
1.5 Le codeurs, décodeur et transcodeur . . . . . . . . . . . . . . . . . . 12
1.5.1 Le codeur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.5.2 Le décodeur . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.5.3 Transcodeur . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

i
Liste des Figures

iii
Liste des tableaux

v
 Chapitre 1

Synthèse des Circuits

Combinatoires

Contents
1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 L’additionneur . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2.1 Le demi-additionneur . . . . . . . . . . . . . . . . . . . . 1
1.2.2 L’additionneur complet . . . . . . . . . . . . . . . . . . . 2
1.2.3 Réalisation d’un additionneur n bits . . . . . . . . . . . . 4
1.3 Le comparateur . . . . . . . . . . . . . . . . . . . . . . . . 4
1.3.1 Définition . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.3.2 Comparateur élémentaire de deux nombres de 1 bits . . . 5
1.3.3 Comparateur de deux nombres de n bits . . . . . . . . . . 5
1.4 Le multiplexeur & démultiplexeur . . . . . . . . . . . . . 8
1.4.1 Le multiplexeur . . . . . . . . . . . . . . . . . . . . . . . . 8
1.4.2 Le démultiplexeur . . . . . . . . . . . . . . . . . . . . . . 9
1.4.3 Application des multiplexeurs . . . . . . . . . . . . . . . . 11
1.5 Le codeurs, décodeur et transcodeur . . . . . . . . . . . . 12
1.5.1 Le codeur . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.5.2 Le décodeur . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.5.3 Transcodeur . . . . . . . . . . . . . . . . . . . . . . . . . . 14

1.1 Introduction
Un circuit combinatoire est un circuit dont l’état des sorties dépend uniquement de
la combinaison d’état des entrées.
La synthèse d’un circuit combinatoire passe par les étapes suivantes :

1. Lecture et analyse du cahier des charges et définition des entrées/sorties.

2. Ecriture sous forme canonique ou représentation par table de vérité.

3. Simplification des différentes sorties.

1
2 1. SYNTHÈSE DES CIRCUITS COMBINATOIRES

4. Réalisation du logigramme.

Dans ce chapitre, nous allons étudier quelques circuits combinatoires couram-

ment utilisées.

1.2 L’additionneur
1.2.1 Le demi-additionneur
C’est un circuit qui réalise l’addition de deux bits a et b, et retourne la somme S
et la retenue (carry) C.
Représentation symbolique

a S (Somme)
P
1/2
b C (Retenue)

Table de vérité
a b S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

Equations de sorties

S = ab + ab = a ⊕ b
C = a.b

Logigramme

b S

C
a

Remarques

1. On voit bien que l’addition arithmétique sur 1 bit s’apparente au OU Exclusif.

2. Ce schéma n’est cependant pas suffisant pour réaliser la somme de nombres de

plusieurs bits. Car il ne prend pas en compte une éventuelle retenue provenant
du résultat de l’addition des 2 bits de rang directement inférieur.
1.2. L’ADDITIONNEUR 3

1.2.2 L’additionneur complet

Addition complète sur 1 bit
Soit à faire l’addition de deux nombres A et B de 4 bits :
A = a3 a2 a1 a0 et B = b3 b2 b1 b0

c3 c2 c1 c0
+ a3 a2 a1 a0
+ b3 b2 b1 b0
S3 S2 S1 S0
où: ci−1 est la retenue de ai + bi , et c3 est la retenue de A + B.
L’additionneur complet, qui sera utilisé comme cellule de base de l’addition,
doit disposer d’une 3ème entrée recevant la retenue précédente. Finalement, un
additionneur complet comporte donc 3 entrées : les deux bits à additionner ai et
bi , et la retenue entrante ci−1 issue de l’addition de deux bits de rang inferieurs. Il
possède aussi 2 sorties : la somme Si et la retenue sortante Ci .
Représentation symbolique

ai Si
P
bi
ci−1 Ci

Table de vérité

ai bi ci−1 Si Ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Equations de sorties

Si = ai bi ci−1 + ai bi ci−1 + ai bi ci−1 + ai bi ci−1

Si = ci−1 (ai bi + ai bi ) + ci−1 (ai bi + ai bi )
Si = ci−1 (ai ⊕ bi ) + ci−1 (ai ⊕ bi )
Si = ai ⊕ bi ⊕ ci−1
Ci = ai bi + ai ci−1 + bi ci−1

Logigramme
4 1. SYNTHÈSE DES CIRCUITS COMBINATOIRES

ai bi ci−1

Si

Ci

1.2.3 Réalisation d’un additionneur n bits

On réalise un additionneur de n bits en connectant n additionneurs en cascade.
L’entrée de retenue du premier additionneur (c−1 ) est mise à 0. La sortie de retenue
du dernier additionneur représente la retenue de l’addition sur n bits. La retenue
se propage des éléments binaires de poids le plus faible vers les éléments binaires
de poids le plus fort.
Le schéma suivant présente un exemple d’un additionneur de 4 bits :

a3 b3 a2 b2 a1 b1 a0 b0
c−1 = 0
c2 c1 c0

ai bi ci−1 ai bi ci−1 ai bi ci−1 ai bi ci−1

P P P P

Ci Si Ci Si Ci Si Ci Si

C2 C1 C0
C3 S3 S2 S1 S0

1.3 Le comparateur
1.3.1 Définition
Le comparateur est un circuit combinatoire, qui permet de comparer deux nombres
binaires A et B de n bits. En général, le résultat de la comparaison est fourni sur
trois sorties S> , S= et S< :

ˆ S> = 1 si A > B
1.3. LE COMPARATEUR 5

ˆ S= = 1 si A = B
ˆ S< = 1 si A < B
Représentation symbolique

a0
an−1 S<
Comparateur S=
b0 S>
bn−1

1.3.2 Comparateur élémentaire de deux nombres de 1 bits

Etudions un circuit de comparaison entre deux bits a et b.
Représentation symbolique

a s<
s=
b s>

Table de vérité
a b s< s= s>
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
Equations de sorties

 s< = ab
s = a⊕b = ab
 =
s> = ab
On remarque que :
s< + s> = ab + ab = a ⊕ b
donc
s= = s< + s>
Logigramme
a
s<
b
s=

s>
6 1. SYNTHÈSE DES CIRCUITS COMBINATOIRES

1.3.3 Comparateur de deux nombres de n bits

Principe et organigramme
Soit A et B nombres de deux de bits : A = a1 a0 , B = b1 b0 .
La démarche de comparaison est la suivante :

Non
a1 > b1

Non
a1 < b1

Oui
Non
a0 > b0
Oui
Oui Non
a0 < b0

Oui

A>B A<B A=B

On commence par comparer les bits de poids forts et on ne passe aux bits de poids
inférieur qu’en cas d’égalité.
La cellule de base de comparaison doit donc disposer d’entrées permettant la prise
en compte du résultat de la comparaison des bits de poids inférieur.
Cellule de base
a b

Comparateur
s> s= s<

I< S<
I= Circuit combinatoire S=
I> S>

ˆ I< , I= et I> : Entrées recevant le résultat de la comparaison des bits de poids

inférieur.

ˆ D’après l’organigramme, les entrées I< , I= et I> ne sont prises en compte

qu’en cas d’égalité des bits de poids supérieur (s= = 1). Dans ce cas leur état
est directement transmis vers les sorties S< , S= et S> .
1.3. LE COMPARATEUR 7

Table de vérité
s> s= s< I> I= I< S> S= S<
1 0 0 X X X 1 0 0
0 0 1 X X X 0 0 1
1 0 0 1 0 0
0 1 0 0 1 0 0 1 0
0 0 1 0 0 1
où : X quelconque 0 ou 1.
Equations de sorties
A partir de la table de vérité, on déduit les équations de sorties S< , S= et S> :

 S> = s> + s= I>
S = s= I=
 =
S< = s< + s= I<

Logigramme
a b

Comparateur
s> s= s<

S<
I<

I=
S=
I>
S>

Comparateur de deux nombres de n bits

Le comparateur de n bits sera réalisé par la mise en cascade de n comparateurs de 1
bit. Le résultat de la comparaison est recuelli sur la sortie du dernier comparateur.
Le schéma suivant présente un exemple d’un comparateur de deux nombres de 4
bits :
a0 b0 a1 b1 a2 b2 a3 b3

a b a b a b a b
0 I< S< I< S< I< S< I< S < S<
1 I= S= I= S= I= S= I= S = S=
0 I> S> I> S> I> S> I> S > S>
8 1. SYNTHÈSE DES CIRCUITS COMBINATOIRES

1.4 Le multiplexeur & démultiplexeur

1.4.1 Le multiplexeur
Un multiplexeur est un circuit combinatoire, qui permet de sélection une entrées
d’informations parmi N = 2n et transférer son état vers la sortie. Le choix de
l’entrée se fait à l’aide de n entrées d’adressage.
Le multiplexeur est aussi appelé sélecteur de données.
Représentation symbolique

E0
E1

EN −1
An−1 A1 A0

où :

ˆ Ei : entrées d’informations ou de données (i = 0, . . . , N − 1)

ˆ S : sortie

ˆ Ai : entrées d’adressage (i = 0, . . . , n − 1)

La relation entre le nombre des entrées de données et des entrées d’adressage

est : N = 2n .
Réalisation d’un multiplexeur 4 bits
Ce multiplexeur dispose de 4 entrées d’informations (E0 à E3 ). On aura donc besoin
de 2 entrées d’adressage (A0 et A1 ) car 4 = 22 . La sortie prend l’état de l’entrée
sélectionnée par les entrées d’adressage.
Représentation symbolique

E0
E1 S
E2
E3 A1 A0

Table de vérité
1.4. LE MULTIPLEXEUR & DÉMULTIPLEXEUR 9

A1 A0 E0 E1 E2 E3 S
0 0
0 0 X X X
1 1
0 0
0 1 X X X
1 1
0 0
1 0 X X X
1 1
0 0
1 1 X X X
1 1

Equation de la sortie

S = E0 A1 A0 + E1 A1 A0 + E2 A1 A0 + E3 A1 A0

Logigramme

A1 A0

E0

E1
S
E2

E3

1.4.2 Le démultiplexeur

Un démultiplexeur est circuit combinatoire, qui réalise la fonction inverse du mul-

tiplexeur, c’est à dire, qu’il permet de choisir une sortie parmi N = 2n suivant
le code appliqué aux n entrées d’adressage. Cette sortie reçoit l’état de l’entrée
d’information.
Représentation symbolique
10 1. SYNTHÈSE DES CIRCUITS COMBINATOIRES

S0
S1

SN −1
An−1 A1 A0

Où :

ˆ E : entrée d’information

ˆ Si : sorties d’information (i = 0, . . . , N − 1)

ˆ Ai : entrées d’adressage (i = 0, . . . , n − 1)

Réalisation d’un démultiplexeur de 4 bits (1 → 4)

Représentation symbolique

S0
E S1
S2
A1 A0 S3

Table de vérité
A1 A0 E S0 S1 S2 S3
0 0
0 0 0 0 0
1 1
0 0
0 1 0 0 0
1 1
0 0
1 0 0 0 0
1 1
0 0
1 1 0 0 0
1 1

Equations des sorties 


 S0 = EA1 A0
S1 = EA1 A0

S = EA1 A0
 2


S3 = EA1 A0
Logigramme
1.4. LE MULTIPLEXEUR & DÉMULTIPLEXEUR 11

E A1 A0

S0

S1

S2

S3

1.4.3 Application des multiplexeurs

Génération de fonctions combinatoires

Toute fonction logique peut être réalisée à partir d’un multiplexeur. Les entrées
de sélection (commande) sont alors les variables de la fonction.
Exemple : fontions à trois variables
Soit la fonction S définie par sa table de Karnaugh :

ba
00 01 11 10 S
c
0 1 1 0 0

1 0 0 1 1

Pour réaliser la fontion S, on utilise un multiplexeur à 8 entrées. Les variables a,

b, c sont appliquées aux entrées d’adressage. Chaque entrée du multiplexeur reçoit
la valeur de la fonction correspondante à son adresse.
12 1. SYNTHÈSE DES CIRCUITS COMBINATOIRES

0 1

E0
E1
E2
E3
E4 S
E5
E6
E7
A2 A1 A0

c b a

1.5 Le codeurs, décodeur et transcodeur

1.5.1 Le codeur
Un codeur est un circuit à 2n entrées, dont une seule est activée et n sorties. Le
codeur code en binaire le rang de la seule entrée active.

Réalisation d’un codeur 4 vers 2

Ce codeur possède 4 entrées et 2 sorties. Une seule entrée doit être activée à la fois.
On retrouve alors en sortie, en binaire, le numéro de l’entrée active entre 0 et 3.
Représentation symbolique

E0
E1 Codeur S0
E2 4 vers 2 S1
E3

Table de vérité
E3 E2 E1 E0 S1 S0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1

Equations de sorties 
S0 = E1 + E3 ,
S1 = E2 + E3 .
Logigramme
1.5. LE CODEURS, DÉCODEUR ET TRANSCODEUR 13

E3 E2 E1 E0

S0

S1

1.5.2 Le décodeur
Un décodeur est un circuit combinatoire qui a une entrée binaire de n bits et N
sorties telles que N ≤ 2n .
Selon le types de décodeur, la sortie peut traduire deux fonctions :

1. Convertisseur de code : à un code d’entrée correspond un code de sortie.

Exemple: Un décodeur binaire octal possède 3 bits d’entrés permettant 23 = 8
combinaisons pour activer chacun des 8 sortie de l’octal.

2. Sélecteur de sortie : Une seule sortie parmi les N disponibles est activée à la
fois en fonction de la valeur binaire affichée à l’entré. Ces fonctions permettent
d’activer (sélectionner) un circuit intégré parmi plusieurs.

Réalisation d’un décodeur 2 vers 4

Ce décodeur possède 2 entrées et 4 sorties. Pour chaque combinaison d’entrée une
seule sortie est mise à 1. Représentation symbolique

S0
E0 Décodeur S1
E1 2 vers 4 S2
S3

Table de vérité
E1 E0 S3 S2 S1 S0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0

Equations de sorties


 S0 = E0E1,
S1 = E 1 E0 ,

S = E 0 E1 ,
 2


S3 = E0 E1
14 1. SYNTHÈSE DES CIRCUITS COMBINATOIRES

Logigramme

E1 E0

S0

S1

S2

S3

Remarque :
La plupart des décodeurs sont dotés d’une ou plusieurs entrées supplémentaires
dite entrée de validation (V) qui commandent son fonctionnement ou pour pouvoir
associer plusieurs décodeurs ensembles.

ˆ Si V = 0 le décodeur ne fonctionne pas.

ˆ Si V = 1 le décodeur fonctionne normalement.

S0
E0 Décodeur S1
E1 2 vers 4 S2
S3

1.5.3 Transcodeur
Le transcodeur (ou le convertisseur de codes) désigne l’ensemble des codeurs, décodeurs
ou encore convertisseur de codes. Ces circuits combinatoires permettent de trans-
former une information présentée à l’entrée sous forme d’un code X (sur n bit) vers
la même information sous un code Y (sur m bit) en sortie.
Principe d’un transcodeur binaire naturel vers binaire réfléchi 3 bits
1.5. LE CODEURS, DÉCODEUR ET TRANSCODEUR 15

E0 Transcodeur S0
E1 S1
E2 BN vers BR S2

Table de vérité
E2 E1 E0 S2 S1 S0
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 1 1
0 1 1 0 1 0
1 0 0 1 1 0
1 0 1 1 1 1
1 1 0 1 0 1
1 1 1 1 0 0

Equations de sorties 
 S0 = E1 ⊕ E0 ,
S = E2 ⊕ E1 ,
 1
S2 = E2
Logigramme

E2 E1 E0

S0

S1

S2

Parmi les transcodeurs que l’on trouve en circuits intégrés, on peut citer :

ˆ le transcodeur décimal / DCB (circuit 74147)

ˆ le transcodeur DCB / décimal (circuits 7442, 7445, et 4028)

ˆ le transcodeur Gray excédant 3 (code Gray+3) / décimal (circuit 7444)

ˆ le transcodeur DCB / afficheur 7 segments (circuits 7448, 7511, 4543, 4511)

ˆ le transcodeur binaire 5 bits / DCB (circuit 74185)

ˆ le transcodeur DCB / binaire 5 bits (circuit 74184)