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    TD2 VHDL

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    Le document décrit plusieurs exercices sur le langage VHDL, notamment la description d'un multiplexeur et d'un décodeur génériques, ainsi qu'un circuit comptant le nombre de '1' dans un mot binaire et un compteur modulaire.

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    sur 2

    STIC L2

    TD2 : Langage VHDL

    Exercice 1 :
    On considère la description ci-dessous (écrite en VHDL) :

    library IEEE;
    use IEEE.std_logic_1164.all;

    entity toto is
    port (A, B, C : in std_logic;
    Q1, Q2 : out std_logic);
    end entity toto;

    architecture synth of toto is


    signal V, R : std_logic;
    begin
    process (V, C)
    begin
    if (V='1‘) then
    Q2 <= C;
    end if;
    end process;
    R <= B xor C;
    process (A)
    begin
    if (A'event and A='1') then
    Q1 <= C;
    V <= R;
    end if;
    end process;
    end architecture synth;

    Compléter le chronogramme ci-dessous.

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    Emna Amouri TD 2 VHDL
    STIC L2

    Exercice 2 : Multiplexeur générique

    La figure suivante montre un multiplexeur 4 :1. Décrivez en VHDL un multiplexeur


    générique qui a n signaux de contrôles.

    Exercice 3 : Décodeur générique

    Un décodeur active un signal spécifique correspondant au code numérique des entrées. Un


    décodeur a n signaux d’entrée et 2n signaux de sortie.
    Décrire en VHDL un décodeur générique qui a n signaux d’entrée.

    Exercice 4 :

    Nous voulons réaliser un circuit qui a une entrée A sur 8 bits et une sortie S sur 1 bit.
    La sortie vaut 1 si le nombre de ‘1’ dans l’écriture binaire de l’entrée est impair, ‘0’ sinon.
    1. Décrivez ce circuit en VHDL.
    2. Modifiez la description VHDL pour que le circuit devienne générique. Il a comme
    paramètre N : la taille de l’entrée A.

    Exercice 5 :

    Décrivez en vhdl un compteur 4 bits, qui compte de 0 à 12, ensuite, il recommence à partir de
    0. Ce compteur est connecté à une horloge clk et une sortie S sur 4 bits.

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    Emna Amouri TD 2 VHDL

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