Pré-requis

Définitions et représentations des variables et fonctions logiques combinatoires

Minimisation des fonctions logiques par les Tables de KARNAUGH
Codage binaire naturel
Représentation des nombres signés
Réalisation matérielle des fonctions logiques combinatoires élémentaires par des composants
électroniques SSI

S
Exercice n° 1 B 1
Y
La fonction Multiplexeur 2 vers 1, dont le symbole logique est A 0
représenté Figure 1, correspond à la définition donnée Figure 2.
- Figure 1 -
1- Après avoir établi la Table de Vérité puis le tableau de
KARNAUGH de cette fonction Multiplexeur, donner Définition
l’expression de la sortie Y en fonction des entrées A et B et du Si le signal de contrôle S vaut 0
signal de sélection S, alors le multiplexeur transmet le
a) en effectuant une synthèse sur les 1, signal d’entrée A vers la sortie Y,
( expression sous la forme d’une somme de produits), sinon,
b) en effectuant une synthèse sur les 0, le multiplexeur transmet le
( expression sous la forme d’un produit de sommes), signal d’entrée B vers la sortie Y.
c) vérifier l’égalité des 2 expressions.
- Figure 2 -
On peut commencer l'exercice par quelques mots sur la description
comportementale des fonctions et circuits logiques (et analogiques)
en s'appuyant sur la définition du multiplexeur donnée dans l'énoncé.
Cette description comportementale n'est en fait qu'une façon de
représenter les choses parmi d'autres (table de vérité, chronogramme,
schéma, …)

Etablir la table de vérité en respectant une logique à

priori évidente dans l'ordre des colonnes d'entrée : SBA
S B A Y
(ou SAB).
0 0 0 0 Compléter la table de vérité soit en suivant l'ordre
binaire naturel dans les colonnes d'entrée SBA, soit en
0 0 1 1 suivant la séquence 01010101 dans la colonne A, la
séquence 00110011 dans la colonne B, la séquence
0 1 0 0 00001111 dans la colonne S.

0 1 1 1
BA
1 0 0 0
00 01 11 10
1 0 1 0
0 0 1 1 0
1 1 0 1
S
1 0 0 1 1
1 1 1 1
Tableau de KARNAUGH
Table de Vérité

Etablir la table de KARNAUGH en respectant

également une logique à priori évidente : B et A en
colonnes, S suivant les lignes.
B et A sont pris dans l'ordre de la table de vérité.
A souligner : l'ordre binaire réfléchi pour les
colonnes (et les lignes).

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 a) synthèse sur les 1
On cherche l'expression de Y sous la forme d'une somme (OU) de produits (ET).
Cette première forme est appelée forme canonique conjonctive ou forme ∑Π.

L'expression de Y est :
Y = (Minterm) + (Minterm) + ….

Un Minterm est également appelé monôme.

Cette forme signifie que Y vaut 1 dès qu'un Minterm est égal à 1.
Dans la table de KARNAUGH on va donc rechercher les adjacences de 1
par groupes de 2 ou par groupes de 4 (ou par groupes de 8) afin
d'éliminer les variables prenant la valeur 0 et 1.
Chaque groupe de 1 adjacents donne un Minterm réduit.

BA BA BA

00 01 11 10 00 01 11 10 00 01 11 10

0 0 1 1 0 0 0 1 1 0 0 0 1 1 0
S S S
1 0 0 1 1 1 0 0 1 1 1 0 0 1 1

Tableau de KARNAUGH Tableau de KARNAUGH Tableau de KARNAUGH

Minterm réduit S.A Minterm réduit B.A Minterm réduit S.B

Ce Minterm est absorbé par les 2 autres

On réunit tous les Minterm dans le même tableau

BA

00 01 11 10

0 0 1 1 0
S
1 0 0 1 1

Tableau de KARNAUGH

On déduit l'expression ∑Π de Y

Y=(S.A)+(S.B)

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 b) synthèse sur les 0
On cherche l'expression de Y sous la forme d'un produit (ET) de sommes (OU).
Cette deuxième forme est appelée forme Π∑.

L'expression de Y est :
Y = (Maxterm) . (Maxterm) . …

Un Maxterm est également appelé monal.

Cette forme signifie que Y vaut 0 dès qu'un Maxterm est égal à 0.
Dans la table de KARNAUGH on va donc rechercher les adjacences de 0
par groupes de 2 ou par groupes de 4 ou par groupes de 8 ou …. afin
d'éliminer les variables prenant la valeur 0 et 1.
Chaque groupe de 0 adjacents donne un Maxterm.

BA BA BA

00 01 11 10 00 01 11 10 00 01 11 10

0 0 1 1 0 0 0 1 1 0 0 0 1 1 0
S S S
1 0 0 1 1 1 0 0 1 1 1 0 0 1 1

Tableau de KARNAUGH Tableau de KARNAUGH Tableau de KARNAUGH

Maxterm réduit S+B Maxterm réduit B+A Maxterm réduit S + A

(par permutation des colonnes 01 et 10)
Ce Maxterm est absorbé par les 2 autres

On réunit tous les Maxterm dans le même tableau

BA

00 01 11 10

0 0 1 1 0
S
1 0 0 1 1

Tableau de KARNAUGH

On peut évidemment trouver cette relation en

On déduit l'expression Π∑ de Y remplaçant les 0 par des 1, et en faisant la
synthèse de Y sur ces 1. Puis en transformant
Y=(S+A).(S+B)
la relation obtenue en Y.

c) vérification de l'égalité des 2 expressions de Y

On part de l'expression Π∑ de Y (calcul plus simple) que l'on développe.

Y=(S+A).(S+B)=S.S+S.A+S.B+A.B On voit apparaître immédiatement le terme S.S

qui est nul et qui peut donc être supprimé.
L'absorption du terme A.B par les 2 termes qui le précèdent
=S.A+S.B+(S+S).A.B
n'apparaît pas toujours de façon évidente dans les expressions
=S.A+S.B+S.A.B+S.A.B algébriques aux élèves peu familiers des méthodes utilisées
en logique.
=(1+B).S.A+(1+A).S.B On présente donc ici la version algébrique de l'absorption
= S . A + S . B = forme ∑Π (multiplication par un facteur égal à 1).
On retrouve évidemment cette absorption dans les tables de
KARNAUGH.
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 2-Etablir le schéma logique du multiplexeur 2 vers 1 en utilisant
successivement,
i) des portes AND, OR et NOT,
ii) des portes NOR,
iii) des portes NAND.

S S

B B
Y Y
A A
∑∏ ∏∑
Somme de Produits Produits de Sommes
i) portes AND, OR et NOT

On part de la forme ∏∑ On part de la forme ∑∏

S S

Y=(S+A).(S+B) B Y=(S.A)+(S.B) B
Y Y
A A

On inverse 2 fois On inverse 2 fois

S S

Y=(S+A).(S+B) Y=(S.A)+(S.B)
B B
Y Y
A A

On utilise le théorème de DE MORGAN On utilise le théorème de DE MORGAN

S S

Y=(S+A)+(S+B) Y=(S.A).(S.B)
B B
Y Y
A A

On déplace les inversions en sortie des portes OR On déplace les inversions en sortie des portes AND
S S

Y=(S+A)+(S+B) Y=(S.A).(S.B)
B B
Y Y
A A

ii) portes NOR iii) portes AND

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 3- Démontrez l’équivalence, a priori évidente, des 2 S S
représentations du multiplexeur inverseur, voir Figure 3.
B 1 B 1
On représente la table de vérité et le tableau de
KARNAUGH du multiplexeur inverseur Y’ Y’
A 0 A 0

S B A Y BA - Figure 3 -
0 0 0 1 00 01 11 10

0 0 1 0 0 1 0 0 1
S
0 1 0 1 1 1 1 0 0

0 1 1 0 Tableau de KARNAUGH

1 0 0 1
Au moyen du tableau de KARNAUGH on effectue,
1 0 1 1
a) la synthèse sur les 1
1 1 0 0 Y’ = ( S . A ) + ( S . B )

1 1 1 0 b) la synthèse sur les 0

Table de Vérité Y’ = ( S + A ) . ( S + B )

On passe donc de Y à Y’ en changeant uniquement A en A et B en B

dans les expressions de la fonction multiplexeur.
Un seul type de Multiplexeur peut donc être utilisé pour
transmettre les entrées soit directement en sortie, soit
inversées en sortie.
Dans ce deuxième cas l’inversion en sortie peut être
remplacée par les inversions des entrées mais sans
inversion du signal de sélection.

Ce résultat peut être obtenu plus rapidement en utilisant le théorème de DE MORGAN.

Y’ = Y = ( S . A ) + ( S . B ) = ( S . A ) . ( S . B ) = ( S + A ) . ( S + B ) = ( S + A ) . ( S + B )

Y’ = Y = ( S + A ) . ( S + B ) = ( S + A ) + ( S + B ) = ( S . A ) + ( S . B ) = ( S . A ) + ( S . B )

Remarque importante
Une erreur est quelquefois commise à la suite de l’application un peu hâtive du théorème de DE MORGAN.
Cette erreur provient de l’affirmation suivante , l’inversion en sortie du multiplexeur peut être obtenue,
d’après DE MORGAN par le changement ( ET → OU et OU → ET ) de tous les opérateurs constituant le
multiplexeur et par inversion de toutes les entrées du multiplexeur, entrée de sélection S comprise.
Il est évident que cela conduit effectivement à l’inversion en sortie mais avec transmission de A lorsque S =
1 et transmission de B lorsque S = 0.

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 I
A Y Exercice n° 2
Inhibition
1- On considère Figure 1 le symbole de la fonction
- Figure 1 - inhibition dont la définition est donnée Figure 2.
a) Etablir l’expression de la sortie Y en fonction
de l’entrée A et du signal de contrôle I.
Définition
Si le signal de contrôle I vaut 0
On établit la table de vérité puis le
alors le signal de sortie est égal
tableau de KARNAUGH de la fonction
au signal d’entrée, inhibition.
sinon,
le signal de sortie vaut 0, quelle
que soit la valeur du signal d’entrée. I A Y

0 0 0 A
- Figure 2 -
0 1 1 0 1

1 0 0 0 0 1
I
1 1 0 1 0 0

Table de Vérité Tableau de KARNAUGH

Synthèse sur les 1

Y=(I.A)
Synthèse sur les 0
Y=(I).(A)

b) Le signal de contrôle I est-il actif niveau "bas"

ou niveau "haut" ?

Le signal A est inhibé lorsque I = 1.

Le signal de contrôle I de la fonction inhibition
est donc actif niveau haut.
On indique ce niveau haut d’activité dans le
symbole en ne barrant pas la lettre I
représentant l’entrée de contrôle.

2- On considère maintenant la fonction transmission

d’un signal d’entrée A vers un signal de sortie Y
sous le contrôle d’un signal I correspondant
également à la définition donnée Figure 2.
Représenter le symbole de cette fonction
transmission.
Maintenant le signal A est transmis lorsque I = 0.
I Le signal de contrôle I de la fonction transmission
A Y est donc actif niveau bas.
Transmission On indique ce niveau bas d’activité dans le
symbole en barrant la lettre I représentant l’entrée
- Symbole de la fonction transmission - de contrôle.

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 Exercice n° 3

1- Etude logique de l’addition arithmétique Ci B A Co S

1-1- Compléter le Tableau 1 avec le résultat, codé par les bits Co et S, 0 0 0 0 0 0+0+0=0
de l’addition arithmétique des 3 bits A, B et Ci. 0 0 1 0 1 0+0+1=1
On additionne les bits des 3 colonnes de gauche et 0 1 0 0 1 0+1+0=1
on code le résultat de l’addition en binaire naturel. 0 1 1 1 0 0+1+1=2
1 0 0 0 1 1+0+0=1
1-2- Etablir les équations logiques complètes de S et de Co en
fonction de A, B et Ci. 1 0 1 1 0 1+0+1=2
1 1 0 1 0 1+1+0=2
On écrit S et Co sous la forme de Somme de Produits. 1 1 1 1 1 1+1+1=3
So = ( Ci . B . A ) + ( Ci . B . A ) + ( Ci . B . A ) + ( Ci . B . A ) - Tableau 1 -
Co = ( Ci . B . A ) + ( Ci . B . A ) + ( Ci . B . A ) + ( Ci . B . A )
Les variables Ci, B et A apparaissent de façon
circulaire dans les expressions de S et de Co.
1-3- L’équation logique de S peut-elle être réduite ? BA
S
On établit la table de KARNAUGH de S. 00 01 11 10
Il n’y a pas de cases 1 adjacentes. On ne
peut donc pas réduire l’expression de S. 0 0 1 0 1
Cette structure en damier est Ci
caractéristique de la fonction OU 1 1 0 1 0
EXCLUSIF également appelé fonction
parité. Tableau de KARNAUGH

1-4- L’équation logique de Co peut-elle être réduite ? BA

Co
On établit la table de KARNAUGH de Ci. 00 01 11 10
Il y a 3 groupes de 2 cases 1 adjacentes.
On peut donc réduire l’expression de Co à 3 0 0 0 1 0
Minterm de 2 variables. Ci
1 0 1 1 1
Co = ( Ci . A ) + ( Ci . B ) + ( A . B )
Tableau de KARNAUGH

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2- Etude matérielle de l’additionneur
Pour réaliser l’addition de 3 bits on dispose de portes NAND à 2
entrées, 3 entrées et 4 entrées, voir Figure 1.
2-1- Transformer en conséquence les équations logiques,
éventuellement réduites, de S et Co.
On inverse 2 fois S et Co.

So = ( Ci . B . A ) + ( Ci . B . A ) + ( Ci . B . A ) + ( Ci . B . A ) - Figure 1 -

Co = ( Ci . A ) + ( Ci . B ) + ( A . B )

On utilise le théorème de DE MORGAN.

So = ( Ci . B . A ) . ( Ci . B . A ) . ( Ci . B . A ) . ( Ci . B . A )

Co = ( Ci . A ) . ( Ci . B ) . ( A . B )

2-2- Etablir les schémas logiques correspondants.

Ci
B
A

S
Co

3- Etude matérielle d’un additionneur parallèle

L’additionneur élaboré dans la partie 2 est représenté par le B A
symbole représenté Figure 2. Ci
3-1- Etablir le schéma logique d’un additionneur parallèle Co
permettant d’effectuer l’addition de 2 nombres codés sur 4 S
bits. - Figure 2 -
B[3] A[3] B[2] A[2] B[1] A[1] B[0] A[0]
B A B A B A B A
Co[4]
Ci Ci Ci Ci
Ci[0]
Co Co Co Co
S
S[3]
S
S[2]
S
S[1] S[0]
S

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3-2- Pour réaliser l’additionneur on utilise des portes 74LS00,
74LS10 et 74LS20. Après avoir recherché les paramètres
nécessaires (catalogue, CDROM ou site web de Texas
Instruments par exemple),
a) établir le chrogramme de l’additionneur, en déduire la
durée d’une addition,

On prend tpHL = tpLH = 10 ns (valeur typique) ou 15 ns ( valeur max) pour toute les portes.

Ci
B
A

S
Co

Typique 30 ns Typique 20 ns
Max 45 ns Max 30 ns

A[3 :0]
t
B[3 :0]
t
Ci[-1]
t
Co[0]
t
Co[1]
t
Co[2]
t
Co[3]
t
S[0]
t
S[1]
t
S[2]
t
S[3]
t
20 ns 20 ns 20 ns 20 ns

10 ns 10 ns 10 ns 10 ns

Chronogramme (valeurs typiques)

Co[4] S[3] S[2] S[1] S[0]

Typ 80 ns 90 ns 70 ns 50 ns 30 ns

Max 120 ns 135 ns 105 ns 75 ns 45 ns

Durée du calcul

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 b) estimer la consommation électrique.

NAND4 NAND3 NAND2

1 porte/étage 5 portes/étage 6 portes/étage

4 portes 20 portes 24 portes

74LS20 74LS10 74LS00

2 portes/boîtier 3 portes/boîtier 4 portes/boîtier

2 boîtiers 7 boîtiers 6 boîtiers Consommation

Typ 2 × 1,2 mA 7 × 1,8 mA 6 × 2,4 mA 29,4 mA

Max 2 × 2,2 mA 7 × 3,3 mA 6 × 4,4 mA 53,9 mA

3-3- Comparer les temps et la consommation avec les valeurs

données pour le circuit 74LS283. Conclusions.

Valeurs typiques pour tpHL et tpLH du 74LS 283 comprises entre 11 et 16 ns.
au lieu de 90 ns pour la version réalisée avec des portes élémentaires.
Valeurs maximales pour tpHL et tpLH du 74LS283 comprises entre 17 et 24 ns.
au lieu de 135 ns pour la version réalisée avec des portes élémentaires.
En typique l’additionneur 74LS283 effectue donc une addition sur 4 bits
7 à 8 fois plus rapidement que l’additionneur construit avec les portes
NAND.

74LS283 : valeurs typiques pour ICC : 20 mA

74LS283 : valeurs maximales pour ICC : 40 mA
La consommation de l’additionneur 74LS283 est du même ordre de
grandeur que la consommation de l’ensemble des portes NAND.

Conclusion : Vérifier l’existence d’une fonction avant d’envisager de la

réaliser sous une forme moins intégrée, moins élaborée (cf. utilisation
de la retenue anticipée dans le 283) et par conséquent moins
performante.

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 0000
Exercice n° 4 1111 0001
1110 0010
On donne Figure 1 la représentation circulaire du codage en binaire
naturel d’un nombre compris entre 0 et 15. 1101 0011
1-1- Représenter sur ce cercle les valeurs positives et négatives
codées respectivement, 1100 0100
i) par valeur absolue et bit de signe, Couleur rouge
ii) par complément à 1, Couleur vert 0101
1011
iii) par complément à 2. Couleur bleu 0110
1010
+0 1001 1000 0111
-7 +1
+0
-0 +1 +2 - Figure 1 -
0
-1 +1
-6 0000 +2
-1
-2 1111 0001
+2 +3
-5 -2 1110 0010 +3
-3 +3
1101 0011

-4 - 3 - 4 1100 0100 + 4 + 4 + 4

0101 + 5
-5
1011 +5
-3 -4 1010
0110 +5
+6
-6 1001 1000 0111 +6
-5
-7 +7 +6
-2 -8
-6 +7
-1 -7
+7
-0

1-2- Quels sont les avantages et inconvénients de chaque type de

codage.

Codage Avantages Inconvénients

Codage par bit de signe Position non symétrique des

2 zéros nombres positifs et négatifs par
et valeur absolue
Codage aisé zéro positif rapport aux zéros
des nombres zéro négatif
Codage par
complément à 1

Codage par 1 seul zéro Codage des

complément à 2 Position symétrique des nombres moins
nombres positifs et négatifs par facile
rapport au zéro

L’existence de 2 zéros pour les codages par bit de signe et valeur absolue et par complément à 1,
entraîne un acroissement de la complexité des algorithmes ou circuits de calcul arithmétique notamment
lorsque les 2 opérandes d’une opération sont de signe contraire. Il est alors nécessaire de détecter le
passage éventuel par zéro lors de l’opération afin de diminuer le résultat d’une unité. Ceci impose
d’effectuer des test en cours d’opération.

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1-3- A partir d’un exemple quelconque montrer que la soustraction
de 2 nombres peut être réalisée par une addition modulo 16
lorsqu’on utilise le codage par complément à 2.

0
On effectue par exemple -1 +1
0000
5-3=2
-2 1111 0001 + 2
On part donc de la valeur 5 1110 0010
codée par 0101 et on obtient -3 +3
1101 0011
bien 2 codée par 0010 en
tournant de 3 positions dans le
sens rétrograde afin de réaliser - 4 1100 0100 + 4
la soustraction par 3.
0101 + 5
Mais on peut également, - 5 1011
toujours en partant de 5, tourner 0110
1010 +6
de 13 positions dans le sens -6
direct pour ariver à 2. On a ainsi 1001 1000 0111
-7 +7
remplacé la soustraction par une -8
addition.
On a donc 5 – 3 = 5 + 13 = 2
Lorsqu’on effectue l’addition de cette expression il convient donc de repartir à 0 dès que
l’on passe par la valeur 16. La valeur 16 étant codée par 10000, il suffit donc d’effectuer une
addition sur 4 bits en ne considérant pas le bit de retenue finale (5ème bit).
L’addition utilisée dans cette expression est appelée addition modulo 16.
Plus généralement on parlera d’addition modulo 2n où n est le nombre de bits de la
représentation

1-4- Etablir l’équation de la soustraction de 2 nombres A et B.

On utilise donc 5 + 13 pour calculer 5 – 2 avec + signifiant l’addition modulo 16.
Le codage binaire de 13 est 1101 ,
Le codage binaire de 2 est 0010 .
On voit immédiatement que le codage de 13 s’obtient en inversant tous les bits en ajoutant 1.
De façon générale, on écrit : B – A = B + A + 1 où A représente A inversé bit à
bit.
1-5- Etablir le schéma de principe d’un additionneur-soustracteur, commandable par un signal M et
construit au moyen d’un additionneur, d’inverseurs et d’un multiplexeur.

B A B[1] A[1] B[0] A[0]

1 0 1 0 1 0
Co M Co M

S S[1] S[0]

Additionneur –Soustracteur 1 bit Additionneur –Soustracteur 2 bits

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On souhaite maintenant réaliser l’addition-soustraction de 2 nombres codés sur k×4 bits en cascadant k
additionneurs-soustracteurs 4 bits.

1-6- Quel est le nombre maximal d’additionneurs-soustracteurs 4 bits pouvant être reliés en
cascade sans dégradation des niveaux logiques pour le signal M obtenu en sortie d’une porte TTL
du type 74LS08 par exemple ?

L’entrée de sélection d’un Une porte TTL fournit le courant en

multiplexeur en technologie TTL sortie lorsque la sortie est à l’état haut
absorbe du courant lorsque le signal (courant IOH négatif).
de sélection est à l’état haut 1 La valeur maximale du courant
(courant IIH positif). pouvant être fourni par la porte
Le courant absorbé par l’entrée 74LS08 est de 0,4 mA.
de sélection du multiplexeur 0,4
74LS157 doit être supérieur à La porte 74LS08 peut donc piloter : = 10 multiplexeurs
0,04 mA. 0,04

L’entrée de sélection d’un Une porte TTL absorbe le courant en

multiplexeur en technologie TTL sortie lorsque la sortie est à l’état bas
donne du courant lorsque le signal de
(courant IOL positif).
sélection est à l’état bas 0
La valeur du courant maximal pouvant
(courant IIL négatif).
être absorbé par la porte 74LS08 est de
Le courant donné par l’entrée de 8 mA.
sélection du multiplexeur 74LS157 8
La porte 74LS08 peut donc piloter : = 10 multiplexeurs
est de 0,8 mA. 0,8

La porte ET doit aussi piloter la retenue entrante de l’additionneur 4 bits opérant sur les poids faibles.
En toute rigueur le nombre de multiplexeurs pilotés est donc de 9.

On retiendra le chiffre de 8 correspondant à 1 octet.

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 Afin de traiter des nombres supérieurs à
8 bits on peut utiliser des portes Etat Haut
logiques ‘Bufferisées’ en sortie, par 0,04 mA 1,2 mA
exemple la porte NOR 74LS28.

On pourra ainsi piloter 30 multiplexeurs

0,8 mA 24 mA NOR Bufferisé
avec 1 porte ‘Bufferisée’.
Etat Bas
On peut ainsi travailler au maximum
sur des nombres codés sur 3 octets avec
octet # 0
un reliquat de courant en sortie de la
porte NOR "bufférisée" pouvant servir
pour piloter les multiplexeurs de poids
faibles de l'octet suivant. octet # 1

octet # 2

NOR Bufferisé

octet # 3

Afin de traiter des nombres supérieurs à

8 bits on peut également utiliser des Etat Haut
Buffers, par exemple le 74ALS34. Les 0,04 mA 0,4 mA 0,02 mA 0,4 mA
courants de sortie de ce composants
sont identiques à ceux de la porte ET
74LS08. On pourra donc piloter 8
multiplexeurs avec 1 Buffer. Par contre 0,8 mA 8 mA 0,1 mA 8 mA
les courants d’entrée du Buffer qui sont Etat Bas
plus faibles que ceux du multiplexeur,
autorisent de placer 20 buffers en sortie
octet # 0
de la porte ET à l’état HAUT et 80
buffers à l’état BAS. On retient
évidemment le chiffre le plus buffer
contraignant, soit 20. On peut ainsi octet # 1
travailler au maximum sur des nombres
codés sur 19 octets compte tenu des
courants dans la retenue entrante.
buffer
octet # 2

buffer
octet # 3

buffer

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 1-7- Quel est alors le temps de réponse des circuits à un changement d’état du signal M ?
VA
2 KΩ VCC
B Y
A
VCC 15 pF VY 0
VA
t
VY
VCC 10%

10%
0
t
tpLH tpHL

Les temps de propagation tpLH et tpHL sont mesurés avec une capacité de charge de 15 pF à
partir des approximations linéaires des variations de la tension VY respectivement à la
montée et à la descente.
En l'absence d'informations sur la structure de sortie des portes TTL (et de connaissances de
la part des élèves) on ne peut préciser la forme exacte de la tension VY . On supposera donc
que le taux de croissance, ou de décroissance, de la tension VY est à chaque instant
proportionnel à la capacité placée en sortie. Ainsi les intervalles de temps tpLH et tpHL
seront eux mêmes proportionnels à cette capacité.
On admet qu’une capacité de 15 pF correspond à 3 entrées TTL, donc ici à 3 entrées de
sélection de multiplexeur.
Nous avons 8 multiplexeurs à piloter plus la retenue entrante du 1er additionneur.
8 + 1 × 15 pF = 3 × 15 pF = 45 pF
La capacité de charge est donc maintenant de :
3
Les constantes de temps et par conséquent les temps de propagation de la porte ET seront
donc multipliés par 3.

Les nouveaux temps de propagation seront donc maintenant égaux à 3 × 10 ns = 30 ns.

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