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    TD Sequentielle

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    Zakaria Harrach
    Le document contient plusieurs exercices sur la logique séquentielle, notamment sur la conception d'une horloge numérique à partir d'un signal 50 Hz et sur l'étude d'un registre à décalage à 4 bits.

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    TD sequentielle

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    TD sur la logique squentielle Exercice 1 Quelle est la capacit du compteur (en bits) quil faut utiliser pour compter

    de 0 10000 ? Exercice 2 On souhaite construire une horloge numrique fonctionnant par prlvement du signal 50 Hz du secteur. Le signal secteur sera mis en forme pour obtenir une onde carre pouvant tre utilise par les circuits numriques. Ce signal carr 50 Hz sert d'horloge un compteur qui divise la frquence initiale par 50 pour produire un signal de 1 Hz. Celui-ci est ensuite appliqu l'entre d'une srie de compteur qui gnrent les secondes, les minutes et les heures.

    A partir du composant HEF 4040 : - Raliser le compteur modulo 50 partir du composant HRF4040 vu en cours. - Raliser le compteur grainant les secondes et les minutes.

    Exercice 3 Etude dun registre dcalage. Ce circuit est capable de convertir des donnes reues bit par bit en un mot binaire sur 4 bits. Complter le chronogramme
    Q0 Q1 D D Q2 D Q3

    H t D t Q0 t Q1 t Q2 t Q3 t

    Exercice 4 Soit le schma du compteur synchrone 4 bits suivant :

    JKC

    JKD

    Avantage dune structure synchrone :

    Etablir les chronogrammes de fonctionnement des sorties QA, QB, QC et QD de ce compteur.

    H t JKC t JKD t QA t QB t QC t QD t

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