SISTEMAS

COMBINACIONALES
Unidad 3
DEFINICIÓN
▪ Se denomina sistema combinacional o lógica combinacional a todo sistema digital en
el que sus salidas son función exclusiva del valor de sus entradas en un momento
dado, sin que intervengan en ningún caso estados anteriores de las entradas o de las
salidas. Las funciones booleanas –compuestas por operadores OR, AND, NAND,
XOR– se pueden representar íntegramente mediante una tabla de verdad. Por tanto,
carecen de memoria y de retroalimentación.
PASOS PARA REALIZAR UN SISTEMA
COMBINACIONAL
1. Especificar el sistema
1. Se refiere a el análisis del problema para identificar el propósito del diseño y se
identifican las variables.
2. Determinar entradas y salidas
1. Se plantean las entradas y salidas que intervienen en el sistema.
2. Se realiza un bloque digital.
3. Trasladar el comportamiento a una tabla de verdad
1. Una vez que está comprendido el problema y en función de las variables se genera
una tabla en donde se plantee la salida deseada.
4. Construir los mapas de Karnaugh
1. Por cada salida se debe crear un mapa de Karnaugh que especifique el
comportamiento del sistema.
5. Se obtienen las ecuaciones simplificadas
6. Implementar el sistema combinacional en un simulador y con ISE DESIGN
EJEMPLO: CONTROL DE LUZ
▪ Un pasillo cuenta con una luz (L) y dos interruptores (A y B), cada uno de ellos con
dos posiciones (derecha e izquierda). Para que la luz se encienda los interruptores
deben estar en posiciones distintas. Si los dos están a la derecha, la luz estará
apagada. Cuando se modifique uno, la luz se encenderá. Y cuando, a continuación,
se modifique el otro, se apagará.
ESPECIFICAR EL SISTEMA
Propósito
Encender un foco siempre que uno de los interruptores se encuentre
activado.

Cuento con
▪ Una luz (L)
▪ Dos interruptores (A y B)
DETERMINAR ENTRADAS Y SALIDAS
▪ L es mi salida
▪ A y B son entradas

Encendido de
L
una luz
B
TRASLADAR EL COMPORTAMIENTO A UNA
TABLA DE VERDAD
A B L
0 0 0
0 1 1
1 0 1
1 1 0
CONSTRUIR LOS MAPAS DE KARNAUGH

A B L
0 1
0 0 0
1 0
0 1 1
1 0 1
1 1 0
OBTENER ECUACIÓN SIMPLIFICADA

A B L
0 1
0 0 0
1 0
0 1 1
1 0 1
1 1 0 L=A’B+AB’=A XOR B
IMPLEMENTAR EL SISTEMA COMBINACIONAL
EN CROCODILE CLIPS Y CON ISE DESIGN
EJERCICIO DE DEPÓSITOS
▪ En una nave se han instalado tres depósitos de aceite de oliva (d1, d2 y d3). Cada
uno de ellos tiene instalado una boya en la parte superior para indicar que está
completamente lleno. Para señalizar de forma simple el estado del conjunto de los
depósitos, se ha colocado un panel a la entrada de la nave que tiene tres pilotos de
colores diferentes: Rojo (R), Naranja (N) y Verde (V).
▪ La lógica de los pilotos es la siguiente:
• El piloto V se activa cuando no hay ningún depósito lleno.
• El piloto N se activa cuando hay un único depósito lleno.
• El piloto R se activa cuando el número de depósitos llenos es mayor que 1.
▪ Se pide obtener las ecuaciones lógicas simplificadas del control de los tres pilotos.
CONTROL DE 3 LUCES
▪Se quiere diseñar un sistema de tres
interruptores (B1, B2 y B3) y una bombilla
(L), de manera que se encienda L cuando
haya al menos dos interruptores activados.
SUMADOR COMPLETO
DE 4 BITS
SUMA
▪ La adición se realiza mediante un circuito lógico llamada sumador. Su función es
sumar dos números binarios (que se aplican a las entradas A y B, junto con una
entrada de acarreo C ) y genera la suma (Σ) y un acarreo de salida (C ).
111
1010 1111
+ 0100 +0101
1 110 1 01 0 0
MEDIO SUMADOR
MS

+0 +0 +1 +1
0 1 0 1 A
0 1 1 10 C
B

A B C S
0 0 0 0 C= AB A
S
0 1 0 1 S=A’B+AB’= A XOR B
B
1 0 0 1
1 1 1 0
SUMADOR COMPLETO
X Y Z S C

0 0 0 0 0 Y’Z’ Y’Z YZ YZ’

0 0 1 1 0 X’ 0 1 0 1
X 1 0 1 0
0 1 0 1 0

0 1 1 0 1 S=X’Y’Z+X’YZ’+ XY’Z’+XYZ

1 0 0 1 0

1 0 1 0 1 Y’Z’ Y’Z YZ YZ’

1 1 0 0 1 X’ 0 0 1 0
X 0 1 1 1
1 1 1 1 1

C= YZ+ XZ +XY
DIAGRAMA DE BLOQUES
1
B3 A3 C3 B2 A2 C2 B1 A1 C1 B0 A0
1010
+0011
1101
SC SC SC MS
111
1111
+0111
10110 C S3 S2 S1 S0
SUMADORES CON
ACARREO
SUMADORES EN PARALELO DE CUATRO BITS
TABLA DE VERDAD DE UN SUMADOR EN
PARALELO DE 4 BITS
▪ La tabla de verdad de un sumador de 4 bits. En algunas hojas de características, las
tablas de verdad se denominan tablas de función o tablas de verdad funcionales. El
subíndice n representa los bits del sumador y puede ser igual a 1, 2, 3 o 4 para un
sumador de 4 bits. Cn acarreos C1 , C2 y C3 se generan internamente. C0 es un
acarreo de entrada externo y C4 es una salida.
EJEMPLO
▪ Utilizar la tabla de verdad del sumador en paralelo de 4 bits (Tabla) para hallar la
suma y el acarreo de salida correspondientes a los siguientes dos números
binarios de 4 bits, siendo el acarreo de entrada (Cn-1 ) igual a 0:
SOLUCIÓN
SUMADOR DE ACARREO SERIE
▪ El retardo acumulado a través de todas las etapas de sumador es el tiempo de
suma del “caso peor”. El retardo total puede variar dependiendo del bit de
acarreo generado por cada sumador completo. Si se suman dos números que no
generan acarreos (0) entre las etapas, el tiempo de suma es simplemente el tiempo
de propagación de un solo sumador desde que se aplican los bits de datos en las
entradas hasta que aparece la salida de suma.
SUMADOR DE ACARREO ANTICIPADO
▪ La generación de acarreo tiene lugar cuando el sumador completo genera
internamente un acarreo de salida. Sólo cuando ambos bits de entrada son 1 se genera
un acarreo. El acarreo generado, Cg , se expresa como la función AND de los 2 bits de
entrada, A y B.
▪ C = AB
▪ La propagación de acarreo tiene lugar cuando el acarreo de entrada se transmite
como acarreo de salida. Un acarreo de entrada puede ser propagado por el sumador
completo cuando uno o ambos bits de entrada son igual a 1. El acarreo propagado, Cp
, se expresa como la función OR de los bits de entrada. p
▪ C=A+B
▪ En la Figura se ilustran las condiciones para la generación de acarreo y la propagación
de acarreo. Las tres puntas de flecha simbolizan la propagación.
▪ El acarreo de salida de un sumador completo puede expresarse en función del
acarreo generado (Cg ) y el acarreo propagado (Cp ). El acarreo de salida (Cout )
es un 1 si el acarreo generado es 1 O si el acarreo propagado es 1 Y el acarreo de
entrada (Cin ) es 1. En otras palabras, obtenemos un acarreo de salida de 1 si el
sumador completo los genera (A = 1 AND B = 1) o si el sumador propaga el
acarreo de entrada (A = 1 OR B = 1) AND C = 1. Esta relación se expresa del
siguiente modo:
▪ Cout=Cg+CpCin
▪ Veamos ahora cómo se puede aplicar este concepto a un sumador paralelo, cuyas
etapas individuales se muestran en el ejemplo de 4 bits de la Figura. Para sumador
completo, el acarreo de salida depende del acarreo generado (Cg ), el acarreo
propagado (Cp ) y su acarreo de entrada (Cin ). Las funciones Cg y Cp para cada
etapa están disponibles de forma inmediata tan pronto como se aplican los bits de
entrada A y B y el acarreo de entrada del sumador menos significativo (LSB), ya que
sólo dependen de estos bits. El acarreo de entrada de cada etapa es el acarreo de
salida de la etapa anterior.
RESTADOR
▪ Medio restador (a-b)

c=a’b
d= a xor b
a b c d
0 0 0 0
0 1 1 1
1 0 0 1
1 1 0 0
 0 0 1 1
-0 -1 -0 -1

RESTADOR COMPLETO 00 11 01 00

A B Cin R Cout
0 0 0 0 0 0 1 0 1
0 0 1 1 1 1 0 1 0
0 1 0 1 1 R=A’B’Cin+A’BCin’+ AB’CiN’+ABCin
0 1 1 0 1
B’C’ B’C BC BC’
1 0 0 1 0
A’ 0 1 1 1
1 0 1 0 0 A 0 0 1 0
1 1 0 0 0
1 1 1 1 1 Cout=A’C+A’B+BC
 1010
- 0110
00100
COMPARADORES
▪ La función básica de un comparador consiste en comparar
las magnitudes de dos cantidades binarias para
determinar su relación. En su forma más sencilla, un
circuito comparador determina si dos números son iguales.
IGUALDAD
▪ La puerta OR-exclusiva se puede emplear como un comparador básico, ya que su
salida es 1 si sus dos bits de entrada son diferentes y 0 si son iguales. La Figura
muestra una puerta OR-exclusiva utilizada como comparador de 2 bits.
0
0 1

0
1
1
0 1 A B XOR Xor’

1 0 0 0 1
0 1 1 0
1 0 1 0
1 1 0 1

A= 10
A0= 0 A0=B0
A1=1

B= 10
B0=0 A1=B1
B1=1
EJERCICIO
▪ Aplicar cada uno de los siguientes conjuntos de números binarios a las entradas
del comparador de la Figura y determinar la salida, evaluando los niveles lógicos a
través del circuito.
(a) 10 y 10 0
0 1
A B
0
A=A1A0=10
1
B=B1B0 =10 1
MSB LSB 0 1
1
(B) 11 Y 10
SOLUCIÓN
(a)
▪ La salida es 1 para las entradas 10 y 10, como se muestra en la Figura (a).
(b)
▪ La salida es 0 para las entradas 11 y 10, como se muestra en la Figura (b).
DESIGUALDAD
▪ Además de disponer de una salida que indica si los dos números son iguales,
muchos circuitos integrados comparadores tienen salidas adicionales que indican
cuál de los dos números que se comparan es el mayor.
▪ Esto significa que existe una salida que indica cuándo el número A es mayor que el
número B (A > B) y otra salida que indica cuándo A es menor que B (A < B), como
se muestra en el símbolo lógico del comparador de cuatro bits de la Figura.
EJERCICIO
▪ Determinar las salidas A = B, A > B y A< B para los números
de entrada mostrados en el comparador de la Figura.
SOLUCIÓN
▪ El número que hay en las entradas A es 0110 y el
número que hay en las entradas B es 0011. La salida
A> B está a nivel ALTO y las restantes salidas están
a nivel BAJO.
▪ Para determinar una desigualdad entre los números binarios A y B, en primer
lugar se examina el bit de mayor orden de cada número. Las posibles condiciones
son las siguientes:
▪ Estas tres operaciones son válidas para cada posición que ocupen
los bits dentro del número.
▪ Procedimiento general utilizado en un comparador
▪ Comprobar una desigualdad en cualquier posición de bit, comenzando
por los bits más significativos (MSB).
▪ Cuando se encuentra una desigualdad, la relación entre ambos números
queda establecida y cualquier otra desigualdad entre bits con posiciones
de orden menor debe ignorarse, ya que podrían indicar una relación
entre los números completamente opuesta.
▪ La relación de más alto orden es la que tiene prioridad.
COMPARADOR PARA N BITS
A3A2A1A0 1000 1100 1010 1111
B3B2B1B0 0111 1011 1001 1110
DECODIFICADORES
▪ La función básica de un decodificador es detectar la
presencia de una determinada combinación de bits
(código) en sus entradas y señalar la presencia de este
código mediante un cierto nivel de salida. En su forma
general, un decodificador posee n líneas de entrada para
gestionar n bits y en una de las 2n líneas de salida indica la
presencia de una o más combinaciones de n bits.
EL DECODIFICADOR BINARIO BÁSICO
▪ Supongamos que necesitamos determinar cuándo aparece el número binario 1001
en las entradas de un circuito digital. Se puede utilizar una puerta AND como
elemento básico de decodificación, ya que produce una salida a nivel ALTO sólo
cuando todas sus entradas están a nivel ALTO. Por tanto, debe asegurarse de que
todas las entradas de la puerta AND estén a nivel ALTO cuando se introduce el
número 1001, lo cual se puede conseguir invirtiendo los dos bits centrales (cuyos
bits son 0), como se muestra en la Figura.
EJERCICIO
▪ Determinar la lógica requerida para decodificar el número binario
1011 de manera que produzca un nivel ALTO en la salida.
SOLUCIÓN
EL DECODIFICADOR DE 4 BITS
▪ Para poder decodificar todas las posibles combinaciones de
cuatro bits, se necesitan dieciséis puertas de decodificación
(24 =16).
▪ Este tipo de decodificador se denomina comúnmente
decodificador de 4 líneas a 16 líneas, ya que existen cuatro
entradas y dieciséis salidas, o también se le llama
decodificador 1 de 16, ya que para cualquier código dado en
las entradas, sólo se activa una de las dieciséis posibles
salidas.
▪ En la Tabla se muestra una lista de los dieciséis códigos
binarios y sus correspondientes funciones de decodificación.
EL DECODIFICADOR BCD A 7-SEGMENTOS
▪ El decodificador BCD a 7-segmentos acepta el código BCD en sus entradas y
proporciona salidas capaces de excitar un display de 7-segmentos para generar
un dígito decimal. En la Figura se muestra el diagrama lógico de un decodificador
básico de 7-segmentos.
VAMOS A DISEÑAR…
 A3 A2 A1 A0 a b c d e f g a=A2A1’A0’+A3’A2’A1’A0
A1A0
0 0 0 0 0 0 0 0 0 0 1 A3 A2 A1’A0’ A1’A0 A1A0 A1A0’
A3’A2’
0 1 0 0
0 0 0 1 1 0 0 1 1 1 1
A3’A2
1 0 0 0
0 0 1 0 0 0 1 0 0 1 0
A3A2
X X X X
0 0 1 1 0 0 0 0 1 1 0 A3A2’
0 0 X X
0 1 0 0 1 0 0 1 1 0 0
0 1 0 1 0 1 0 0 1 0 0 A1A0 A1A0
A3 A2 A1’A0’ A1’A0 A1A0 A1A0’ A3 A2 A1’A0’ A1’A0 A1A0 A1A0’
0 1 1 0 0 1 0 0 0 0 0 A3’A2’ A3’A2’

0 1 1 1 0 0 0 1 1 1 0 A3’A2 A3’A2

1 0 0 0 0 0 0 0 0 0 0 A3A2 A3A2

1 0 0 1 0 0 0 1 1 0 0 A3A2’ A3A2’

A1A0
A3 A2 A1’A0’ A1’A0 A1A0 A1A0’ A1A0
A1A0
A3 A2 A1’A0’ A1’A0 A1A0 A1A0’ A1A0
A3’A2’ A3 A2 A1’A0’ A1’A0 A1A0 A1A0’
A3’A2’ A3 A2 A1’A0’ A1’A0 A1A0 A1A0’
A3’A2’
A3’A2’
A3’A2
A3’A2
0 1 3 2
A3’A2
A3’A2
A3A2
A3A2
4 5 7 6
A3A2
A3A2
A3A2’
A3A2’
12 13 15 14
A3A2’
A3A2’
8 9 11 10
 y’z’ y’z yz yz’
a’b’ 1 0 1 1 a=yz’+a’y+by+az’ W X Y Z a b c d e f g
a’b 0 1 1 1 +b’z’+a’bz+ab’y’ 0 0 0 0 1 1 1 1 1 1 0
1 0 1 1 0 0 0 1 0 1 1 0 0 0 0
ab b=
ab’ 1 1 0 1 0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
1 1 1 1 1 1 1 0
0 1 0 0 0 1 1 0 0 1 1
1 0 1 0 1 1 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 0 0 0 1 0 0
0 1 1 0 1 0 1 1 1 1 1
1 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 1
1 0 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 1 1
0 1 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 1
1 1 0 1 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1
1 0 1 0 1 0 1 1 1 0 1 1 0 0 1 1 1 1 1
1 1 0 0 1 0 0 1 1 1 0
1 0 0 0 0 0 1 1
1 1 0 1 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1
1 1 1 0 1 0 0 1 1 1 1
1 0 1 1 0 1 1 1
1 1 1 1 1 0 0 0 1 1 1
1 1 1 1 1 1 1 1
CODIFICADOR
▪ Es un circuito lógico combinacional que, esencialmente, realiza la función
“inversa” del decodificador.
▪ Un codificador permite que se introduzca en una de sus entradas un nivel activo
que representa un dígito, como puede ser un dígito decimal u octal, y lo convierte
en una salida codificada, como BCD o binario.
▪ Los codificadores se pueden diseñar también para codificar símbolos diversos y
caracteres alfabéticos.
▪ El proceso de conversión de símbolos comunes o números a un formato codificado
recibe el nombre de codificación.
CODIFICADOR DECIMAL-BCD
▪ Este tipo de codificador tiene diez entradas, una para cada
dígito decimal, y cuatro salidas que corresponden al código
BCD, como se muestra en la Figura. Este es un codificador
básico de 10-líneas a 4-líneas.
▪ El código BCD (8421) se muestra en la Tabla. A partir de esta
tabla podemos determinar la relación entre cada bit BCD y los
dígitos decimales, con el fin de analizar la lógica. Por ejemplo,
el bit más significativo del código BCD, A , es siempre un 1
para los dígitos decimales 8 o 9.
▪ La expresión OR para el bit A en función de los dígitos
decimales puede por tanto escribirse como:
▪ Ahora vamos a implementar el circuito lógico necesario para codificar en código
BCD cada dígito decimal, utilizando las expresiones lógicas que se acaban de
desarrollar. C
MULTIPLEXOR
▪ El multiplexor es el circuito lógico combinacional equivalente a un interruptor
mecánico giratorio de varias posiciones, tal como el componente que sirve para
seleccionar las bandas de un receptor de radio.
▪ Permite dirigir la información binaria procedente de diversas fuentes a una única
línea de salida, para ser transmitida a través de ella, a un destino común.
▪ Disponen de: hasta 2n líneas de entrada de datos, una única de salida y n entradas
de selección; que habilitan y ponen en contacto uno de los terminales de entrada
de datos con el de salida.
El circuito combinacional integrado multiplexor, suele tener: 8 entradas de datos (bits), 3
entradas de selección (address) y una única salida e datos.
Por ejemplo cuando en las entradas de selección está activa la combinación 010
Equivalente a la entrada de información número 2, en la salida aparecerá el bit que en
ese momento haya en la entrada 2 es decir un 1, ya que esta es la entrada que hemos
seleccionado para comunicarla con la salida.
Se puede observar el conexionado en la figura siguiente , obtenida de su data
sheet, del multiplexor 74151, con las tres entradas de selección (S2, S1 y S0),
las ocho entradas de datos (I7, I6, I5, I4, I3, I2, I1 e I0), Una entrada de inhibición
( ) una salida ( ) y otra salida más que es la negada de la anterior ( )
 EJEMPLO
1-.Si el Enable está en alto activo, el
circuito está apagado.
2-.Si el Enable está en bajo activo, el
circuito funciona y selecciona la entrada
atribuida a la señal de control.
D1 D0 S0 Z
0 0 0/1 0
0 1 0/1 S0’
1 0 0/1 S0
1 1 0/1 1
DISEÑO DE UN MULTIPLEXOR
PASO 1
▪ Se procede a la implementación de una tabla de verdad, en la cual se aprecian los
valores de la salida dependiendo de el valor de la señal de control y de la señal de
habilitación(enable)
PASO 2
▪ Minimización mediante mapas de Karnaugh:
DADA LA SIGUIENTE TABLA DE VERDAD,
CONSTRUIR UN MULTIPLEXOR DE 8 CANALES
IMPLEMENTADO PUERTAS LÓGICAS:
VAMOS A ISE DESIGN
▪ Z=
A’B’C’I0+A’B’CI1+A’BC’I2+A’BCI3+AB’C’I4+AB’CI5+
ABC’I6+ABCI7
SIMULACIÓN
EJERCICIO
▪ Utilizar multiplexores 74LS151 y cualquier otra lógica necesaria para multiplexar
16 líneas de datos en una única línea de salida de datos.
Ejercicio
 Ejercicio
A

A B C
1
1

1
1
DEMULTIPLEXOR
▪ También llamado DeMux, Como ya vimos tiene una única entrada y 2, 4. 8,
16....salidas, siempre 2 elevado a n, siendo n el número de entradas de
selección.
▪ Depende del código en las entradas de selección la entrada saldrá por un
canal determinado u otro.
▪ Veamos el 1 a 4.
▪ Tendrá 1 entrada, 4 salidas y 2 entradas de selección.
SALIDA EN FUNCIÓN DE LA ENTRADA DE
SELECCIÓN
▪ El número en binario de las entradas de selección que me determina la salida empieza a
escribirse por la entrada de selección b.
▪ Cuando b = 0 y a = 0 es el número 00 que representa el primer número binario y
entonces la entrada saldrá por la primera salida, en este caso por la salida A.
▪ Cuando b = 0 y a = 1 es el número 01 que representa el segundo número binario y
entonces la entrada saldrá por la segunda salida, en este caso por la salida B.
▪ Cuando b = 1 y a = 0 es el número 10 que representa el tercer número binario y
entonces la entrada saldrá por la tercera salida, en este caso por la salida C.
▪ Y así sucesivamente.
▪ De igual forma funciona el 1 a 8 o el 1 a 16.
▪ Como el caso de los multiplexores tienen patilla enable y pueden tener patillas que
trabajen a lógica positiva o negativa.
▪ Un circuito integrado típico DEMUX es el CI 74156.
LA PROPIEDAD UNIVERSAL DE
LAS PUERTAS NAND Y NOR
CIRCUITO LÓGICO NAND
▪ Una puerta NAND puede expresarse como una función NAND o una función
negativa OR, ya que por el teorema de DeMorgan:
▪ Considerando el circuito lógico de la Figura, la expresión de salida se desarrolla
según los pasos siguientes:
▪ Como puede ver en la Figura, la expresión de salida, AB + CD, corresponde a la
forma de dos términos que se multiplican (AND) y luego se suman (OR). Esta
expresión muestra que las puertas G2 y G3 actúa como puertas AND, y la puerta
G1 actúa como puerta OR, como ilustra la Figura 5.19(a). En la parte (b) de esta
figura se presenta este circuito con los símbolos NAND para las puertas G2 y G3, y
un símbolo de la puerta negativa-OR para la puerta G1.
EJERCICIO
▪ Volver a dibujar el diagrama lógico y desarrollar la expresión de salida para el
circuito de la Figura, utilizando los símbolos duales adecuados.
SOLUCIÓN
(((AB)’C)’ ((DE)’F)’)’=(((A’+B’)C)’((D’+E’)F)’)’
((A’+B’)C)’’+((D’+E’)F)’’=(A’+B’)C+(D’+E’)F
EJERCICIO
▪ Implementar las siguientes expresiones mediante lógica NAND usando los
símbolos duales apropiados:
a) ABC+DE
b) ABC+D’+E’
SOLUCIÓN
▪ Implementar las siguientes expresiones mediante lógica NAND usando los
símbolos duales apropiados:
a) ABC+DE
b) ABC+D’+E’
EJERCICIO
Implementar la expresión usando un diagrama lógico NAND.
LÓGICA NOR
▪ Una puerta NOR puede funcionar como NOR o como negativa-AND, como
demuestra el teorema de DeMorgan:
EJEMPLO
▪ Consideremos el diagrama lógico NOR de la Figura. La expresión de salida se
desarrolla así:
EJERCICIO
▪ Utilizando los símbolos duales apropiados, dibujar de nuevo el diagrama lógico y
desarrollar la expresión de salida para el circuito de la Figura
SOLUCIÓN
A’B’

((A’B’)+C)’

X= ((A’B’)+C)’’ ((D’E’)+F)’’= ((A’B’)+C) ((D’E’)+F)

D’E’
((D’E’)+F)’
EJERCICIO
▪ Implementar la expresión usando un diagrama lógico NOR.
FUNCIONAMIENTO DE UN SISTEMA DIGITAL
CON UN TREN DE PULSOS COMO ENTRADA
▪ Ahora realizaremos varios ejemplos de circuitos lógicos combinacionales con
entradas que son trenes de impulsos.
▪ Hay que tener en mente que la operación lógica de las puertas es la misma para
impulsos que para niveles continuos de entrada.
▪ En cualquier instante determinado, la salida de un circuito lógico depende de sus
entradas en ese instante, por lo que son de importancia capital las variaciones con
el tiempo de las entradas.
EJEMPLO
▪ Determinar la forma de onda de salida X para el circuito de la Figura, cuando se
aplican las entradas A, B y C que se indican.

X
EJEMPLO
▪ Dibujar el diagrama de tiempos para el circuito de la Figura, especificando las
salidas de las puertas G1, G2 y G3, siendo las entradas las formas de onda A y B
que se indican

G2

G3

G1
EJERCICIO
▪ Determinar la forma de onda de salida X para el circuito lógico de la Figura (a),
hallando en primer lugar las formas de onda intermedias en los puntos Y1, Y2, Y3 e
Y4. Las formas de onda de entrada son las que se indican en la Figura (b).
SOLUCIÓN
▪ Determinar la forma de onda de
salida X para el circuito lógico
de la Figura (a), hallando en
primer lugar las formas de onda
intermedias en los puntos Y1, Y2,
Y3 e Y4. Las formas de onda de
entrada son las que se indican
en la Figura (b).
Ejercicio 6.1
1. Para el sumador completo de la Figura 6.4, determinar el estado lógico (1 o 0) a la salida de
cada puerta para las siguientes entradas:
SOLUCIÓN
a) Σ=1
b) Σ=0
c) Σ=1
2. ¿Cuáles serían las entradas que producirían en un sumador completo las siguientes
salidas?
(a) Σ = 0, Cout = 0 0
0 0 0
(b) Σ = 1, Cout =0 0 0
(c) Σ = 1, Cout = 1
(d) Σ = 0, Cout = 1 0
0

A B A.B A+B AXOR

B
0 0 0 0 0
0 1 0 1 1
1 0 0 1 1
1 1 1 1 0
3. Determinar las salidas de un sumador completo para cada una de las siguientes
entradas:
(a) A = 1, B = 0, Cin = 0 (b) A = 0, B = 0, Cin = 1
(a) A = 0, B = 1, Cin = 1 (d) A = 1, B = 1, Cin = 1
4. Para el sumador en paralelo de la Figura 6.76, determinar la suma completa
mediante el análisis del funcionamiento lógico del circuito. Comprobar el resultado
sumando manualmente los dos números de entrada.
5. Repetir el Problema 4 para el circuito y las condiciones de entrada de la Figura
6.77.
 6. Las formas de onda de entrada de la Figura 6.78 se aplican a un sumador de 2 bits.
Determinar, mediante un diagrama de tiempo, las señales correspondientes a la
suma y a la salida de acarreo, en función de las entradas.

Σ1

Cout1
7. Las siguientes secuencias de bits (el bit de la derecha es el primero) se aplican a
las entradas de un sumador en paralelo de 4 bits. Determinar la secuencia de bits
resultante en cada salida.
A1 1001 A2 1110 A3 0000 A4 1011
B1 1111 B2 1100 B3 1010 B4 0010
8. En las pruebas de un sumador completo de 4 bits 74LS83, se observan los
siguientes niveles de tensión en sus pines: 1-ALTO, 2-ALTO, 3-ALTO, 4-ALTO, 5-BAJO,
6-BAJO, 7-BAJO, 9-ALTO, 10-BAJO, 11-ALTO, 12-BAJO, 13-ALTO, 14-ALTO y 15-ALTO.
Determinar si el circuito integrado funciona correctamente.

C4=1 Co=1

A4=1 A3=1 A2=X A1=0

+
B4=x B3=1 B2=0 B1=1
𝐶4 = 1Σ4 = 1 Σ3=1 Σ2=0 Σ1=1
9. Cada uno de los ocho sumadores completos de un sumador de 8 bits con acarreo
anticipado presenta los siguientes retardos de propagación:
A a Σ y Cout: 40 ns
B a Σ y Cout: 40 ns
Cin: 35 ns
Cin a Cout: 25 ns
Determinar el tiempo total máximo necesario para sumar dos números de 8 bits.
9. Cada uno de los ocho sumadores completos de un sumador de 8 bits con acarreo
anticipado presenta los siguientes retardos de propagación:
A a Σ y Cout: 40 ns
B a Σ y Cout: 40 ns
Cin: 35 ns
Cin a Cout: 25 ns
Determinar el tiempo total máximo necesario para sumar dos números de 8 bits.

Cout1=Cg1+Cp1Cin1
10101010
Cout2=Cg2+Cp2Cin2
11110000
Cout3=Cg3+Cp3Cin3
Cout4=Cg4+Cp4Cin4
Cout5=Cg5+Cp5Cin5
Cout6=Cg6+Cp6Cin6
Cout7=Cg7+Cp7Cin7
25ns+ 25ns+ 25ns+ 25ns+ 25ns+ 25ns+40ns+35ns=225ns
Cout8=Cg8+Cp8Cin8
10. Indicar qué circuitería adicional es necesaria para convertir en sumador de 4
bits de acarreo anticipado de la Figura 6.18 en un sumador de 5 bits
11. Se aplican las formas de onda mostradas en la Figura 6.79 a las entradas del
comparador. Determinar la señal de salida (A=B).
12. Para el comparador de 4 bits de la Figura 6.80, dibujar cada forma de onda de
salida para las entradas que se muestran. Las salidas son activas a nivel ALTO.
 Solución

<
=
>
13. Para los siguientes grupos de números binarios, determinar los estados de salida
para el comparador de la Figura 6.22.
(a) A3A2A1A0 = 1100; B3B2B1B0 = 1001
(b) A3A2A1A0 = 1000; B3B2B1B0 = 1011
(c) A3A2A1A0 = 0100; B3B2B1B0 = 0100
SOLUCIÓN
(a) A3A2A1A0 = 1100; B3B2B1B0 = 1001
(b) A3A2A1A0 = 1000; B3B2B1B0 = 1011
(c) A3A2A1A0 = 0100; B3B2B1B0 = 0100

(a) (b) (c)

1 0 0
0 0 1
0 1 0
14. Cuando en la salida de cada puerta de decodificación de la Figura 6.81 hay un
nivel ALTO, ¿cuál es el código binario que aparece en sus entradas? El bit más
significativo (MSB) es A3.
15. ¿Cuál es la lógica de decodificación para cada uno de los siguientes códigos, si
se requiere una salida activa a nivel ALTO (1)?
(a) 1101 (b) 1000 (c) 11011 (d) 11100 (e) 101010 (f) 111110 (g) 000101 (h) 1110110
16. Resolver el Problema 13, suponiendo que se requiere una salida activa a nivel
BAJO (0).

13. Para los siguientes grupos de números binarios, determinar los estados de salida
para el comparador de la Figura 6.22.
(a) A3A2A1A0 = 1100; B3B2B1B0 = 1001
(b) A3A2A1A0 = 1000; B3B2B1B0 = 1011
(c) A3A2A1A0 = 0100; B3B2B1B0 = 0100
17. Se desea detectar únicamente la presencia de los códigos 1010, 1100, 0001 y
1011. Para indicar la presencia de dichos códigos se requiere una salida activa a
nivel ALTO. Desarrollar la lógica de decodificación mínima necesaria que tenga una
única salida que indique cuándo cualquiera de estos códigos se encuentra en las
entradas. Para cualquier otro código, la salida ha de ser un nivel BAJO.
18. Si se aplican las formas de onda de entrada a la lógica de decodificación de la
Figura 6.82, dibujar las formas de onda de salida en función de dichas entradas.