Tema 1 Arquitectura PDF

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blancarg02
Arquitectura de Computadores
2º Grado en Ingeniería Informática
Escuela Técnica Superior de Ingenieros Informáticos

Universidad Politécnica de Madrid
Reservados todos los derechos.

No se permite la explotación económica ni la transformación de esta obra. Queda permitida la impresión en su totalidad.
Arquitectura
'
i
'
ri
iii. : :
' " T
I I
" T i
L
"
,
, ( ,
Tema 1 entrada/salida :
Pcrigcricos
ES necesario unificar la version HW de los periféricos .
Modulo EIS : ocultan las particularidades de cada periferia .

La CPU solo dialoga con los mod .
MODULOS DE EIS
Tienen dos interfaces ,
una
para dialogar con la CPU y otra con el periferia
•
Reg Control: Envía ordenes al módulo de entrada -
salida ( Incluye parámetros especificas de una función )

.
.
Rcg
•
Estado : Se utiliza para que el procesador pueda recibir inso como si los datos han llegado correctamente
•
Reg .
Datos : Todos los datos viajan a este registro y tienen un almacenamiento temporal .
Reg Entrada : Pueden leídos

•
. ser si se les deja pasar .
Reg
•
.
Salida : Se puede escribir para enviar información al periférico
• Bus de datos Don -1 si 1 entonces los datos

= se pone a se
guardan
•
AO - n -1
: Indica el
registro que se
quiere leer o escribir .
CICLO DE BUS EIS

Su operación básica es intercambiar informacion entre los elementos del bus luego hay × señales de
control que ayudan al bus a saber donde va a

parar la informacion .
Para poder ayudar a la CPU a realizar funciones como la transferencia de datos ,

necesitaremos programarlo nosotros
las / ( Orig
}
con instrucciones OUT → dest )
- . _
"" ^^ Hector" militan ld Y St en su
lugar ← Mapas de dir .
único
/ ( dest
.
origen,
IN ←
_ . _
Con estas dos instrucciones seremos capaces de dialogar con los periféricos .
Un espacio de direccionamiento son una lista de direcciones .
En estos casos tenemos 2 de direccionamiento leer /escribir direcciones de memoria direccionamiento

espacios uno para o otro
los puertos de entrada / salida Por tanto 11000 puede significar dos La elección de
que leer hará mediante
para .
cosas .
se
una señal de control IOREOT ,

si el procesador no tiene esta señal
quiere decir
que el computador no tiene modulo EIS .
Decodificación de direcciones EIS
•
Direccionamiento geográfico :(Conjunto de direcciones prefijadas para cada ranura ( Demasiado rígido para Els ,
• Direccionamiento lógico :
rango de direcciones configurables mediante interruptores en cada ranura ( laborioso y propenso a errores)
• Bus PCI Combinacion de las otras Tiene direccionamiento lógico configurable mediante registros de configuración Dichos
registros
: . un .
le aplica direc la iniciación Esto realiza rutina de configuración

se un .
geográfico en .
se como .
Tecnicas de EIS
Buscan un mejor aprovechamiento de la CPU los periferias son
muy lentos CPU , módulo EIS periferias son
ya que .
y
independientes .
→ •
programada
Tecnicas de Els de la CPU las de la EIS
/
grado de participación en operaciones →
interrupciones
Los
:
• ×
• × DMA
incluida
a-
aqui
la
comprobaci
va
datosón .
los
de
a64b0469ff35958ef4ab887a898bd50bdfbbe91a-5419948
•
EIS las las ( el procesador leyendo
programada o directa : fases realiza la CPU tiene
que estar todo el rato el dato)
la sincronización se realiza mediante instrucciones en un bucle de espera .
⑦ Se activa la señal on
, y
se coloca
el dato justo después se activa la señal
STROBE ,
esto pasará periódicamente hasta
que se apague la señal on .
② La activación del ONIOFF depende de
un registro de un Dit . Tambien tenemos un
registro de datos donde se almacenan los
datos y un biestable cincelado a este
que se pondrá a 1 cuando el valor
del biestable Cstrove) es = 1 .
Cada biestable tiene un blogger ( su tmñ depende de la cantidad de bits del registro sx bit)
Ejemplo
1
100 MIPS TI ÓO
1µs
→ =
= 10ns
Joz
=
N = 1000 B
10° 131s
vtransg = tacc +
ttransg = 1ms +
¥013Bls = 2 ms =
2000µs
tacc = 1ms

tfy = YI ✗ 1000 = 4000J =
40µs
tfg =
2000 -
40 =
1960µs
%S En
%T agotó 2% 98%
= =
=
=
2000
Entrada / Salida por interrupciones
la CPU no se
encarga de la sincronización .
El módulo avisa a la CPU cuando esté listo para la
nueva transferencia .
Se ahorra mucho tiempo de CPU que se utiliza para otros programas .
La sincronización
es ajena a la CPU .
M EIS P PAL El modulo entrada/salida activa la

_
suele ser a nivel bajo interrumpe el proceso
, y
INT -
, comienza ejecutar otra ejecución paralela
-
a
zag señal de petición de interrupción la
mantiene y
\¥= }
-
instrucciones de la interrupción mantiene hasta que el procesador la
maneja .
CPU Antes de leer la sig instrucción

- INT
INT siempre se comprueba que INT no

-
Ejecutar y escuchar
-
donde esta la rutina del tratamiento de la interrupción .
está activada .
Por tanto nuestro
Fetch a partir de ahora será :
Recordando Estructura , cuando nos dirigimos a ejecutar las instrucciones
{
SI INT PC → PILA
:
SRI →
de la Interrupción tenemos que guardar la dirección del PC en : pa ← RTI
Fetch riórmal RE PILA
la
. →
pila para poder volver a el tras acabar

,
tambien tenemos
1
RECBMI) ←
que mantener el estado de la pila registros

,
etc . [en pila)
Tendremos que recurrir al uso de POSH
y para poder acceder a
ellos utilizaremos POP al final de la interrupción .
"
BMI → biestable de mascara de interrupción :
es un biestable que nos va a permitir deshabilita
"
al ITUT
cuando es =L desactivamos la señal .
Cuando empezamos a ejecutar una interrupción ,

actualizamos BMI =L .
y al
regresar de la interrupción lo
restableceremos (a esto se le llama RETI )
Tenemos lo que nos faltaba: Imprime tus apuntes al mejor precio y recíbelos en casa
La otra opción es añadir el BMI se introduzca como biestable de estado por tanto antes de llamar
a la interrupción guardaremos su valor en la pila .
Dir -
dir -
Alam -
M
y Dir -
Contador contienen la dirección de memoria donde se almacenará el siguiente dato
el de datos la operación parámetros de la RTI Variables Glovales

y número que quedan para completar ,
se pasan por .
Ejemplito
CPU 100 MIPS =
001µs = 10ns
1000 byts
tacc = 1ms
Vtransg =
10431s
top Perj = 1ms +
¥ó -2ms
top CPU = 2ms
1- trans = 16 ] ✗ I = 1- GI × 1000=16000 =
160µs
1601×100
}
% Ft = =
8%
2000M es
mejor ya que perdemos menos tiempo que la programada ya que hay una
parte
la realiza el módulo EIS

% Fs = 100-8 = 92%
que
160N
% FT
'
✗ 100 = 16% tiempo total -

tac = 100
you
% FS
'
= 100 -16 = 84%

• t entre int z t /SRI + RTI)
• t entre INT z tresp + t / SRI + RTI )

Capacidad de Procesamiento →
C- srs + TRTI )
consumo de CP
Consumo CP =
Vtransf ✗ NIINT
Y-z.MY#xCN--Instr)=a
¥
CP
( N° Instrucsr ] +
NIRTI)
Cons Cap Frec

Procpage (NISRI NIRTI)
= ✗ +
Int
Consumo [Pp, E Cpcpu

Frec Int ✗ (NINS ✗ INT +
NISRI + NIRE ) E ( Pcpu
Operaciones con múltiples periféricos
hay que tener en cuenta el anexionado de los periféricos la

,
identificacion del solicitante, localización de la rutina de servicio
la peticiones
para el solicitante tambien , hay que considerar prioridad en caso de que haya dos simultáneas y por último el
anidamiento de rutinas de servicio .
Conexionado .
Se conectan todos los periféricos a un cable actuando este como un OR cableado .

El cable se activa cuando uno de ellos
se activa y no se desactiva hasta que todos están a 0 .
Identificación mediante muestreo .
Solo hay un RTI

que consulta todos los periféricos uno a uno →
asigna prioridades , ya que
el RTI va comprobando
segur un orden determinado que es el que establece la prioridad ,

si
queremos imponer una prioridad deberemos ordenar los
periféricos .
No se
pueden anidar entre distintas rutinas porque la interrupción tiene que ser reconocida antes para averiguar la
prioridad .
Vectorización
Mediante el ciclo de bus de reconocimiento de interrupciones la CPU pide a quien solicita la interrupción que se
identifique CINTA)
Durante la inicialización de la operación de EIS ,
el identificador (vector de interrupción) se
carga en un
registro especial del modulo EIS
La señal de reconocimiento ha de llegar al mcñ prioritario de los solicitantes, para ello hará falta un esquema
de prioridades hardware .
Para ello tenemos .
• Gestor centralizado : es externo a la CPU y se encarga de dar prioridad a la interrupción y este se identifica
la CPU pone en el bus de datos la direciañ de comienzo de la subrutina
• Gestor encadenado :
se conectan los modules Els en una cadena .
Una vez se activa INT , recorre INTA hasta
que
está bloqueada . [más prioritario a la izquierda) .

Va recorriendo todas las periferias hasta que lo encuentra Citq → dcha) .
Híbrido Tiene un centralizado tener conectado cadena del gestor

• :
gestor pero en vez de un periférico ,
tiene conectado una .
El orden tiene un
orden que puede ser de abajo a arriba o viceversa .

NO permite anidaciones .
TÚ → la i indica el nivel de prioridad del programa que se esta llevando a cabo se compara con
BMI
la interrupción para ver si
pasamos a
ejecutar la interrupción o seguimos con el
programa .
L÷ÉÍÍE
P -
PAL
DRTIS
EE µIJ- DR" E-
→ E-

ENT
← ITE
}
÷
E-
RET
(al ejecutarse
'
esta rutina se borra' la interrupción dentro
de la DRTIS)
Analisis cuantitativo : se evita la sincronización pero se llevan a cabo otras operaciones para poder llevar acabo la transferencia .
El total supone menos tiempo de la CPU pero aún así existe una
sobrecarga inevitable .
Para minimizar el
impacto de esta sobre
carga se
el tamaño del registro de datos

puede aumentar .
Uso de Buggeri
Se dota al modulo EIS de un blogger de registro de datos (conjunto de registro de datos)
Solicita la interrupción cuando el buffer esta lleno o vacío .

El número de interrupciones se reduce y la sobrecarga por cada dato es
mucho menor en función del tamaño del buffer .
Asignación por prioridad .
Asignar mayor prioridad al dispositivo que pide interrupciones con

mayor frecuencia .
Hay casos
que no admiten demora
y tienen una linea especial de petición
Entrada Salida mediante DMA : la CPU se

encarga de iniciar la operación .
El modulo EIS se
encarga de la sincronización
y la transferencia avisa amando ha terminado mediante una interrupción La CPU finaliza la operación hay sola interrupción
y .
,
una
por operación .
Por este motivo, el módulo es mas complejo ,

debe generar las señales de control
y de dirección .
Tendrá tambien nuevos registros
(contador y dir -
Mem )
y
necesitará un incrementado , decrementa dar
y comparador Para . utilizar el bus de datos tendrá que pedir permiso
a la CPU .
Esto se hace de la
siguiente manera el módulo pide el bus mediante la señal BUSRQ cuando la CPU da
permiso se activa BUSACK .

Una vez el bus puede ser utilizado el módulo actualiza las señales de dirección y control ,
Actualiza contador y
dir ,
cuando termina desactiva BUSRQ ,
la CPU recupera buses
y desactiva BUSACK por último si no
hay más datos que transferir el
módulo avisa con una interrupción y la CPU termina la EIS .
Formulas Problemas Tema 1 .
TINI
tcpu UD = + Ni interrupciones × (TSRI + TRTI ) + TFIN
-
TINS =
÷ps tint
Ni interrupciones =
t-ara
Bytes sector
nireg ×
-
tamaño buffer
TFIN
TRÍÍ)
tcpu DMA = TINI +
tna.IE?cnt..Y-zx(L- protocolo + ni registros ✗ taccmem ) +

(tsrsi +
TFIN
tam sector
«
top DMA = TINI + - + (tprotocolo + ni registros xtaccmem ) + CTSRI + TRTI ) + taca
Vt
% tcpu =
#
top
top = t inicio + tacceso +

ttransg + 1- Interrupción + tren
Ttransf =
tamq
Vtrans
T Int = TSRI + TRTI
)
Vtrasss
Capacidad de procesamiento = × ( TRTI + TRSI
Egg
-
Capacidad de Procesamiento DMA = HMX x ( Tprot + taccx sectores * MIPS)

tan bujf
Egrecuercia

top RAFAGAS = TINI + TRAF + TTRANSF + TFIN
TRAF =
Tprot + TACCMP
← sectores xtaccnr

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Reservados todos los derechos.

Modulo EIS : ocultan las particularidades de cada periferia .

salida ( Incluye parámetros especificas de una función )

Reservados todos los derechos.

Reg Entrada : Pueden leídos

• Bus de datos Don -1 si 1 entonces los datos

CICLO DE BUS EIS

control que ayudan al bus a saber donde va a

Para poder ayudar a la CPU a realizar funciones como la transferencia de datos ,

Un espacio de direccionamiento son una lista de direcciones .

En estos casos tenemos 2 de direccionamiento leer /escribir direcciones de memoria direccionamiento

una señal de control IOREOT ,

Decodificación de direcciones EIS

le aplica direc la iniciación Esto realiza rutina de configuración

la sincronización se realiza mediante instrucciones en un bucle de espera .

el dato justo después se activa la señal

que se apague la señal on .

② La activación del ONIOFF depende de

un registro de un Dit . Tambien tenemos un

registro de datos donde se almacenan los

que se pondrá a 1 cuando el valor

del biestable Cstrove) es = 1 .

Reservados todos los derechos.

Entrada / Salida por interrupciones

M EIS P PAL El modulo entrada/salida activa la

instrucciones de la interrupción mantiene hasta que el procesador la

CPU Antes de leer la sig instrucción

INT siempre se comprueba que INT no

Fetch a partir de ahora será :

Recordando Estructura , cuando nos dirigimos a ejecutar las instrucciones

pila para poder volver a el tras acabar

que mantener el estado de la pila registros

ellos utilizaremos POP al final de la interrupción .

cuando es =L desactivamos la señal .

Cuando empezamos a ejecutar una interrupción ,

restableceremos (a esto se le llama RETI )

a la interrupción guardaremos su valor en la pila .

el de datos la operación parámetros de la RTI Variables Glovales

top CPU = 2ms

la realiza el módulo EIS

✗ 100 = 16% tiempo total -

Reservados todos los derechos.

• t entre INT z tresp + t / SRI + RTI )

Cons Cap Frec

Consumo [Pp, E Cpcpu

Operaciones con múltiples periféricos

hay que tener en cuenta el anexionado de los periféricos la

anidamiento de rutinas de servicio .

Se conectan todos los periféricos a un cable actuando este como un OR cableado .

se activa y no se desactiva hasta que todos están a 0 .

Identificación mediante muestreo .

Solo hay un RTI

segur un orden determinado que es el que establece la prioridad ,

registro especial del modulo EIS

la CPU pone en el bus de datos la direciañ de comienzo de la subrutina

está bloqueada . [más prioritario a la izquierda) .