Universitat Rovira i Virgili (URV) 4.

Para la función F del anterior problema, aplicando Karnaugh y transformando

Escola Tecnica Superior d’Enginyeria (ETSE) a lógica universal NAND, se obtiene:
Grau Enginyeria a b c d a b c d
Fonaments de Computadors, 2012 Q2 (1ª Conv.)

Respuesta correcta +1, respuesta incorrecta –1/3

1. Usando el Algebra de Boole, el circuito equivale a:

F
F
a a) Una OR de 2 entradas
o b) Una NXOR de 2 entradas
c) Una NOR de 2 entradas a b c d
b d) Ninguna de las anteriores

2. Usando el Algebra de Boole, el circuito equivale a la expresión: a) El de arriba-izquierda

b) El de arriba-derecha
a a) (ab)*c c) El de abajo-izquierda
b) (a+b)c F d) Ninguno de los anteriores
c o
c) (a*b)c
b d) Ninguna de las anteriores

3. La tabla de verdad, que se corresponde con la expresión canónica del 5. La función lógica F(a,b,c)=Σ(0,1,4,7) se puede implementar con:
circuito combinacional, es: c a
0 0
F(a,b,c,d)=(1,3,5,7,9,11,13) 1 MUX 1 MUX
a) La izquierda 00 00
a b) La central 01 01
b F F
c
Circuito
Combinacional F c) La derecha 10 10
d) Ninguna de las tablas 11 11
d s[1:0] 2
s[1:0] 2
a 1 b 1
b 0 c 0
a b c d F a b c d F a b c d F
X X X 0 0 X X X 0 1 X X X 0 1 a) Sólo el de la izquierda b) Sólo el de la derecha
X X 0 1 1 X X 0 1 0 X X 0 1 0 c) Cualquiera de los dos d) Ninguno de los dos
0 X 1 1 1 0 X 1 1 1 0 X 1 1 1
X 0 1 1 1 X 0 1 1 1 X 0 1 1 0 6. La función lógica F(a,b,c)=Σ(0,1,4,7) se puede implementar con:
1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 DEC DEC
Y0 /Y0
Y1 /Y1
Y2 /Y2
A[2:0] 3 Y3 A[2:0] 3 /Y3
a 2 a 2
Y4 F /Y4 F
b 1
Y5 b 1
/Y5
c 0 Y6 c 0 /Y6
Y7 /Y7

a) Sólo el de la izquierda b) Sólo el de la derecha

c) Cualquiera de los dos d) Ninguno de los dos

7. En un sumador/restador de 8-bits con A(7:0)=0x12 y B(7:0)=0x7D, cuando

se suma A+B, el resultado O(7:0) y los bits carry (C) y overflow (V) son

a) O(7:0)=0x7F C=0 V=0 c) O(7:0)=0x8F C=1 V=0

b) O(7:0)=0x8E C=0 V=1 d) Ninguno de los anteriores
8. En un sumador/restador de 8-bits con A(7:0)=0x12y B(7:0)=0x7D, cuando se 12. En el anterior circuito, la frecuencia máxima del reloj es:
resta A-B, el resultado O(7:0) y los bits carry (C) y overflow (V) son
Parámetros temporales de los FF: tdelay-FF=1.5 ns tsetup-FF=0.5 ns thold-FF=1 ns
Parámetros temporales las puertas lógicas: tdelay-NAND = tdelay-NOR =2 ns
a) O(7:0)=0x95 C=0 V=0 c) O(7:0)=0x94 C=1 V=0
b) O(7:0)=0x84 C=0 V=1 d) Ninguno de los anteriores
a) 166.6 MHz c) 333.3 MHz
b) 200 MHz d) Ninguno de los anteriores
9. El siguiente circuito es un contador, cuyo grafo de estados es (se representa
en los estados el orden Q1,Q0):
0 10
0 0

1 1 0X
11 00 01
11 XX
J P Q 1
a S0/1 S1/1 S2/0
Q1 o
K
b
JKFF1
1 1 1 1 FSM Q1 Q0
0 00 0 01
0
10 clk XX
11 S0 0 0
a,b
a,b
J P Q 0
state/o
state/o S1 0 1
Q0
K S2 1 1
JKFF0
1
1
1 rst
0 0
11 10 01
clk rst
a T1 Q1
0
T Q
a) El de arriba b) El central c) El de abajo d) Ninguno C1 TFF1
C
10. En el anterior circuito, la frecuencia máxima del reloj es:
C2 o
Parámetros temporales de los FF: tdelay-FF=1 ns tsetup-FF=0.5 ns thold-FF=1 ns
Parámetros temporales las puertas lógicas: tdelay-NOT=1.5 ns tdelay-AND=2 ns
T0 Q0
T Q
a) 166.6 MHz c) 333.3 MHz C0 TFF0
b) 200 MHz d) Ninguno de los anteriores C

11. El grafo de estados de la siguiente FSM, con la entrada a y salida o, es:

a b clk rst
Q1 Q0
D Q D Q o
a Figura 1 (arriba) FSM, grafo de estados y su codificación. Circuito síncrono
DFF1 DFF0
Q1 Q0 (abajo) con los circuitos combinacionales C0, C1 y C2
R R
S0 0 0

clk S1 0 1 13. La función lógica del circuito C2 de la Figura 1 puede ser:

S2 1 0 a) o=(/Q0)
rst 1
0 0 b) o=(/Q1) + (Q0)
c) o=(/Q1*/Q0)
X X S0/1
X
S1/0
1
S2/1 S0/1
0
S1/1
X
S2/0
d) Ninguna de las anteriores
S0/1 S1/0 S2/1

1 X X 14. La función lógica del circuito C0 de la Figura 1 puede ser:

a) T0=(/Q1) + (Q0*/a)
a) El izquierdo b) El central c) El derecho d) Ninguno b) T0=(Q1) + (/Q0*/a)
c) T0=(Q1) + (/Q0*a)
d) Ninguna de las anteriores
15. La forma de onda (ideal) para el circuito de la Figura 1 es:
clk
Respuestas
rst
DNI:____________
a Cognoms:___________________________________Nom________________
b
a b c d
Q[1:0] 00 11 01 00 10
1 X
o 2 X
3 X
clk 4 X
rst
5 X
6 X
a 7 X
b 8 X
Q[1:0] 00 01 11 00 01 11 00 11 9 X
10 X
o 11 X
12 X
clk 13 X
rst 14 X
15 X
a
16 X
b
Q[1:0] 00 01 11 00 01 11 00 11 00 11

a) La de arriba b) La central c) La de abajo d) Ninguna

16. El grafo de estados del circuito de la Figura 1 se modifica como aparece a
continuación (no se modifica la codificación de los estados). La nueva función
lógica del circuito C2 puede ser:

10/0 a) o=(Q1) + (/Q0*/a) + (/Q0*b)

b) o=(/Q1*a) + (/Q0*b)
0X/1 c) o=(/Q1)
11/1 XX/0 d) Ninguna de las anteriores
S0 S1 S2

XX/1
a,b/o
a,b/o
state
state