Universidad Nacional Experimental de los Llanos Occidentales

Ezequiel Zamora – Barinas

Vicerrectorado de Planificación y Desarrollo Social
Programa Ingeniería, Arquitectura y Tecnología
Sub-Programa- Ingeniería. Informática
Sub-Proyecto: Electrónica

MODULO II: OPERACIONES BINARIAS Y MAXTERM

Profesor: Juan Carlos Terán

Autor:
Br. Perdomo Neira, Andrés Felipe
C.I. 28.164.082

Sección: M01

Barinas, Febrero 2021

Parte A
Realizar las siguientes operaciones de suma y resta en números binarios.

a)
1 0 0 1 1 1

1 1 1 1 1 1 +

1 1 0 0 1 1 0

b)
1 0 0 1 1 1 1

1 0 0 1 1 0 -

1 0 1 0 0 1

c)
1 1 0 1 1 0

1 0 0 1 0 0 +

1 0 1 1 0 1 0

d)
1 0 0 1 1 0

1 1 1 1 1 0 +

1 1 0 0 1 0 0

e)
1 1 0 0 1 1

1 0 1 0 0 0 +

1 0 1 1 0 1 1
Parte B
Realizar un trabajo acerca de: -Maxterm con ejemplos

MAXTERM
Un Maxterm es una expresión booleana que da como resultado un 0 para la salida
de una expresión de celda única y un 1 para todas las demás celdas del mapa de
Karnaugh o tabla de verdad.

La ilustración de arriba muestra el Maxterm (A + B + C), un solo término de suma,

como un solo 0 en un mapa que de otra manera es 1. Si un Maxterm tiene un solo
0 y las celdas restantes como 1’s, parecería cubrir un área máxima de 1s.

El Maxterm es un 0, no un 1 en el mapa de Karnaugh. Un Maxterm es un término

de suma, (A + B + C) en nuestro ejemplo, no un término de producto.

También parece extraño que (A + B + C) esté mapeado en la celda 000. Para la

ecuación Salida (output) = (A + B + C) = 0, las tres variables (A, B, C) deben ser
individualmente iguales a 0. Solo (0 + 0 + 0) = 0 será igual a 0. Por lo tanto,
colocamos nuestro único 0 para el minterm (A + B + C) en la celda A, B, C = 000 en
el mapa de Karnaugh-, donde las entradas son todas 0. Este es el único caso que
nos dará un 0 para nuestro Maxterm. Todas las demás celdas contienen 1 porque
cualquier valor de entrada que no sea ((0,0,0) para (A + B + C) produce 1 en la
evaluación. Con referencia a la figura anterior, el procedimiento para colocar un
Maxterm en el Mapa de Karnaugh es:
• Identificar el término de suma que se va a mapear.
• Escriba el valor numérico binario correspondiente.
• Formar el complemento
• Usa el complemento como dirección para colocar un 0 en el mapa de Karnaugh
• Repita para otros términos máximos (términos de suma dentro de la expresión
Producto de sumas).

Arriba se muestra otro término máximo A’+ B’ + C’. El número 000 corresponde a
A’+ B’ + C’. El complemento es 111. Coloque un 0 para Maxterm (A’+ B’ + C’) en
esta celda (1,1,1) del mapa de Karnaugh como se muestra arriba. ¿Por qué debería
(A’+ B’ + C’) hacer que un 0 esté en la celda 111? Cuando A'+ B' + C’ es (1' + 1 '+
1'), todos los 1 en, que es (0 + 0 + 0) después de tomar complementos, tenemos la
única condición que nos dará un 0. Todos los 1 se complementan con todos los 0,
que es 0 cuando O Red.

Una expresión o mapa booleano de producto de sumas puede tener varios términos
máximos como se muestra arriba. Maxterm (A + B + C) produce un 111 numérico
que complementa a 000, colocando un 0 en la celda (0,0,0). Maxterm (A + B + C’)
produce un valor numérico de 110 que complementa a 001, colocando un 0 en la
celda (0,0,1). Ahora que tenemos la configuración del mapa de Karnaugh, lo que
realmente nos interesa es mostrar cómo escribir una reducción de producto de
sumas. Forme los 0 en grupos. Ese sería un grupo de dos a continuación.

 Escribe el valor binario correspondiente al término suma que es (0,0, X).

Tanto A como B son 0 para el grupo. Pero, C es tanto 0 como 1, por lo que
escribimos una X como marcador de Posición para C.
 Forme el complemento (1,1, X). Escriba el término suma (A + B) descartando
la C y la X que ocupaba su lugar.

En general, espere tener más términos de suma multiplicados juntos en el resultado

del producto de las sumas. Sin embargo, tenemos un ejemplo simple aquí.

Resumamos el procedimiento para escribir la reducción booleana del producto de

sumas para un mapa de Karnaugh:

• Forme los grupos más grandes de ceros posibles, cubriendo todos los términos
máximos. Los grupos deben tener una potencia de 2.
• Escriba un valor numérico binario para el grupo.
• Complementar el valor numérico binario para el grupo.
• Convertir el valor del complemento en un término suma.
• Repita los pasos para otros grupos. Cada grupo produce un término de suma
dentro de un resultado de producto de sumas.

Ejemplo: Simplifique la expresión booleana Producto de sumas a continuación,

proporcionando un resultado en forma de PDS (Producto De Suma).

̅ ) (A + B + 𝐶̅ + D) (A + 𝐵̅ + C + D) (A + 𝐵̅ + C + D) (𝐴̅ + 𝐵̅ + 𝐶̅
Fuera = (A + B + C + 𝐷
+ D) (𝐴̅ + B + C + ̅
𝐷) (𝐴̅ + B + 𝐶̅ + D)

Solución: Transfiera los siete Maxterms al mapa siguiente como 0. Asegúrese de

complementar las variables de entrada para encontrar la ubicación adecuada de la
celda.

Mapeamos los 0 a medida que aparecen de izquierda a derecha de arriba a abajo

en el mapa de arriba. Localizamos los últimos tres Maxterms con líneas guía. Una
vez que las celdas estén en su lugar arriba, forme grupo PDS de celdas como se
muestra a continuación. Los grupos PDS más grandes darán un término de suma
con menos entradas. Menos gruPDS producirán menos términos de suma en el
resultado.

Tenemos tres grupos PDS, por lo que esperamos tener tres términos de suma en
nuestro resultado PDS anterior. El grupo de 4 celdas produce un término de suma
de 2 variables. Los dos grupos PDS de 2 celdas nos dan dos términos de suma de
3 variables. Se muestran detalles sobre cómo llegamos a los términos de suma
anteriores. Para un grupo, escriba la dirección de entrada del grupo binario, luego
compleméntela, convirtiéndola en el término suma booleano. El resultado final es el
producto de las tres sumas.

Ejemplo: Simplifique la expresión booleana Producto de sumas a continuación,

proporcionando un resultado en forma SDP. Fuera = (A + B + C + D) (A + B + C +
D) (A + B + C + D) (A + B + C + D) (A + B + C + D) (A + B + C + D) (A + B + C + D)

Solución:

Esto parece una repetición del último problema. Excepto que pedimos una solución
de suma de productos en lugar del producto de sumas que acabamos de terminar.
Mapee los ceros del Maxterm del producto de las sumas dadas como en el problema
anterior, abajo a la izquierda.
Luego, complete los 1 implícitos en las celdas restantes del mapa de arriba a la
derecha.

Forme grupo PDS de 1 para cubrir todos los 1. Luego, escriba el resultado
simplificado de la suma de productos como en la sección anterior de este capítulo.
Esto es idéntico a un problema anterior.

Solución Más Sencilla: El PDS usa puertas 3-OR y puerta 1-AND, mientras que el
SDP usa puertas 3-AND y puerta 1-OR. Ambos usan cuatro puertas cada uno.
Mirando más de cerca, contamos el número de entradas de puerta. El PDS utiliza 8
entradas; el SDP utiliza 7 entradas. Según la definición de solución de costo mínimo,
la solución SDP es más simple.
Este es un ejemplo de una respuesta técnicamente correcta que es de poca utilidad
en el mundo real. La mejor solución depende de la complejidad y de la familia lógica
que se utilice. La solución SDP suele ser mejor si se utiliza la familia lógica TTL, ya
que las puertas NAND son el bloque de construcción básico, que funciona bien con
las implementaciones SDP. Por otro lado, una solución PDS sería aceptable cuando
se usa la familia lógica CMOS ya que todos los tamaños de puertas NOR están
disponibles.

Los diagramas de puerta para ambos casos se muestran arriba, Producto de sumas
a la izquierda y Suma de productos a la derecha. A continuación, echamos un
vistazo más de cerca a la versión de suma de productos de nuestra lógica de
ejemplo, que se repite a la izquierda.
Sobre todo, las puertas Y a la izquierda han sido reemplazadas por puertas NAND
a la derecha. La puerta O en la salida se reemplaza por una puerta NAND. Para
demostrar que la lógica AND-OR es equivalente a la lógica NAND-NAND, mueva
las burbujas de inversión del inversor en la salida de las puertas 3-NAND a la
entrada de la NAND final como se muestra al ir de arriba a la derecha a abajo a la
izquierda.

Arriba a la derecha vemos que la puerta NAND de salida con entradas invertidas es
lógicamente equivalente a una puerta OR según el teorema de De Morgan y la doble
negación. Esta información es útil para construir lógica digital en un entorno de
laboratorio donde las puertas NAND de la familia lógica TTL están más disponibles
en una amplia variedad de configuraciones que otros tipos PDS. El procedimiento
para construir la lógica NAND-NAND, en lugar de la lógica AND-OR, es el siguiente:

• Producir un diseño lógico de suma de productos reducido.

• Al dibujar el diagrama de cableado del SDP, reemplace todas las puertas (tanto Y
como O) por puertas NAND.

• Las entradas no utilizadas deben vincularse a la lógica Alta.

• En caso de resolución de problemas, los nodos internos en el primer nivel de las

salidas de la puerta NAND NO coinciden con los niveles lógicos del diagrama Y-O,
sino que están invertidos. Utilice el diagrama lógico NAND-NAND. Sin embargo, las
entradas y la salida final son idénticas.

• Etiquete cualquier paquete múltiple U1, U2, ... etc.

• Utilice la hoja de datos para asignar números de clavija a las entradas y salidas de
todas las puertas.

Ejemplo: Repasemos un problema anterior que involucraba una minimización de

SDP. Produzca una solución de producto de sumas. Compare la solución PDS con
el SDP anterior.

Solución: Arriba a la izquierda tenemos el problema original que comienza con una
expresión booleana no simplificada de 9 minutos. Al revisar, formamos cuatro
grupos PDS de 4 celdas para producir un resultado de SDP de término de 4
productos, abajo a la izquierda. En la figura del medio, arriba, llenamos los espacios
vacíos con los 0 implícitos. Los 0 forman dos grupos PDS de 4 celdas. El grupo azul
sólido es (A’+ B), el grupo rojo punteado es (C’ + D). Esto produce dos términos de
suma en el resultado del Producto de las sumas, arriba a la derecha Salida (Out) =
(A '+ B) (C' + D) Comparando la simplificación del SDP anterior, izquierda, con la
simplificación PDS, derecha, muestra que el PDS es la solución de menor costo. El
SDP usa 5 puertas en total, el PDS usa solo 3 puertas. Esta solución PDS incluso
se ve atractiva cuando se usa la lógica TTL debido a la simplicidad del resultado.
Podemos encontrar puertas AND y una puerta OR con 2 entradas.
Los diagramas de puertas de PDS y SDP se muestran arriba para nuestro problema
de comparación. Dados los pines para las puertas de circuito integrado de la familia
lógica TTL a continuación, etiquete el diagrama de máximo término arriba a la
derecha con designadores de circuito (U1-a, U1-b, U2-a, etc.) y números de pin.
Cada paquete de circuito integrado que usemos recibirá un designador de circuito:
U1, U2, U3. Para distinguir entre las puertas individuales dentro del paquete, se
identifican como a, b, c, d, etc. El paquete de inversor hexagonal 7404 es U1. Los
inversores individuales en él son U1-a, U1-b, U1-c, etc. U2 se asigna a la puerta OR
7432 Quad. U3 está asignado a la puerta AND cuádruple 7408. Con referencia a los
números de pin en el diagrama de paquete anterior, asignamos números de pin a
todas las entradas y salidas de puerta en el diagrama esquemático a continuación.
Ahora podemos construir este circuito en un laboratorio. O podríamos diseñar una
placa de circuito impreso para ello.

Una placa de circuito impreso contiene "cableado" de lámina de cobre respaldado

por un sustrato no conductor de fibra de vidrio fenólica o epoxi. Las placas de circuito
impreso se utilizan para producir circuitos electrónicos en masa. Conecte a tierra las
entradas de las puertas no utilizadas.
Etiquete el diagrama de solución PDS anterior arriba a la izquierda (tercera figura
atrás) con designadores de circuito y números de pin. Esto será similar a lo que
acabamos de hacer.

Podemos encontrar puertas AND de 2 entradas, 7408 en el ejemplo anterior. Sin

embargo, tenemos problemas para encontrar una puerta OR de 4 entradas en
nuestro catálogo TTL. El único tipo de puerta con 4 entradas es la puerta NAND
7420 que se muestra arriba a la derecha. Podemos convertir la puerta NAND de 4
entradas en una puerta OR de 4 entradas invirtiendo las entradas a la puerta NAND
como se muestra a continuación. Así que usaremos la puerta NAND de 4 entradas
7420 como una puerta OR invirtiendo las entradas.

No usaremos inversores discretos para invertir las entradas a la compuerta NAND

de 4 entradas 7420, pero la manejaremos con compuertas NAND de 2 entradas en
lugar de las compuertas AND solicitadas en la solución SDP, minterm. La inversión
en la salida de las puertas NAND de 2 entradas proporciona la inversión para la
puerta OR de 4 entradas.
El resultado se muestra arriba. Es la única forma práctica de construirlo realmente
con puertas TTL utilizando la lógica NAND-NAND que reemplaza la lógica AND-OR.

Existe la contraparte al Maxterm y es el Minterm

Hasta ahora hemos estado encontrando soluciones de suma de producto (SDP)

para problemas de reducción lógica. Para cada una de estas soluciones SDP,
también existe una solución de Producto de Sumas (PDS), que podría ser más
segura, según la aplicación. Antes de trabajar en una solución de producto de
sumas, necesitamos introducir alguna terminología nueva. El siguiente
procedimiento para mapear los términos del producto no es nuevo en este capítulo.
Solo queremos establecer un procedimiento formal para mini términos para
compararlo con el nuevo procedimiento para Maxterms.
Un minterm es una expresión booleana que da como resultado 1 para la salida de
una sola celda y 0 para todas las demás celdas en un mapa de Karnaugh o tabla de
verdad. Si un minterm tiene un solo 1 y las celdas restantes como 0, parecería cubrir
un área mínima de 1. La ilustración de arriba a la izquierda muestra el término
mínimo ABC, un término de producto único, como un solo 1 en un mapa que, de lo
contrario, es 0. No hemos mostrado los ceros en nuestros mapas de Karnaugh hasta
este momento, ya que es costumbre omitirlos a menos que sea específicamente
necesario. Otro minterm A'BC 'se muestra arriba a la derecha. El punto a revisar es
que la dirección de la celda corresponde directamente al minterm que se está
mapeando. Es decir, la celda 111 corresponde al minterm ABC arriba a la izquierda.
Arriba a la derecha vemos que el minterm A'BC 'corresponde directamente a la
celda 010.

Una expresión o mapa booleano puede tener varios términos mínimos. Con
referencia a la figura anterior, resumamos el procedimiento para colocar un minterm
en un mapa de Karnaugh:

• Identificar el término mínimo (término del producto) que se va a mapear.

• Escriba el valor numérico binario correspondiente.

• Utilice un valor binario como dirección para colocar un 1 en el mapa de Karnaugh

• Repita los pasos para otros términos mínimos (términos P dentro de una suma de
productos).

Una expresión booleana a menudo constará de múltiples términos mínimos

correspondientes a múltiples celdas en un mapa de Karnaugh como se muestra
arriba. Los minterms múltiples en este mapa son los minterms individuales que
examinamos en la figura anterior. El punto que revisamos como referencia es que
los 1 salen del mapa de Karnaugh como una dirección de celda binaria que se
convierte directamente en uno o más términos de producto. Por directamente
queremos decir que un 0 corresponde a una variable complementada y un 1
corresponde a una variable verdadera.

Ejemplo: 010 convierte directamente a A’BC’. No hubo reducción en este ejemplo.

Sin embargo, tenemos un resultado de suma de productos a partir de los términos
mínimos. Con referencia a la figura anterior, resumamos el procedimiento para
escribir la ecuación booleana reducida de suma de productos a partir de un mapa
de Karnaugh:

• Forme grupo PDS más grandes de 1 que cubran todos los términos mínimos. Los
grupos PDS deben tener una potencia de 2.
• Escriba valor numérico binario para grupo PDS.
• Convertir valor binario en un término de producto.
• Repita los pasos para otros grupos PDS.
 Cada grupo produce términos p dentro de una suma de productos. Nada
nuevo hasta ahora, se ha redactado un procedimiento formal para tratar los
maxitérmino. Esto sirve como patrón para tratar los términos máximos. A
continuación, atacamos la función booleana que es 0 para una sola celda y
1 para todas las demás.
 CONCLUSIONES

Luego de realizada esta investigación podemos concluir:

 Partiendo de una tabla de la verdad, es posible obtener su expresión lógica

y con ella el circuito lógico correspondiente. Para ello, se deben tener en
cuenta las filas en las que la salida Q está a 1 o las filas en las que Q está a
0.
 Si se elige las filas en las que Q = 0, las variables deben operar en formato
de suma, pero invirtiendo el signo respecto a la tabla de la verdad, es decir,
donde hay un 0, la variable debe estar sin negar y donde hay un 1 la variable
estar negada. Cada uno de estos resultados recibe el nombre de «término
máximo» o «maxterm», y la expresión resultante es el producto de todos
ellos. Es decir, se realiza un producto de sumas, con los signos de las
variables cambiados respecto a la tabla de la verdad.
 Si, por el contrario, lo que se elige son las filas donde Q = 1, de cada una de
ellas se saca el producto de sus variables, teniendo en cuenta el signo (1: no
negada y 0: negada). Cada uno de estos términos recibe el nombre de
«término mínimo» o «minterm» y la expresión final es el resultado de sumar
dichos términos. Es decir, se realiza una suma de productos.

 En ocasiones, para sintetizar las ecuaciones basadas en términos mínimos

o en términos máximos, se suele utilizar expresiones abreviadas, en las que
solamente se indica el número de orden de la fila, que es en realidad el
número de su codificación en binario que forman las variables. Así, para
indicar que es una suma de productos, se utiliza el singo sumatorio (Σ), y
para indicar que es un producto de sumas el signo productorio (Π). En ambos
casos, el número que aparece debajo de ellos es el número de variables de
entrada de que utiliza la expresión lógica.
 Forma abreviada de la ecuación de maxterms:

𝑄 = ∏(2,4,5,6)
𝛿

 Forma abreviada de la ecuación de minterms

𝑄 = ∑(0,3,5,7)
𝛿
 BIBLIOGRAFÍA

1. Martin Castillo, Juan Carlos. ELECTRÓNICA. Primera Edición EDITEX.

Madrid. 2012.

2. Pollán Santamaría, Tomás. ELECTRONICA DIGITAL. Primera Edición.

Universidad de Zaragoza Madrid. 2004

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