Diseño de sistema en

chip (SoC)
 Escala de la ley y la tecnología de Moore

... el rendimiento de un circuito integrado, incluido el número de componentes,

se duplica cada 18-24 meses con el mismo precio de chip ... - Gordon Moore -
1960
 La brecha de productividad

Puertas lógicas de 100 M en 90 nm = Lógica de 1000 ARM7

SoC actual de 0.13u: costo de diseño de 10M $ ~ 100M $
 Hoja de ruta de ITRS

H.P. - microprocesador de alto rendimiento, μP - microprocesadores

H.H. - productos para sujetar con la mano, SoC - system-on-chip
 Hoja de ruta de la tecnología del silicio
• capacidad intrínseca de los circuitos integrados (recuento
de transistores / retardo de puerta) crece con ~ 50% por año
(Ley de Moore)
• el poder limita el rendimiento
alto rendimiento MPU/
Baja potencia SoC
SoC
2001 2004 2010 2001 2004 2010
longitud puerta (nm) 130 90 45 90 53 25
tensión alimentación 1.2 1 0.6 1.1 1 0.6
Rec. Transistores (M) 3.3 8.3 40 276 553 2212
Tamaño chip (mm2) 100 120 144 310 310 310
frecuencia reloj (GHz) 0.15 0.3 0.6 1.7 2.4 4.7
Niveles cableado 6 7 9 7 8 10
Potencia máxima (W) 0.1 0.1 0.1 130 160 218
 Introducción - Historia
• Los chips de primera generación contenían algunos transistores.

• Hoy, la tecnología de silicio nos permite construir chips que constan de

cientos de millones de transistores (Intel Pentium IV: 0.09 micrón).
Esta tecnología ha permitido nuevos niveles de sistema integración en
un solo chip.

• Los teléfonos móviles, las computadoras portátiles y los dispositivos

de Internet se construyen utilizando un solo chip.

• La demanda de productos más potentes y la enorme capacidad de la

tecnología de silicio actual se ha movido System-on-Chip (SoC) diseña
desde la vanguardia hasta la práctica de diseño convencional.

• La tecnología “System on Chip” (SoC) pondrá el máxima cantidad de

tecnología en el menor espacio posible.
 Sistemas electrónicos
Los sistemas en chip están en todas partes

Los avances tecnológicos permiten diseños cada vez más

complejos
Pregunta central: ¿cómo explotar de manera
eficiente las tecnologías submicrónicas
profundas?
Principales desafíos de la red de sensores
inalámbricos

• Disipación de energía
Reducir la potencia radiada
Radio con mayor eficiencia energética
Protocolos y algoritmos de enrutamiento energéticamente
eficientes
Mejor equilibrio entre la comunicación y la informática local
• Tamaño
Mayor integración (System-on-Chip o SoC)
• Costo
Tecnología CMOS digital estándar
Evolución de la microelectrónica: el paradigma de SoC

Tecnología de proceso de silicio

• 0.13µm CMOS
• ~100 milliones de dispositivos, reloj interno de 3 GHz
Cambio de paradigma en el diseño de SoC

Sistema en un chip

Sistema en una placa

 Problemas evolutivos
Nuevas tecnologías emergentes:
- Mayor complejidad
- Mayor rendimiento
- mayor densidad
- Disipación de potencia más baja

Desafíos clave
- Mejorar la productividad
- Códigos de HW / SW
- Integración de IP analógicas y RF
- DFT mejorado

Técnicas evolutivas:
- Diseño basado en PI (propiedad intelectual)
- Diseño basado en plataforma
 Migración de ASIC a SoC

Los ASIC son chips lógicos diseñados por clientes finales

para realizar una función específica para una aplicación
deseada.

Los proveedores de ASIC proporcionan bibliotecas para

cada tecnología que ofrecen. En la mayoría de los casos,
estas bibliotecas contienen circuitos lógicos prediseñados
y verificados previamente.

Las tecnologías ASIC son:

• matriz de puerta
• celda estándar
• personalizado completo
 Migración de ASIC a SoC
A mediados de la década de 1990, la tecnología ASIC
evolucionó de una filosofía de conjunto de chips a un concepto
de sistema en un chip basado en núcleos integrados.
• Un SoC es un IC diseñado uniendo
varios diseños VLSI independientes
para proporcionar una
funcionalidad completa para una
aplicación.

• Un SoC se compone de modelos

prediseñados de funciones
complejas conocidas como núcleos
(términos como bloque de
propiedad intelectual, componentes
virtuales y macros) que sirven para
una variedad de aplicaciones.
 Tres formas de diseño de SoC

El escenario para el diseño de SoC se caracteriza por tres formas:

1. Diseño del proveedor ASIC: se refiere al diseño en el que

todos los componentes del chip están diseñados y fabricados
por un proveedor de ASIC.

2. Diseño integrado: se refiere al diseño de un proveedor de ASIC

en el que todos los componentes no están diseñados por ese
proveedor. Implica el uso de núcleos obtenidos de alguna otra
fuente, como un proveedor de núcleos / IP o una fundición.
3. Diseño de escritorio: se refiere al diseño de una empresa sin
fábrica que utiliza núcleos que en su mayor parte se han
obtenido de otras fuentes, como empresas de propiedad
intelectual, EDA.
 Desafíos del diseño de SoC
¿Por qué se tarda más en diseñar los SOC en
comparación con los ASIC tradicionales?
Debemos examinar los factores que influyen en el grado de
dificultad y el tiempo de respuesta (TAT) (el tiempo que se tarda
desde la lista de conexiones a nivel de puerta hasta la etapa de
preparación de la máscara metálica) para diseñar ASIC y SOC.
Para un ASIC, los siguientes factores influyen en el TAT:
• Frecuencia del diseño
• Número de dominios de reloj
• Número de puertas
• Densidad
• Número de bloques y subbloques

El factor clave que influye en TAT para los SOC es la

integración del sistema (integrando diferentes IP de silicio en
el mismo IC).
 Desafíos del diseño de SoC

Aproveche el ancho de banda interno frente al ancho de

banda externo
 SoC frente a ASIC
• SoC no es solo un gran ASIC
• Enfoque arquitectónico que implica una reutilización
significativa del diseño.
• Aborda los problemas de costo y tiempo de comercialización

• La metodología SoC es un paso incremental sobre la

metodología ASIC

• El diseño de SoC es significativamente más complejo

• Necesita optimizaciones entre dominios
• La reutilización de IP y el diseño basado en plataforma
aumentan la productividad, pero no lo suficiente
• Incluso con una extensa reutilización de IP, quedan muchos
de los problemas de diseño de los ASIC, y muchos más ...
• Aumento de la productividad lejos de cerrar la brecha de
diseño
 De ASIC a SoC
Circuitos
de alto Ciclo de
rendimiento diseño más
Bloques corto
Niveles de y también
arquitectó +
integración nicos Productividad
mucho más comunes rezagada
altos
(<.25um)

• núcleos ip
• Plataformas
• reutilizar
Tecnología frente a productividad frente a complejidad
 Beneficios de System on Chip
Enfoque típico: Con SoC
Definir requisitos Definir requisitos
Diseño con chips listos para usar Diseño con núcleos listos para usar
- a los 0,5 años: primeros prototipos
- a los 0,5 años: primeros prototipos
- 1 año: envío con márgenes / pérdidas
- 1 año: envío con alto margen y
reducidos
cuota de mercado
start ASIC integration

- 2 años: prototipos basados en ASIC

- 2,5 años: enviar, obtener beneficios Ahora: colección de núcleos
(con competencia)
Proc IP cores
Hasta ahora: colección de chips mem
mem

Ip- USB CPU DSP USB

CPU Sec hub hub

Ip-
Típico : $70 Típico : $10
Sec Co-
X
DSP X Proc
 Aplicaciones típicas de SoC
Un SoC es un sistema en un IC que integra propiedad intelectual (IP) de
software y hardware utilizando más de una metodología de diseño con el
propósito de definir la funcionalidad y comportamiento del sistema
propuesto.
El sistema diseñado es microprocesador, procesador
multimedia, controladores GPS,
específico de la aplicación. teléfonos móviles, teléfonos GSM,
ASIC de buscapersonas inteligentes,
televisión digital, videojuegos, PC en
un chip
Aplicaciones típicas de SoC:
• dispositivos de consumo,
• redes,
• comunicaciones, y
• otros segmentos de la industria
electrónica.
 Un conjunto común de problemas que enfrentan
todos los que diseñan chips complejos.
• Las presiones del tiempo de comercialización exigen un desarrollo rápido.
• Calidad de los resultados (rendimiento, área, potencia): clave para el éxito en el
mercado.
• El aumento de la complejidad del chip dificulta la verificación.
• Los problemas de profundidad submicrónica dificultan el cierre de la
sincronización.
• El equipo de desarrollo tiene diferentes niveles y áreas de especialización y, a
menudo, se encuentra disperso por todo el mundo.
• Los miembros del equipo de diseño pueden haber trabajado en diseños
similares en el pasado, pero no pueden reutilizar estos diseños porque el flujo
de diseño, las herramientas y las pautas han cambiado.
• Los diseños de SoC incluyen núcleos de procesador integrados y, por lo tanto,
un componente de software importante, lo que genera desafíos adicionales de
metodología, procesos y organización.

La reutilización de macros (llamadas "núcleos" o IP) que ya se han

diseñado y verificado ayuda a solucionar todos los problemas
anteriores.
 Diseño para reutilización
Para superar la brecha del diseño, la reutilización del diseño: el
uso de núcleos prediseñados y verificados previamente, o la
reutilización de los diseños existentes se convierte en un
concepto vital en la metodología de diseño.
Una metodología de diseño eficaz basada en bloques
requiere una biblioteca extensa de bloques reutilizables o
macros, y se basa en los siguientes principios:
• La macro debe ser extremadamente fácil de integrar
en el diseño general del chip.
• La macro debe ser tan robusta que el integrador no tenga
que realizar esencialmente ninguna verificación funcional
de las partes internas de la macro.

El desafío para los diseñadores no es si

adoptar la reutilización, sino cómo emplearla
de manera efectiva.
 Diseño para reutilización
Para ser completamente reutilizable, la macro de hardware
debe ser:
• Diseñado para resolver un problema general, fácilmente
configurable para adaptarse a diferentes aplicaciones.

• Diseñado para su uso en múltiples tecnologías: para macros de

software, esto significa que los scripts de síntesis deben producir resultados de
calidad satisfactoria con una variedad de bibliotecas. Para las macros duras,
esto significa tener una estrategia de transferencia efectiva para mapear la
macro en nuevas tecnologías.

• Diseñado para la simulación con una variedad de

simuladores: las buenas prácticas de reutilización del diseño dictan que
tanto una versión Verilog como VHDL de cada modelo y un banco de pruebas
de verificación deben estar disponibles, y deben funcionar con todos los
principales simuladores comerciales.

• Diseñado con interfaces basadas en estándares: las

interfaces únicas o personalizadas deben usarse solo si no existe una
interfaz basada en estándares..
 Diseño para reutilización - cont.
Para ser completamente reutilizable, la macro de hardware
debe ser:
• Verificado independientemente del chip en el que se utilizará: a
menudo, las macros se diseñan y solo se prueban parcialmente antes de
integrarse en un chip para su verificación. Los diseños reutilizables deben
tener bancos de pruebas completos e independientes y conjuntos de
verificación que ofrezcan niveles muy altos de cobertura de pruebas.

• Verificado con un alto nivel de confianza: esto generalmente

significa una verificación muy rigurosa, así como la construcción de un
prototipo físico que se prueba en un sistema real que ejecuta software
real.

• Completamente documentado en términos de aplicaciones

y restricciones apropiadas - En particular, las configuraciones
válidas y los valores de los parámetros deben documentarse. Cualquier
restricción sobre configuraciones o valores de parámetros debe indicarse
claramente. Se deben documentar los requisitos de interfaz y las restricciones
sobre cómo se puede utilizar la macro.
 Propiedad intelectual
La utilización de los módulos Recursos frente a número de usos
prediseñados permite:
• para evitar reinventar la rueda
para cada nuevo producto,
• acelerar el desarrollo de nuevos
productos,
• para ensamblar varios
bloques de un ASIC / SoC
grande con bastante rapidez,
• para reducir la posibilidad de falla
basada en el diseño y verificación
de un bloque por primera vez.

Estos módulos prediseñados se denominan comúnmente

núcleos de propiedad intelectual (IP) o componentes
virtuales (VC).
 Categorías de propiedad intelectual
Los núcleos IP se clasifican en tres categorías distintas:
Los núcleos de IP rígidos consisten en diseños físicos que utilizan
bibliotecas de diseño físico particulares y se entregan en bloques
diseñados a nivel de máscara (formato GDSII). La integración de núcleos
IP duros es bastante simple, pero los núcleos duros dependen de la
tecnología y brindan una mínima flexibilidad y portabilidad en la
reconfiguración e integración.
Los núcleos Soft IP se entregan como código RTL VHDL / Verilog para
proporcionar descripciones funcionales de las IP. Estos núcleos ofrecen la
máxima flexibilidad y reconfigurabilidad para adaptarse a los requisitos de
una aplicación de diseño específica, pero el usuario debe sintetizarlos,
optimizarlos y verificarlos antes de integrarlos en los diseños.
Los núcleos de IP firmes brindan lo mejor de ambos mundos y
equilibran el alto rendimiento y las propiedades de optimización de las IP
duras con la flexibilidad de las IP blandas. Estos núcleos se entregan en
forma de listas de red dirigidas a bibliotecas físicas específicas después de
pasar por la síntesis sin realizar el diseño físico.
Compensación entre núcleos software, firmware y Hardware

Soft
Reutilización core
flexibilidad
portabilidad
Firm
core
Hard
core

Previsibilidad, rendimiento, tiempo de comercialización

Comparación de diferentes formatos de IP

IP Formato Representación Optimización Tecnología Reusabilidad

Hard GDSII Muy alta Tecnología Baja

Dependiente
Soft RTL Baja Tecnología Muy Alta
Independente
Firm Target Netlist Alta Technology Alta
Generic
Ejemplos de IPs
Reutilización de IP y diseño de SoC basado en IP
 ¿Qué es MPSoC?

MPSoC es un sistema en chip que contiene varios

procesadores de conjuntos de instrucciones (CPU).

El MPSoC típico es un multiprocesador heterogéneo:

Puede haber varios tipos diferentes de elementos de
procesamiento (PE), el sistema de memoria puede estar distribuido
heterogéneamente alrededor de la máquina y la red de
interconexión entre los PE y la memoria también puede ser
heterogénea.
Los MPSoC a menudo requieren una gran cantidad de memoria.
El dispositivo puede tener una memoria incorporada en el chip,
además de depender de una memoria básica fuera del chip.
 El proceso de diseño de los SoC
Los diseños de SoC son posibles gracias a la tecnología
submicrónica profunda. Esta tecnología presenta un conjunto
completo de desafíos de diseño que incluyen:
• retrasos en la interconexión,
• reloj y distribución de energía, y
• la colocación y enrutamiento de millones de puertas.
Estos problemas de diseño físico pueden tener un impacto
significativo en el diseño funcional de los SoC y en el proceso de
diseño en sí.
El primer paso en el diseño del sistema es especificar la
funcionalidad requerida.
El segundo paso es transformar la funcionalidad del sistema en una
arquitectura que defina la implementación del sistema especificando
el número y tipo de componentes y conexiones entre ellos.
Definir el código de hardware y software

El diseño de código de hardware y software es el diseño

simultáneo y cooperativo de los componentes de hardware y
software de un sistema.

El proceso de diseño de SoC es un código de diseño de

hardware-software en el que la productividad del diseño se
logra mediante la reutilización del diseño.

El proceso de diseño es el conjunto de tareas de diseño

que transforman un modelo de especificación abstracto en
un modelo arquitectónico.
Flujo de codiseño de SoC
 Proceso de diseño

Una forma
canónica o
genérica de un
diseño de SoC

Estos chips tienen:

• uno (varios) procesadores
• gran cantidad de memoria
• arquitecturas basadas en bus
• periféricos
• coprocesadores
• y canales de E / S
 Flujo de diseño
en cascada
frente a
espiral
El modelo tradicional para
el desarrollo de ASIC a
menudo se denomina
modelo en cascada.

El proyecto pasa de una

fase a otra en una
función escalonada, sin
volver nunca a las
actividades de la fase
anterior.
Flujo de diseño en cascada frente a espiral
A medida que aumenta la complejidad, la geometría se reduce y
las presiones del tiempo de comercialización continúan
aumentando, los diseñadores de chips se están moviendo del
antiguo modelo en cascada al nuevo modelo de desarrollo en
espiral.
En el modelo en espiral, el equipo de diseño trabaja en múltiples
aspectos del diseño simultáneamente, mejorando gradualmente
en cada área a medida que el diseño converge al finalizar.
El flujo de diseño de SoC en espiral se caracteriza por:
• Desarrollo paralelo y concurrente de hardware y software
• Verificación y síntesis paralela de módulos
• Floorplanning y place-and-route incluidos en el proceso de
síntesis
• Módulos desarrollados solo si una macro predefinida dura o
blanda no está disponible
• Iteración planificada en todo
Flujo de diseño
en cascada
frente a espiral

Flujo de diseño de SoC

en espiral

Objetivo: mantener el
flujo de diseño que
interactúa en paralelo
 De arriba hacia abajo frente a de abajo hacia arriba

El proceso clásico de diseño de arriba hacia abajo puede verse como una
rutina recursiva que comienza con la especificación y descomposición y
termina con la integración y verificación:
• Escriba las especificaciones completas del sistema o subsistema que se
está diseñando.
• Refinar su arquitectura y algoritmos, incluido el diseño de software y la
cosimulación de hardware / software si es necesario.
• Descomponga la arquitectura en macros bien definidas.
• Diseñar o seleccionar macros; aquí es donde ocurre la recursividad.
• Integra macros en el nivel superior; verificar la funcionalidad y el tiempo.
• Entregue el subsistema / sistema al siguiente nivel superior de integración;
en el nivel superior, esto es tapeout.
• Verifique todos los aspectos del diseño (funcionalidad, tiempo, etc.).
De arriba hacia abajo frente a de abajo hacia arriba

Una metodología de arriba hacia abajo asume que los

bloques de nivel más bajo especificados pueden, de hecho,
diseñarse y construirse. Si resulta que un bloque no es
factible de diseñar, se debe repetir todo el proceso de
especificación.
Por esta razón, los equipos de diseño del mundo real
usualmente usan una combinación de metodologías de
arriba hacia abajo y de abajo hacia arriba, construyendo
bloques críticos de bajo nivel mientras refinan el sistema y
las especificaciones de los bloques.
Las bibliotecas de macros duras y blandas reutilizables
facilitan claramente este proceso al proporcionar una fuente
de bloques previamente verificados, lo que demuestra que al
menos algunas partes del diseño se pueden diseñar y
fabricar en la tecnología de destino y funcionar según las
especificaciones.
Procesos de diseño en diagramas de flujo
La primera parte del proceso de diseño consiste en desarrollar,
verificar y refinar de manera recursiva un conjunto de
especificaciones hasta que estén lo suficientemente detalladas
como para permitir que comience la codificación RTL.
Las especificaciones deben describir completamente todas las
interfaces entre el diseño y su entorno, incluyendo:
• Hardware: funcionalidad; Interfaces externas a otro hardware (pines,
buses y cómo usarlos); Interfaz a SW (definiciones de registro);
Momento; Rendimiento; Problemas de diseño físico como el área y la
potencia
• Software - Funcionalidad; Momento; Rendimiento; Interfaz a la
estructura HW SW, kernel
Tipo de especificaciones:
• Especificaciones formales: las características deseadas del
diseño se definen independientemente de cualquier implementación.
• Especificaciones ejecutables: son típicamente un modelo
abstracto para el hardware y / o software que se especifica, y
actualmente son más útiles para describir el comportamiento
funcional en la mayoría de situaciones de diseño.
 El proceso de diseño
del sistema
Determinar la arquitectura óptima
(costo y rendimiento) implica un
conjunto de decisiones complejas,
como:
• Qué entra en el software y qué
entra en el hardware
• Qué procesador(es) usar y cuántos
• Qué arquitectura de bus se
requiere para lograr el rendimiento
del sistema requerido
• Qué arquitectura de memoria
utilizar para alcanzar un equilibrio
adecuado entre potencia, área y
velocidad.
Solución: modelado de varias
arquitecturas alternativas
 Pasos de diseño típicos de ASIC
El diseño típico de
ASIC puede tardar
Diseño de nivel superior
Diseño de bloque unitario
hasta dos años en
Verificación de bloque unitario completarse
Integración y síntesis
Netlists de prueba
Convergencia temporal
& Verificación

Verificación del nivel del sistema

Fabricación

DVT Prep

DVT
6 12 12 4 14 ?? 5 8 Tiempo en semanas

48 Tiempo para enmascarar orden

61
 Pasos típicos del diseño de SoC
• Con el aumento de la
complejidad de los circuitos
Diseño de nivel superior integrados y la disminución
Diseño de bloque unitario de la geometría, es poco
Verificación de bloque unitario probable que los pasos de
Integración y síntesis colocación, diseño y
Netlists de prueba fabricación del proveedor de
circuitos integrados se
Verificación y
convergencia de tiempos
reduzcan en gran medida.
• De hecho, existe un
Verificación del nivel del sistema
mayor riesgo de que los
Fabricación pasos de Convergencia
DVT Prep
de tiempo impliquen más
iteraciones.
DVT
4 4 2 14 5 • Necesidad de reducir el
4
tiempo antes de los Pasos
Tiempo en semanas del proveedor.
24 Tiempo para enmascarar orden
33 • Es necesario considerar los
problemas de diseño desde
el principio.
 Pasos típicos del diseño de SoC
• Arquitectura SoC ya definida.
Diseño de nivel superior Flexible para escalar en frecuencia y
Diseño de bloque unitario complejidad.
Verificación de bloque unitario Permite la integración de nuevos
Integración y síntesis núcleos IP, nueva tecnología.
Netlists de prueba
• Separe el diseño de la IP reutilizable
Verificación y
convergencia de tiempos del diseño del SoC.
Construya el SoC a partir de la
Verificación del nivel del sistema biblioteca de IP probada.
Fabricación • El diseño de la unidad consiste solo
en cualquier característica central
DVT Prep adicional o envolver una nueva IP para
DVT permitir la integración.
4 4 14 5
2 4 • IP reutilizable comprada de fuentes
Tiempo en semanas externas, desarrollada a partir de
24 Tiempo para enmascarar orden diseños internos o diseñada como un
proyecto separado de la ruta crítica de
desarrollo de SoC.
 Metodología de diseño
Un flujo de diseño de ASIC de front-end
 Metodología de diseño
Un flujo de diseño de back-end o un flujo físico genérico.
Metodología ASIC
 Metodología SOC

.,
Metodología SOC en evolución ...
Cómo diseñar un SOC
Cómo diseñar un SOC
Cómo diseñar un SOC
Cómo diseñar un SOC
Cómo diseñar un SOC
 Sistema en chip: prueba
• Los SOC son diseños complejos que combinan circuitos lógicos,
de memoria y de señal mixta en un solo IC
Principales desafíos de las pruebas de
I/O pads
SOC
CPU Self-test • Prueba de nivel de núcleo: los núcleos
core control
integrados se prueban como parte del sistema
User-defined logic

Memory DSP
I/O pads • Acceso de prueba: debido a la ausencia de
I/O pads

array core
acceso físico a las periferias centrales, se
Legacy Interface
core control requiere un mecanismo de acceso electrónico.
IP hard Embedded • Prueba de nivel SOC: la prueba SOC es
core DRAM
una prueba compuesta única que incluye el
1149.1 TAP controller
núcleo individual y la prueba UDL y la
programación de pruebas
El volumen de datos de prueba para diseños SOC basados en núcleos es
muy alto.
• Se requieren nuevas técnicas para reducir el tiempo de prueba, el costo de
la prueba y los requisitos de memoria del equipo de prueba automático (ATE)
 Verificación
En la actualidad,
aproximadamente el 70% del
costo y el esfuerzo del diseño
se dedica a la verificación.
Los equipos de verificación suelen
ser casi dos veces más grandes
que los diseñadores de RTL en las
empresas que desarrollan circuitos
integrados.
Tradicionalmente, la
verificación del diseño de
chips se centra en la
simulación.
Sin embargo, están
surgiendo nuevas técnicas
de verificación.
 Diseño para integración
Un tema clave en el diseño de SOC es la integración de IP de silicio
(núcleos).
La integración de IP afecta directamente la complejidad de los diseños de
SOC y también influye en la verificación del SOC.
La verificación es más rápida y fácil si la interconexión SOC es simple y
unificada (use un sistema de comunicación en chip o un bus inteligente en
chip).
No existe un estándar para OCB; se eligen casi exclusivamente por la
aplicación específica para la que se utilizarán y por la preferencia del
diseñador.
OCB Velocidad Bandwidth Arbitraje Ejemplo

Sistema Alto Alto Complejo ARM AHB

Periférico Bajo Bajo Simple PCI Bus

Dos tipos principales de OCB (bus en chip) y sus características

 Una arquitectura típica de Gateway SoC
Un ejemplo de un diagrama de sistema en un chip típico de gateway VoIP
(Voice over Internet Protocol)..
Una puerta de enlace VoIP SoC es un dispositivo que se utiliza para
funciones como codificadores de voz, cancelación de eco, módems de
datos / fax y protocolos de VoIP..
 Una arquitectura SOC tradicional (basada en bus)

En un SOC típico, existen

flujos de datos complejos y
múltiples núcleos, como
CPU, DSP, DMA y
periféricos.

Por lo tanto, compartir

recursos se convierte en
un problema, la
comunicación entre IP se
vuelve muy complicada.
 Placa posterior de silicio de Sonics utilizada en la arquitectura de diseño SOC

La CPU, DMA y el motor DSP comparten el mismo bus (la CPU o el bus del
sistema). Además, hay enlaces de datos dedicados, muchos cables de control
entre bloques y buses periféricos entre subsistemas
⇒ hay interdependencia entre bloques y muchos cables en el chip.
Por lo tanto, la verificación, la prueba y el diseño físico se vuelven difíciles de
cumplir.
Una solución para esta integración de sistema es utilizar una
interconexión inteligente en chip que unifica todo el tráfico en una sola
entidad.
Un ejemplo de esto es SMART Interconnect SiliconBackplane MicroNetwork.

En comparación con un bus de CPU tradicional, una interconexión en

chip como Sonics SiliconBackplane tiene las siguientes ventajas:
• Mayor eficiencia
• Configuración flexible
• Ancho de banda y latencia garantizados
• Arbitraje integrado
Micro red de placa posterior de silicio de Sonics utilizada en la
arquitectura de diseño SOC

Una MicroNetwork es una red heterogénea e integrada que

unifica, desacopla y administra toda la comunicación entre
procesadores, memorias y dispositivos de entrada / salida.
 La arquitectura básica de WiseNET SoC

La arquitectura
incluye:
• el transceptor de radio de banda dual de potencia
ultrabaja (Tx y Rx),
• una interfaz de sensor con un acondicionador de
señal y dos convertidores de analógico a digital
(ANA_FE),
• una unidad de control digital basada en un
microcontrolador Cool-RISC (µC) con memoria en
chip de baja fuga, varias interfaces digitales y de base
de tiempo,
• un bloque de administración de energía (POW)
Redes en un chip
SoC para DVB
Procesador de red
 Conclusiones
Un sistema en chip (SoC) es un circuito integrado que implementa
la mayor parte o la totalidad de las funciones de un sistema
electrónico completo.

Cuatro áreas vitales de SoC:

• Niveles más altos de
abstracción
• Reutilización de IP y
plataforma
• Creación de IP: ASIP,
interconexión y algoritmo
• Desarrollo e integración
de software anteriores