Scribd Logo
Cargar

¡Te damos la bienvenida a Scribd!

  • 53 vistas

    Maq de Estado Finito

    Cargado por

    Veneno Veinte
    Este documento describe una máquina de estado finito (FSM) para modelar el comportamiento de un semáforo. La FSM tiene 5 estados que controlan los colores de los semáforos de una carretera y un camino vecinal de acuerdo a la detección de vehículos y tiempos de 10 y 20 segundos. El documento explica cómo modelar la FSM en VHDL usando procesos sensibles a flancos de reloj, estados y salidas.

    Copyright:

    © All Rights Reserved
    Descargue como DOCX, PDF, TXT o lea en línea desde Scribd

    Maq de Estado Finito

    Cargado por

    Veneno Veinte
    53 vistas19 páginas
    Este documento describe una máquina de estado finito (FSM) para modelar el comportamiento de un semáforo. La FSM tiene 5 estados que controlan los colores de los semáforos de una carretera y un camino vecinal de acuerdo a la detección de vehículos y tiempos de 10 y 20 segundos. El documento explica cómo modelar la FSM en VHDL usando procesos sensibles a flancos de reloj, estados y salidas.

    Título original

    Maq de Estado Finito-convertido (1)

    Derechos de autor

    © © All Rights Reserved

    Formatos disponibles

    DOCX, PDF, TXT o lea en línea desde Scribd

    ¿Le pareció útil este documento?

    ¿Este contenido es inapropiado?

    Este documento describe una máquina de estado finito (FSM) para modelar el comportamiento de un semáforo. La FSM tiene 5 estados que controlan los colores de los semáforos de una carretera y un camino vecinal de acuerdo a la detección de vehículos y tiempos de 10 y 20 segundos. El documento explica cómo modelar la FSM en VHDL usando procesos sensibles a flancos de reloj, estados y salidas.

    Copyright:

    © All Rights Reserved
    Descargue como DOCX, PDF, TXT o lea en línea desde Scribd
    Descargar como docx, pdf o txt
    53 vistas19 páginas

    Maq de Estado Finito

    Cargado por

    Veneno Veinte
    Este documento describe una máquina de estado finito (FSM) para modelar el comportamiento de un semáforo. La FSM tiene 5 estados que controlan los colores de los semáforos de una carretera y un camino vecinal de acuerdo a la detección de vehículos y tiempos de 10 y 20 segundos. El documento explica cómo modelar la FSM en VHDL usando procesos sensibles a flancos de reloj, estados y salidas.

    Copyright:

    © All Rights Reserved
    Descargue como DOCX, PDF, TXT o lea en línea desde Scribd
    Descargar como docx, pdf o txt
    de 19

    MAQUINA DE ESTADO FINITO

    (FSM)

    Autómata finito
    Modelo de Mealy

    MEMORIA
    Lógica de salida
    E Lógica del próximo estado
    S
    Qt+1 Qt

    Ck

    Qt+1 = f (E, Qt) S = g (E, Qt)


    Modelo de Moore

    MEMORIA
    Lógica de salida
    E Lógica del próximo estadot+1
    Q Qt S

    Ck

    Qt+1 = f (E, Qt) S = g (E, Qt)


    Diagrama de transición de estados

    Entrada Estado Estado


    presente futuro
    e1 q1 q1
    e2 q1 q2
    e2 q2 q2
    Detectar la secuencia 0-0-1 (por Moore)
    En el ambiente ISE tenemos distintas
    alternativas para describir una FSM:

     Con el código VHDL


     Con el editor de máquina de estado
     Con captura de esquemas
    Con VHDL
    Declaración de la entidad

    -- !!!! MAQUINA DE MOORE !!!!

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;

    entity Maq_sinc is
    Port ( reset : in std_logic;
    e : in std_logic;
    ck : in std_logic;
    s : out std_logic);
    end Maq_sinc;
    Con VHDL (contin.)
    Declaración de la arquitectura
    architecture Behavioral of Maq_sinc is
    type estados is (est1, est2, est3, est4);
    signal est_actual: estados:= est1;
    begin
    process (reset, ck)
    begin
    if reset = '1' then est_actual<= est1 ;
    elsif ck='1' and ck'event then
    case est_actual is
    when est1 => if e='1' then est_actual <= est1; else est_actual <= est2;
    end if;
    when est2 => if e='1' then est_actual <= est1; else est_actual <= est3;
    end if;
    when est3 => if e='1' then est_actual <= est4; else est_actual <= est3;
    end if;
    when est4 => if e='1' then est_actual <= est1; else est_actual <= est2;
    end if;
    end case;
    end if;
    end process;
    process (est_actual)
    begin
    case est_actual is
    when est1 => s<='0';when est2 => s<='0';when est3 => s<='0';when est4 => s<='1';
    end case;
    end process;
    end Behavioral;
    Resultado de la simulación
    SEMÁFORO

     En la intersección de una carretera y un camino vecinal se


    instala un semáforo con el siguiente comportamiento:
     En el estado inicial indica verde para la carretera y rojo en el camino
     Existen sensores (sensor) que detectan la presencia de vehículos
    en el camino, cuando esto ocurre se habilita el tránsito por el
    camino durante 10 segundos.
     Transcurrido los 10 segundos, se pone verde la carretera y
    durante 20 segundos no se atiende la señal del sensor.
     Se dispone de una señal de reloj de frecuencia de 1Hz.
     La evolución de los semáforos es la estándar (verde, amarillo, rojo)
    Caja negra para modelar según una Red de Petri
    Red de Petri
    DIAGRAMA DE ESTADOS
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;

    entity FSM is
    Port ( sensor : in
    std_logic; reset : in
    std_logic; clk : in
    std_logic;
    sem_carre : out std_logic_vector(2 downto 0);
    sem_camino : out std_logic_vector(2 downto 0));
    end FSM;

    architecture Behavioral of FSM is


    type estado is (inicial, carre_amari, cami_verde, cami_amari,espera);
    constant verde :std_logic_vector (2 downto 0):= "001";
    constant amarillo :std_logic_vector (2 downto 0):= "010";
    constant rojo :std_logic_vector (2 downto 0):= "100";
    signal estado_actual : estado:=inicial;
    signal reset_cuenta : boolean:= false;
    signal fin_cuenta_10, fin_cuenta_20 : boolean;
    signal cuenta : integer range 0 to 63;
    BEGIN
    -- Definimos la máquina de estados
    MAQUINA:
    process (clk, reset)
    begin
    if reset ='1' then
    estado_actual <= inicial;
    elsif clk='1' and clk'event then
    CASE estado_actual IS
    WHEN inicial =>
    if sensor ='1' then
    estado_actual <=carre_amari;
    end if;
    WHEN carre_amari =>
    estado_actual <= cami_verde;
    WHEN cami_verde =>
    if fin_cuenta_10 then
    estado_actual <= cami_amari;
    end if;
    WHEN cami_amari =>
    estado_actual <= espera;
    WHEN espera =>
    if fin_cuenta_20 then
    estado_actual <= inicial;
    end if;
    END CASE ;
    end if;
    end process MAQUINA;
    SALIDA:
    process (estado_actual)
    begin
    CASE estado_actual is
    WHEN inicial =>
    sem_carre <= verde;
    sem_camino <= rojo;
    reset_cuenta <=
    true;
    WHEN carre_amari =>
    sem_carre <= amarillo;
    sem_camino <= rojo;
    reset_cuenta <= true;
    WHEN cami_verde =>
    sem_carre <= rojo;
    sem_camino <=verde;
    reset_cuenta <= false;
    WHEN cami_amari =>
    sem_carre <= rojo;
    sem_camino <= amarillo;
    reset_cuenta <= true;
    WHEN espera =>
    sem_carre <= verde;
    sem_camino <= rojo;
    reset_cuenta <=
    false;
    END CASE;
    end process salida;
    -- Definición del contador
    CONTADOR:
    process (clk)
    begin
    if clk='1' and clk'event then
    if reset_cuenta then cuenta <= 0;
    else cuenta <= cuenta + 1;
    end if;
    end if;
    end process contador;

    -- Detección de las finalizaciones de tiempos 10s y 20s


    fin_cuenta_10 <= true WHEN cuenta = 9 ELSE false;
    fin_cuenta_20 <= true WHEN cuenta = 19 ELSE false;

    end Behavioral;
    RESULTADO DE LA SIMULACIÓN

    También podría gustarte