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    Grupo 19taller2

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    Pedro Javier Puerto Joya
    Este documento describe una configuración de caché y un ejercicio sobre aciertos y fallos en la caché. La configuración incluye un nivel de caché de 16 bloques de 16 bytes cada uno con una política LRU. El ejercicio consiste en acceder secuencialmente a un arreglo de 256 bytes saltando 8 bytes cada vez, lo que genera el patrón de aciertos y fallos de miss/hit/hit/hit. Cambiar la cantidad de iteraciones aumentaría la tasa de aciertos pero mantendría la misma cantidad de fallidos iniciales.

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    Pedro Javier Puerto Joya
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    Este documento describe una configuración de caché y un ejercicio sobre aciertos y fallos en la caché. La configuración incluye un nivel de caché de 16 bloques de 16 bytes cada uno con una política LRU. El ejercicio consiste en acceder secuencialmente a un arreglo de 256 bytes saltando 8 bytes cada vez, lo que genera el patrón de aciertos y fallos de miss/hit/hit/hit. Cambiar la cantidad de iteraciones aumentaría la tasa de aciertos pero mantendría la misma cantidad de fallidos iniciales.

    Descripción original:

    CACHE 2

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    Este documento describe una configuración de caché y un ejercicio sobre aciertos y fallos en la caché. La configuración incluye un nivel de caché de 16 bloques de 16 bytes cada uno con una política LRU. El ejercicio consiste en acceder secuencialmente a un arreglo de 256 bytes saltando 8 bytes cada vez, lo que genera el patrón de aciertos y fallos de miss/hit/hit/hit. Cambiar la cantidad de iteraciones aumentaría la tasa de aciertos pero mantendría la misma cantidad de fallidos iniciales.

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    Este documento describe una configuración de caché y un ejercicio sobre aciertos y fallos en la caché. La configuración incluye un nivel de caché de 16 bloques de 16 bytes cada uno con una política LRU. El ejercicio consiste en acceder secuencialmente a un arreglo de 256 bytes saltando 8 bytes cada vez, lo que genera el patrón de aciertos y fallos de miss/hit/hit/hit. Cambiar la cantidad de iteraciones aumentaría la tasa de aciertos pero mantendría la misma cantidad de fallidos iniciales.

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    de 2

    Pedro Javier Puerto Joya 61165

    Mateo Luzardo Jiménez 61063

    Escenario 2 - Ejercicio

    Configuración de Cache
    1. Niveles de cache: 1
    2. Tamaño de bloque: 16
    3. Numero de bloques: 16
    4. Política de ubication: N-Way Set Associative
    5. Asociatividad: 4
    6. Política de reemplazo de bloque: LRU
    Configuración inicial de Código
    1. a0: 256 (bytes)
    2. a1: 2
    3. a2: 1
    4. a3: 1

    Preguntas - Ejercicio
    1. ¿Cuántos accesos a memoria hay por cada iteración en el ciclo
    interno?

    R//
    En cada iteración en el ciclo interno hay 2 accesos a memoria
    correspondientes a:
    1. lectura
    2. escritura.
    Ambos en la misma posición

    2. ¿Cuál es el patrón que se repite de aciertos y fallos?


    2.1 miss/hit
    2.2 miss/hit/hit
    2.3 miss/hit/hit/hit
    2.4 hit/miss/miss/miss
    2.5 hit/miss
    R//
    porque la primera lectura de memoria al iniciar el proceso es un miss la
    cual inicia en el registro en la posición 0, al realizar la lectura nuevamente
    comienza a registrar hits en las demás posiciones próximas acordes al
    registro que son la posición 8,10,18, al llegar a la posición 20 se da cuenta
    de que no puede realizar lectura el cual registra un miss y nuevamente
    arranca el ciclo
    El patrón es el 2.3 Miss/Hit/Hit/Hit Esto se debe a que por la configuración
    de la caché se cuenta con 16 bloques de 16 bytes, y el recorrido del arreglo
    se hace en saltos de 8 bytes, por tanto, la secuencia corresponde a:
    1 acceso: Miss, (caché empty), se solicita el dato en la dirección 0),
    2 acceso: Hit, se escribe el dato en la misma dirección del acceso 1 (0).
    3 acceso: Hit, se lee en la dirección de 0+8 que se encuentra en el mismo
    bloque de caché.
    4 acceso: Hit, se escribe en la dirección 0+8 que se acaba de leer.
    5 acceso: Miss, se solicita el dato en la dirección 0+16, está en el siguiente
    bloque (empty)
    6 acceso: Hit, se escribe el dato en la dirección 0+16, que ya se encuentra
    disponible en el mismo bloque
    7 acceso: Hit, se lee en la dirección 0+24 que se encuentra en el mismo
    bloque de caché de los accesos 5 y 6
    8 acceso: Hit, se escribe en la dirección 0+24.
    9 acceso: Miss
    Preguntas - Ejercicio

    1. ¿Qué ocurre si se altera la cantidad de iteraciones de manera


    arbitraria?

    1.2 La cantidad de caches hits aumenta.

    El tamaño total de la memoria es de 256 bytes igual al tamaño del arreglo,


    por lo que tras la primera iteración en la que se han solicitado direcciones
    de todos los bloques, éstos ya se han cargado y en adelante cualquier
    solicitud encontrará el dato en caché
    1.3 La cantidad de cache misses se queda igual.

    En la primera iteración, cada dos saltos (o 4 accesos) se produce un Miss


    debido a que se cambia de bloque y éste se encuentra vacío, en total 16
    Miss. En las iteraciones siguientes siempre se encontrará el dato por lo
    explicado en 1.2.
    1.5 El hit rate aumenta.

    Como consecuencia del aumento de Hits (1.2) y la cantidad de Miss igual


    (1.3), el Hit Rate aumentará en medida que se incrementen las iteraciones

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