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TABLA 4.1
Configuración de polarización del BJT

Tipo Configuración Ecuaciones correspondientes

Polarización fija VCC

VCC - VBE
IB =
RC RB
RB
IC = bIB, IE = (b + 1)IB

␤ VCE = VCC - IC RC

Polarización VCC
de emisor
VCC - VBE
RC IB =
RB RB + (b + 1)RE
IC = bIB, IE = (b + 1)IB
␤ Ri = (b + 1)RE
VCE = VCC - IC (RC + RE)
RE

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Polarización por VCC
medio del divisor
de voltaje RC R2VCC APROXIMADA: bRE Ú 10R2
R1 EXACTA: RTh = R1||R2, ETh =
R1 + R2 R2VCC
ETh - VBE VB = , VE = VB - VBE
IB = R1 + R2
␤ RTh + (b + 1)RE VE IE
IC = bIB, IE = (b + 1)IB IE = , IB =
RE b + 1
R2 VCE = VCC - IC (RC + RE) VCE = VCC - IC (RC + RE)
RE

VCC
Realimentación
de colector RC
RB VCC - VBE
IB =
RB + b(RC + RE)
IC = bIB, IE = (b + 1)IB
␤
VCE = VCC - IC (RC + RE)

RE

Emisor seguidor
VEE - VBE
IB =
RB + (b + 1)
IC = bIB, IE = (b + 1)IB
RB
RE VCE = VEE - IE RE

–VEE
Base común VEE - VBE
IE =
RE
RE RC IE
IB = , IC = bIB
b + 1
VEE VCC
VCE = VEE + VCC - IE (RC + RE)
VCB = VCC - IC RC
195
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TABLA 5.1
Amplificadores con transistor BJT sin carga

Configuración Zi Zo Av Ai
Polarización fija: Media (1 k⍀) Media (2 k⍀) Alta (⫺200) Alta (100)

VCC = RB 7 bre = RC 7 ro 1RC 7 ro2 =

bRBro
= - 1ro + RC21RB + bre2
Io RC
RB re
Ii
+ ⬵ bre ⬵ RC
Vo RC ⬵ b
+ Zo 1RB Ú 10bre2 1ro Ú 10RC2 ⬵ -
1ro Ú 10RC,
Vi
– re
Zi
– RB Ú 10bre2
1ro Ú 10RC 2

Polarización Media (1 k⍀) Media (2 k⍀) Alta (⫺200) Alta (50)

VCC
RC 7 ro b1R1 7 R22ro
por medio del
R1 7 R2 7 bre RC 7 ro
Io
divisor de voltaje: RC = =
1ro + RC21R1 7 R2 + bre2
R1 = - =
Ii re
+ ⬵ RC
b1R1 7 R22
+ Zo
RC
Vo
1ro Ú 10RC2 ⬵ -
R1 7 R2 + bre
Vi Zi R2 ⬵
RE CE re

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1ro Ú 10RC 2
– –
1ro Ú 10RC2

Polarización de emisor Alta (100 k⍀) Media (2 k⍀) Baja (⫺5) Alta (50)
VCC
sin puentear:
Io RC = RB 7 Zb = RC RC
⬵ -
bRB
RB = - RB + Zb
Ii re + RE
+ Zb ⬵ b1re + RE2 (cualquier
+ Zo nivel de ro)
Vo ⬵ RB 7 bRE ⬵ -
RC
Vi
Zi RE RE
– – 1RE W re2
1RE W re2
Emisor seguidor: Alta (100 k⍀) Baja (20 k⍀) Baja (⬵ 1) Alta (⫺50)
VCC
RB = RB 7 Zb = RE 7 re RE
⬵ -
bRB
Ii = RB + Zb
RE + re
+ Zb ⬵ b1re + RE2
⬵ re
Vi + ⬵ RB 7 bRE ⬵
1RE W re2
Io RE 1
Zi Vo
1RE W re2
– Zo
–
Base común: Baja (20 ⍀) Media (2 k⍀) Alta (200) Baja (⫺1)

RE 7re
Ii ⬵ -1
= = RC RC
⬵
+ RC + re
RE Io
Vi Zi Zo Vo ⬵ re
VEE VCC
– – 1RE W re2
Realimentación del colector: Media (1 k⍀) Media (2 k⍀) Alta (⫺200) Alta (50)
VCC
RC 7 RF bRF
Io re
RC
= ⬵ RC
=
RF
1 RC ⬵ - RF + bRC
re
1ro Ú 10RC2
+ +
Ii b RF
1ro Ú 10RC2
1ro Ú 10RC2 1RF W RC2
Zo Vo RF
+ ⬵
Vi Z RC
o
– –

287
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TABLA 5.2
Amplificadores con transistor BJT incluido el efecto de Rs y RL

Configuración AvL ⴝ Vo ⲐVi Zi Zo

- 1RL 7 RC2
RB 7 bre RC
re

Vo ro incluida:
1RL 7 RC 7 ro2
Vi Zo
- RB 7 bre RC 7 ro
re
Zi

- 1RL 7 RC2
R1 7 R2 7 bre RC
re

Vo
Vi
ro incluida:

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Zo
- 1RL 7 RC 7 ro2
R1 7 R2 7 bre RC 7 ro
Zi re

R¿E = RL 7 RE R¿s = Rs 7 R1 7 R2

R1 7 R2 7 b 1re + R¿E2 RE 7 a + re b
R¿s
⬵ 1
b
Vi
ro incluida:

R1 7 R2 7 b1re + R¿E2 RE 7 a + re b
Vo R¿s
Zo ⬵ 1
Zi b

-1RL 7 RC2
⬵ RE 7 re RC
Vi re
Vo

ro incluida:
-1RL 7 RC 7 ro2
Zi Zo
⬵ RE 7 re RC 7 ro
re

- 1RL 7 RC2
R1 7 R2 7 b 1re + RE2
VCC
RC
RE
RC
R1
Vo
ro incluida:
Rs Vi
- 1RL 7 RC2
R1 7 R2 7 b1re + Re2
Zo
⬵ RC
+ RL RE
Vs Zi R2
RE
–

288
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TABLA 5.2 (Continuación)

Amplificadores con transistor BJT incluido el efecto de Rs y RL

Configuración AvL ⴝ Vo ⲐVi Zi Zo

-1RL 7 RC2
VCC
RB 7 b(re + RE12 RC
RE1
RC
RB
Vo
Rs Vi ro incluida:

- 1RL 7 RC2
Zo

+
Zi
RE1 RL RB 7 b 1re + RE2 ⬵ RC
Vs REt
–
RE2 CE

-1RL 7 RC2
bre 7
VCC RF
RC
re ƒ Av ƒ
RC

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RF
Vo
ro incluida:
-1RL 7 RC 7 ro2
Rs Vi
bre 7 RC 7 RF 7 ro
Zo RF
+ RL
Vs
re ƒ Av ƒ
Zi
–

-1RL 7 RC2
bRE 7 ⬵ RC 7 RF
VCC RF
RE ƒ Av ƒ
RC
RF
Vo
ro incluida:

- 1RL 7 RC2
Rs Vi

⬵ bRE 7 ⬵ RC 7 RF
Zo RF
⬵
+ RL RE ƒ Av ƒ
Vs
Zi RE
L
–

ETh es el voltaje de circuito abierto entre las terminales de salida identificado como Vo. Sin
embargo,
Vo
AvNL =
Vi
y Vo = AvNLVi

de modo que ETh = AvNLVi (5.82)

Al sustituir el circuito equivalente Thévenin entre las terminales de salida obtenemos en la
configuración de salida de la figura 5.63. Para el circuito de entrada los parámetros Vi e Ii están
relacionados por Zi ⫽ Ri, lo que permite utilizar Ri para representar el circuito de entrada. Como
lo que nos interesa son los amplificadores con BJT y FET, tanto Zo como Zi pueden ser repre-
sentadas por elementos resistivos.
Antes de continuar, revisemos los resultados de la figura 5.63 determinando Zo y AvNL de
la manera usual. Para determinar Zo, Vi se ajusta a cero y el resultado es AvNLVi = 0, lo que
289
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342 ANÁLISIS DE CA Ecuaciones:

DE UN BJT
26 mV
re =
IE
Parámetros híbridos:
hie = bre, hfe = b ca, hib = re, hfb = - a ⬵ - 1
Polarización fija en CE (emisor común):
Zi ⬵ bre, Zo ⬵ RC
RC Zi
Av = - , Ai = - Av ⬵ b
re RC
Polarización por medio del divisor de voltaje:
Zi = R1 7R2 7 bre, Zo ⬵ RC
RC Zi
Av = - , Ai = - Av ⬵ b
re RC
Polarización en CE (emisor común):
Zi ⬵ RB 7 bRE, Zo ⬵ RC
RC bRB
Av ⬵ - , Ai ⬵
RE RB + bRE

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Emisor seguidor:
Zi ⬵ RB 7 bRE, Zo ⬵ re
Zi
Av ⬵ 1, Ai = - Av
RE
Base común:
Zi ⬵ RE 7re, Zo ⬵ RC
RC
Av ⬵ , Ai ⬵ - 1
re
Realimentación del colector:

Zo ⬵ RC 7RF
re
Zi ⬵ ,
1 RC
+
b RF
RC RF
Av = - , Ai ⬵
re RC
Realimentación de cd del colector:
Zi ⬵ RF1 7 bre, Zo ⬵ RC 7 RF2
RF2 7 RC Zi
Av = - , Ai = - Av
re RC
Efecto de la impedancia de carga:
Vo RL Io Zi
AvL = = Av , AiL = = - AvL
Vi RL + Ro NL Ii RL
Efecto de la impedancia de la fuente:
RiVs Vo Ri
Vi = , Avs = = Av
Ri + Rs Vs Ri + Rs NL
Vs
Is =
Rs + Ri
Efecto combinado de la carga e impedancia de la fuente:
Vo RL Vo Ri RL
AvL = = Av , Avs = = # A
Vi RL + Ro NL Vs Ri + Rs RL + Ro vNL
Io Ri Io Rs + Ri
AiL = = - AvL , Ais = = - Avs
Ii RL Is RL
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Conexión Cascodo: ANÁLISIS POR 343

Av = Av1Av2 COMPUTADORA
Conexión Darlington (con RE):
b D = b 1 b 2,
b 1 b 2RB
Zi = RB 7 1b 1 b 2RE2, Ai =
1RB + b 1 b 2RE2
re1 Vo
Zo = + re2 Av = L 1
b2 Vi
Conexión Darlington (sin RE):
b 1 b 2(R1 7 R2)
Zi = R1 7 R2 7 b 1(re1 + b 1 b 2re2)
R1 7 R2 + Zi ¿
Ai =

donde Zi ¿ = b 1(re1 + b 2re2)

b 1 b 2RC
Zo ⬵ RC 7 ro2
Vo
Av = =
Vi Zi ¿
Par de realimentación:

Zi = RB 7 b 1 b 2RC
- b 1 b 2R B
Ai =
RB + b 1 b 2RC

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re1
Zo L Av ⬵ 1
b2

5.27 ANÁLISIS POR COMPUTADORA

●
PSpice para Windows
Configuración del divisor de voltaje de BJT Los últimos capítulos se limitaron al análisis de
redes electrónicas por medio de PSpice y Multisim. Esta sección considerará la aplicación de una
fuente de ca a una red de BJT y describir cómo se obtienen e interpretan los resultados.
La mayor parte de la construcción de la red de la figura 5.138 se logra con los procedimien-
tos presentados en los capítulos anteriores. La fuente de ca se halla en la biblioteca SOURCE
como VSIN. Puede repasar la lista de opciones o simplemente escribir VSIN en el encabe-
zado de la lista. Una vez que seleccione y coloque, aparecerán varias etiquetas que definen sus

0V

13.45V

2.624V
0V
1.924V

0V 0V 0V

FIG. 5.138
Uso de PSpice para Windows para analizar la red de la figura
5.28 (Ejemplo 5.2).
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TABLA 6.2
Transistores de efecto de campo

Símbolo y Resistencia y
Tipo relaciones básicas Curva de Transferencia capacitancia de entrada

JFT
(canal n)

Ri 7 100 MÆ
Ci: 11 - 102 pF

MOSFET
tipo empobrecimiento
(canal n)

Ri 7 1010 Æ
Ci: 11 - 102 pF

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MOSFET
tipo enriquecimiento
(canal n)

(encendido)
Ri 7 1010 Æ
Ci: 11 - 102 pF
(encendido) (encendido)

(encendido)

(encendido) ⫺ VGS (Th))2

(encendido)

MESFET
tipo empobrecimiento
(canal n)

Ri 7 1012 Æ
Ci: 11 - 52 pF

MESFET
tipo enriquecimiento
(canal n)

(encendido) Ri 7 1012 Æ
Ci: 11 - 52 pF

(encendido)

(encendido) ⫺ VGS (Th))2

(encendido)
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406 TRANSISTORES DE Ecuaciones:

EFECTO DE CAMPO
JFET:
VGS 2
ID = IDSS a 1 - b
VP

`
IDSS
ID = IDSS ƒ VGS = 0 V, ID = 0 mA ƒ VGS = VP, ID = , VGS ⬵ 0.3VP ƒ ID = IDSS>2
4 VGS = VP>2

VGS = VP a 1 - b
ID
A IDSS
PD = VDSID
ro
rd =
11 - VGS >VP22

MOSFET: (enriquecimiento):
ID = k1VGS - VT22
ID 1encendido2
k =
1VGS1encendido2 - VT22

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6.15 ANÁLISIS POR COMPUTADORA
●
PSpice para Windows
Las características de un JFET de canal n se pueden desplegar en la pantalla mediante el mismo
procedimiento que para el transistor en la sección 3.13. La serie de curvas a través de las carac-
terísticas graficas contra varios valores de voltaje requiere un barrido anidado dentro del barrido
del voltaje del drenaje a la fuente. La configuración requerida de la figura 6.54 se construyó
siguiendo los procedimientos descritos en los capítulos anteriores. En particular, observe la au-
sencia total de resistores puesto que se supone que la impedancia de entrada es infinita, lo que
produce una corriente de compuerta de 0 A. El JFET se encuentra bajo Part en la caja de diálo-
go Place Part. Para invocarlo, simplemente escriba JFET en el espacio provisto bajo el enca-
bezado Part. Una vez en su lugar, haga clic sobre el símbolo seguido por Edit-PSpice Model y se
desplegará la caja de diálogo PSpice Model Editor Lite. Observe que Beta es igual a 1.304 m冫V2
y que Vto es ⫺3 V. Para el transistor de efecto de campo de unión Beta se define como

1A>V22
IDSS
Beta = (6.17)
ƒ VP ƒ 2
El parámetro Vto define VGS ⫽ Vp ⫽ ⫺3 V como el voltaje de estrangulamiento. Utilizando la
ecuación (6.17) podemos resolver para IDSS y determinar que es aproximadamente de 11.37 mA. Una
vez obtenidas las curvas podemos comprobar si estos dos parámetros están definidos con precisión
por las características. Con la red establecida, seleccione New Simulation para obtener la caja de
diálogo New Simulation. Utilizando Fig. 6.54 como el nombre seguido por Create se obtiene la
caja de diálogo Simulation Settings, en el que se selecciona DC Sweep bajo el encabezado Analy-
sis type. La variable de barrido (Sweep variable) se ajusta como Voltage source con Name VDD.
El valor de inicio (Start Value) es de 0 V; el valor final (End Value) es de 10 V y el Increment (In-
cremento) es de 0.01 V. Ahora seleccione Secondary Sweep y aplique el nombre con Name VGG
con un valor de inicio (Start Value) de 0 V y un valor final (End Value) de ⫺5 V y un incremento
(Increment) de ⫺1 V. Por último, habilite el Secondary Sweep asegurándose de que aparezca una
marca de verificación en la casilla a la izquierda de la lista, seguido de un clic en OK para salirse
de la caja de diálogo. Una Simulation y aparecerá la pantalla SCHEMATIC con un eje horizon-
tal etiquetado VDD que se extiende desde 0 V hasta 10 V. Prosiga con la secuencia Trace-Add
Trace para obtener la caja de diálogo Add Traces y seleccione ID(J1) para obtener las caracterís-
ticas de la figura 6.55. Observe en particular que el valor de IDSS se aproxima mucho a 11.7 mA
como se pronosticó con base en el valor de Beta. También observe que el corte ocurre cuando
VGS ⫽ Vp ⫽ ⫺3 V. Las etiquetas que aparecen en la gráfica se agregaron con Plot-Label-Text.
Las características de transferencia se obtienen configurando una nueva simulación (New
Simulation) que realice un solo barrido puesto que sólo se tiene que graficar una curva. Una vez
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la que se traza en la misma gráfica de la figura 7.46. De la cual REDES 439

COMBINADAS
IDQ ⬵ 6.7 mA
VGSQ = 12.5 V
Ec. 17.412: VDS = VDD - ID1RS + RD2
= 40 V - 16.7 mA210.82 kÆ + 3.0 kÆ2
= 40 V - 25.6 V
= 14.4 V

7.9 TABLA DE RESUMEN

●
Ahora que ya se presentaron las configuraciones más populares para los diversos FET, la tabla
7.1 resume los resultados básicos y demuestra la similitud del método para varias configuracio-
nes. También revela que el análisis general de las configuraciones de cd de los FET no es muy
complejo. Una vez que se establecen las características de transferencia, se puede trazar la línea
de autopolarización de la red y determinar el punto Q en la intersección de la característica de
transferencia del dispositivo y la curva de polarización de la red. El análisis restante es simple-
mente la aplicación de las leyes básicas de análisis de circuitos.

7.10 REDES COMBINADAS

●

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Con el análisis de cd de varias configuraciones de BJT y FET establecido, se presenta la opor-
tunidad de analizar redes con ambos tipos de dispositivos. Fundamentalmente, para el análisis
sólo se requiere que primero abordemos el dispositivo que proporcionará un nivel de corriente
o voltaje en las terminales. En general luego se abre la puerta para calcular otras cantidades y
concentrarse en las incógnitas restantes. Éstos en general son problemas particularmente intere-
santes por el reto que implica encontrar la puerta y luego utilizar los resultados de las secciones
pasadas y el capítulo 4 para determinar las cantidades importantes para cada dispositivo. Las
ecuaciones y relaciones utilizadas son las que se emplearon en más de una ocasión; no se requie-
re desarrollar métodos nuevos de análisis.

EJEMPLO 7.12 Determine los niveles de VD y VC para la red de la figura 7.47.

VD

VC

FIG. 7.47
Ejemplo 7.12.
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TABLA 7.1
Configuraciones de polarización del FET

Tipo Configuración Ecuaciones pertinentes Solución gráfica

VDD ID
RD IDSS
Polarización fija VGSQ = - VGG
del JFET RG VDS = VDD - ID RS Punto Q
VGG –
+ VP VGG 0 VGS

VDD ID
IDSS
RD
Autopolarización VGS = - ID RS
del JFET VDS = VDD - ID1RD + RS2 Punto Q
I'D
RG RS
VP V' 0 VGS
GS

VDD ID
R2VDD IDSS
Polarización por R1 RD VG =
R1 + R2 VG
medio del divisor
VGS = VG - ID RS Punto Q RS
= VDD - ID1RD + RS2
de voltaje del JFET R2 RS VDS
VP 0 VG VGS

VDD ID
RD IDSS
Compuerta común VGS = VSS - ID RS VSS
del JFET VDS = VDD + VSS - ID1RD + RS2 Punto Q RS
RS
–VSS VP 0 VSS VGS
ID
VDD VGS = - ID RS IDSS
RD
JFET VD = VDD
1RD = 0 Æ2 VS = ID RS Punto Q
I'D

VDS = VDD - IS RS VP V'GS 0 VGS

VDD ID
RD Punto Q IDSS
JFET VGSQ = 0 V
VGS = 0 V
caso especial IDQ = IDSS Q

1VGSQ = 0 V2
RG
VGG
VP 0 VGS
ID
VDD
Punto Q
Polarización fija VGSQ = + VGG
IDSS
de MOSFET tipo VDS = VDD - ID RS
empobrecimiento RG RS
(y MESFET)
VP 0 VGG VGS

Polarización por VG ID
VDD
R2VDD
medio del divisor de R1 RD VG = RS Punto Q
R1 + R2 IDSS
voltaje del MOSFET
VGS = VG - IS RS
= VDD - ID1RD + RS2
tipo empobrecimiento R2 RS
(y MESFET)
VDS
VP 0 VG VGS
Configuración por VDD ID
VDD
realimentación del RD
RG RD
MOSFET tipo VGS = VDS ID(encendido)

enriquecimiento VGS = VDD - ID RD Punto Q

(y MESFET) 0 VGS(Th) VDD VGS

VGS(encendido)

Polarización por VDD VG ID

medio del divisor de RD R2VDD RS
R1 VG =
voltaje del MOSFET R1 + R2
Punto Q
tipo enriquecimiento R2 RS VGS = VG - ID RS
(y MESFET) 0 VGS(Th) VG VGS

440
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reaccionará a la luz incidente y permitirá el paso de diferentes niveles de corriente establecidos APLICACIONES 461
por V y R. La corriente para los fotodiodos es una corriente inversa cuya dirección es la que se PRÁCTICAS
muestra en la figura 7.72a, pero el equivalente de ca, el fotodiodo y el resistor R están en paralelo
como se muestra en la figura 7.72b, y así se establece la señal deseada con la polaridad mostra-
da en la compuerta del JFET. El capacitor C es simplemente un circuito abierto ante la cd para
aislar la configuración de polarización del fotodiodo del JFET y un cortocircuito para la señal
vs. La señal entrante se amplificará y aparecerá en el drenaje del JFET de salida.
Como ya vimos, todos los elementos del diseño, incluidos los FET, LED, fotodiodo, capa-
citores, etcétera, deben seleccionarse con cuidado para asegurarse de que funcionen correcta-
mente a la alta frecuencia de transmisión. En realidad, con frecuencia se utilizan diodos láser
en lugar de los LED en el modulador porque funcionan con velocidades de transferencia de
información y potencias más altas y pérdidas de transmisión y acoplamiento más bajas. Sin
embargo, los diodos láser son mucho más caros y más sensibles a la temperatura, y por lo ge-
neral duran menos que los LED. Para el lado del demodulador, los fotodiodos son o de la va-
riedad de fotodiodo pin o el fotodiodo de avalancha. La abreviatura pin se deriva del proceso
de construcción p intrínseco n, y el término avalancha del proceso de ionización de rápido
crecimiento que se desarrolla durante la operación.
En general el JFET es excelente para esta aplicación por su alta capacidad de aislamiento a
la entrada y por su capacidad de “cambiar de forma instantánea” de un estado al otro debido
a la entrada TTL. En el lado de salida los bloques el aislamiento bloquean cualquier efecto del
circuito detector del demodulador en la respuesta de ca y proporciona una cierta ganancia para
la señal antes de que pase a la siguiente etapa.

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Controlador de relevador con MOSFET
El controlador de relevador con MOSFET que se describirá en esta sección es un excelente ejem-
plo de cómo se pueden utilizar los FET para controlar redes de alto voltaje冫alta corriente sin
absorber corriente o potencia del circuito de control. La alta impedancia de entrada de los
FET aísla en esencia las dos partes de la red sin necesitar enlaces ópticos o electromagnéticos.
La red que describiremos puede ser utilizada en varias aplicaciones, pero nuestra aplicación se
limitará a un sistema de alarma activado cuando alguien o algo cruza por el plano de la luz tras-
mitida.
El LED IR (infrarrojo⫺no visible) de la figura 7.73 dirige su luz a través de un túnel di-
reccional para que choque con la cara de una celda fotoconductora (sección 16.7) de la red de
control. La resistencia de la celda fotoconductora varía desde aproximadamente 200 kÆ co-
mo su resistencia a oscuras hasta menos de 1 kÆ a niveles de alta iluminación. El resistor R1
es una resistencia variable que se puede utilizar para ajustar el nivel de umbral del MOSFET
tipo empobrecimiento. Se empleó un MOSFET de mediana potencia por su alto nivel de co-
rriente de drenaje que fluye a través de la bobina magnetizante. El diodo se incluye como un
dispositivo de protección por las razones descritas en detalle en la sección 2.11.

6V

Contador,
alarma,
R1 100 k⍀
lámpara,
Control etc.
de umbral
R2 Relevador
50 k⍀ Sistema de alto voltaje
o de alta corriente

VG MOSFET
+
VGS –
␭
LED IR
Celda
fotoconductora
1 k⍀ 200 k⍀

FIG. 7.73
Controlador de relevador de MOSFET.
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TABLA 8.1
Zi, Zo y Av para varias configuraciones del FET

Vo
Configuración Zi Zo Av =
Vi

Polarización fija
(JFET o D-MOSFET)

Fixed-bias +VDD
[JFET or D-MOSFET] Mediana 12 kÆ2 Mediana 1-102
Alta 110 MÆ2
RD
C2
Vo = RD ƒƒ rd = -gm1rd ƒƒ RD2
C1
Vi = RG
Zo ⬵ RD ⬵ -gm RD
1rd Ú 10 RD2 1rd Ú 10 RD2
Zi RG
–V
GG
+

Autopolarización
con RS evitada
(JFET o D-MOSFET)
Mediana 12 kÆ2 Mediana 1- 102

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Self-bias +VDD
bypassed RS
Alta 110 MÆ2
- gm1rd 7 RD2
JFET or D-MOSFET] RD
C2 = RD ƒƒ rd =
Vo
C1 = RG
⬵ RD ⬵ - gm RD
Vi 1rd Ú 10 RD2 1rd Ú 10 RD2
Zo
Zi
RG
RS CS

Autopolarización
con RS no evitada
Baja 1-22
(JFET o D-MOSFET)
+VDD
c1 + gmRS + dR
Self-bias RS
Alta 110 MÆ2
unbypassed RS gm RD
rd D =
[JFET or D-MOSFET] RD = RD + RS
C2 1 + gm RS +
c1 + gmRS + d
RS RD rd
Vo = RG +
C1 rd rd
Vi
Zo gm RD
= RD rd Ú 10 RD o rd = q Æ ⬵ -
Zi 1 + gm RS
RG 3rd Ú 10 1RD + RS24
RS

Polarización por medio del divisor de voltaje

(JFET o D-MOSFET)
Voltage-divider bias +VDD
Mediana 12 kÆ2 Mediana 1-102
Alta 110 MÆ2
JFET or D-MOSFET]
RD
RD 7 rd - gm1rd ƒƒ RD2
C2
R1 = =
C1
Vo
= R1 ƒƒ R2
Vi
Zo
⬵ RD 1rd Ú 10 RD2
⬵ -gm RD 1rd Ú 10 RD2
Zi
R2
RS CS

506
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TABLA 8.1
(continuación)

Vo
Configuración Zi Zo Av =
Vi

Compuerta común

Mediana 1 +102
(JFET o D-MOSFET)
+VDD Baja 11 kÆ2
Common-gate Mediana (2 k⍀)
[JFET or D-MOSFET]
RD
RS 7 c
rd + RD gmRD +
d
RD
C1 Q1 C2 = = RD ƒƒ rd rd
1 + gmrd =
Vi Vo RD
1 +
⬵ RD
⬵ RS 7
rd
1 1rd Ú 10 RD2
Zi RS Zo gm
RG CS 1rd Ú 10 RD2 ⬵ gmRD
1rd Ú 10 RD2

Fuente-seguidor
(JFET o D-MOSFET)
Baja 1100 kÆ2 Baja 16 12
Source-follower
+VDD gm 1rd ƒƒ RS2

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JFET or D-MOSFET]
Alta 110 MÆ2 = rd ƒƒ RS ƒƒ 1>gm =
C1 1 + gm1rd ƒƒ RS2
Vi
C2 = RG ⬵ RS ƒƒ 1 ƒƒ gm
Zi Vo 1rd Ú 10 RS2 gm RS
RG ⬵
RS 1 + gm RS
Zo 1rd Ú 10 RS2

Polarización por realimentación de drenaje

(E-MOSFET)
Mediana 11 MÆ2 Mediana 12 kÆ2
+VDD Mediana 1- 102
Drain-Feedback bias
E-MOSFET RF + rd 7 RD
-gm1RF ƒƒ rd ƒƒ RD2
= RF ƒƒ rd ƒƒ RD
=
1 + gm1rd 7 RD2
RD =
RF C2
Vo
⬵ RD
C1 1RF, rd Ú 10 RD2 ⬵ - gmRD
RF 1RF, rd Ú 10 RD2
Vi ⬵
Zo 1 + gmRD
1rd Ú 10 RD2
Zi

Polarización por medio del divisor de voltaje

(E-MOSFET)
+VDD Mediana (2 k⍀) Mediana (⫺10)
oltage-divider bias
Mediana 11 MÆ2
-MOSFET
= RD ƒƒ rd = - gm 1rd ƒƒ RD2
RD
C2
R1 D Vo = R1 ƒƒ R2
C1 ⬵ RD ⬵ - gmRD
G 1Rd Ú 10 RD2 1rd Ú 10 RD2
Vi
Zo
S
Zi R2 RS

507
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TABLA 8.2

Configuración AvL = Vo ƒƒ Vi Zi Zo

V0 -gm 1RD ƒƒ RL2 RG RD

Vi
Z0
+ Con rd:
Vss
- gm 1RD ƒƒ RL ƒƒ rd2
Zi
– RG RD ƒƒ rd

- gm 1RD ƒƒ RL2 RD
RG
1 + gm RS 1 + gm RS
V0
Vi
Z0 Con rd:

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-gm1RD ƒƒ RL2
+
Vs RD
Zi RG ⬵
– RD + RS 1 + gm RS
1 + gm RS +
rd

V0
-gm 1RD ƒƒ RL2 R1 ƒƒ R2 RD
Vi
Z0
+
Vs Con rd:
- gm 1RD ƒƒ RL ƒƒ rd2
– Zi
R1 ƒƒ R2 RD ƒƒ rd;

gm1RS ƒƒ RL2
RS ƒƒ 1> gm
1 + gm 1RS ƒƒ RL2
RG

Vi

Con rd:
+ V0
Vs
Zi gmrd1RS ƒƒ RL2 RS
– =
rd + RD + gmrd 1RS ƒƒ RL2
Z0 RG
gmrd RS
1 +
rd + RD

RS
gm 1RD ƒƒ RL2
Vi
V0 RD
1 + gm RS
+
Vs Con rd:
⬵ gm 1RD ƒƒ RL2
– Zi RS
Z0
Zi = RD ƒƒ rd
gmrd RS
1 +
rd + RD ƒƒ RL

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8.18 RESUMEN ANÁLISIS POR 523

● COMPUTADORA
Conclusiones y conceptos importantes
1. El parámetro de transconductancia gm está determinado por la relación del cambio de
la corriente de drenaje asociado con un cambio particular del voltaje de la compuerta
a la fuente en la región de interés. Cuanto más pronunciada es la pendiente de la curva
de ID contra VGS, mayor es el nivel de gm. Además, entre más cerca está el punto o región de
interés a la corriente de saturación IDSS, mayor es el parámetro de transconductancia.
2. En hojas de especificaciones, gm aparece como yfs.
3. Cuando VGS es de la mitad del valor de estrangulamiento, gm es de la mitad del valor
máximo.
4. Cuando ID es de un cuarto del nivel de saturación de IDSS, gm es de la mitad el valor en
condición de saturación.
5. La magnitud de la impedancia de salida es similar a la de los BJT convencionales.
6. En hojas de especificaciones la impedancia de salida rd se da como 1/yo. Cuanto más hori-
zontales son las curvas de características de drenaje, mayor es la impedancia de salida.
7. La ganancia de voltaje de las configuraciones de polarización fija y de autopolarización
(una capacitancia de puenteo en la fuente) del JFET es la misma.
8. El análisis de ca de los JFET y los MOSFET tipo empobrecimiento es el mismo.
9. La red equivalente de ca de un MOSFET tipo enriquecimiento es el misma que la que se

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empleó para los FJET y los MOSFET tipo empobrecimiento. La única diferencia es la ecua-
ción para gm.
10. La magnitud de la ganancia de redes con FET en general varía entre 2 y 20. La confi-
guración de autopolarización (sin capacitancia de puenteo en la fuente) y la de fuente-
seguidor son configuraciones de baja ganancia.
11. No hay desfasamiento entre la entrada y la salida de las configuraciones en fuente-segui-
dor y en compuerta común. Las otras tienen un desfasamiento de 180°.
12. La impedancia de salida de la mayoría de las configuraciones del FET está determinada
principalmente por RD. Para la configuración en fuente-seguidor está determinada por RS
y gm .
13. La impedancia de entrada para la mayoría de las configuraciones con FET es bastante
alta. Sin embargo, es muy baja para la configuración en compuerta común.
14. Cuando busque fallas en cualquier sistema electrónico o mecánico siempre busque pri-
mero las causas más obvias.

Ecuaciones:
¢ID
gm = yfs =
¢VGS
2IDSS
gm0 =
ƒ VP ƒ
gm = gm0 c 1 - d
VGS
VP
ID
gm = gm0
A IDSS
¢VDS
`
1
rd = =
yos ¢ID VGS = constante
Para las configuraciones de los JFET y los MOSFET tipo empobrecimiento vea las tablas 8.1 y 8.2.

8.19 ANÁLISIS POR COMPUTADORA

●
PSpice para Windows
Configuración de polarización fija del JFET. La primera configuración del JFET que analiza-
remos en el dominio de ca será la de polarización fija de la figura 8.62, utilizando un JFET con
Vp ⫽ ⫺4 V e IDSS ⫽ 10 mA. Se agregó el resistor de 10 MÆ para que actúe como una ruta a