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    Informe Multietapa

    Cargado por

    Vanneza Cifuentes
    Este documento describe el diseño y montaje de un amplificador multietapa utilizando transistores BJT y JFET basado en el modelo hibrido H. La primera etapa es un amplificador colector común con un par Darlington que proporciona una ganancia de 11. La segunda etapa es un amplificador emisor común sin bypass con una ganancia de 6. La tercera etapa es un amplificador fuente común con JFET que garantiza una alta impedancia de entrada. El amplificador multietapa diseñado proporciona una ganancia total de aproximadamente 66.

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    Informe Multietapa

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    Vanneza Cifuentes
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    Este documento describe el diseño y montaje de un amplificador multietapa utilizando transistores BJT y JFET basado en el modelo hibrido H. La primera etapa es un amplificador colector común con un par Darlington que proporciona una ganancia de 11. La segunda etapa es un amplificador emisor común sin bypass con una ganancia de 6. La tercera etapa es un amplificador fuente común con JFET que garantiza una alta impedancia de entrada. El amplificador multietapa diseñado proporciona una ganancia total de aproximadamente 66.

    Título original

    93353974-INFORME-MULTIETAPA

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    Este documento describe el diseño y montaje de un amplificador multietapa utilizando transistores BJT y JFET basado en el modelo hibrido H. La primera etapa es un amplificador colector común con un par Darlington que proporciona una ganancia de 11. La segunda etapa es un amplificador emisor común sin bypass con una ganancia de 6. La tercera etapa es un amplificador fuente común con JFET que garantiza una alta impedancia de entrada. El amplificador multietapa diseñado proporciona una ganancia total de aproximadamente 66.

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    Informe Multietapa

    Cargado por

    Vanneza Cifuentes
    Este documento describe el diseño y montaje de un amplificador multietapa utilizando transistores BJT y JFET basado en el modelo hibrido H. La primera etapa es un amplificador colector común con un par Darlington que proporciona una ganancia de 11. La segunda etapa es un amplificador emisor común sin bypass con una ganancia de 6. La tercera etapa es un amplificador fuente común con JFET que garantiza una alta impedancia de entrada. El amplificador multietapa diseñado proporciona una ganancia total de aproximadamente 66.

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    de 11

    UNIVERSIDAD PEDAGOGICA Y TECNOLOGICA DE

    COLOMBIA
    SEDE SECCIONAL SOGAMOSO
    ESCUELA DE INGENIERIA ELECTRONICA
    LABORATORIO DE ELECTRONICA III

    AMPLIFICADORES MULTIETAPA USANDO MODELO


    HIBRIDO H
    Oscar Felipe Prez
    e-mail: [email protected]

    Abril 20 de 2012
    Distinguir el funcionamiento tanto en DC
    como en AC de los amplificadores FET y
    BJT.

    RESUMEN: En esta prctica se realiza el


    diseo y montaje de un amplificador multietapa
    usando transistores BJT y JFET, basndose en el
    modelo hibrido del transistor.

    Proporcionar las pautas bsicas para el


    diseo de amplificador de Audio.
    PALABRAS CLAVE: Ganancia, Impedancia,
    Parmetros Hbridos.

    3. MATERIALES Y EQUIPOS

    Osciloscopio

    Generador de Seales

    Una de las principales aplicaciones de los


    transistores es la amplificacin de pequea seal.
    La amplificacin consiste en generar a la salida
    del dispositivo una seal elctrica idntica a la de
    entrada
    pero
    de
    mayor
    amplitud.
    Los
    amplificadores pueden ser de voltaje o de
    corriente dependiendo de la configuracin.

    Protoboard

    Resistencias de diferentes valores

    Multimetro

    Fuentes de alimentacin DC.

    Cuando se disea un amplificador, no es posible


    obtener las caractersticas deseadas (ganancia de
    tensin y resistencias de entrada y salida) con una
    nica etapa, por lo tanto, ser necesario utilizar
    ms de una etapa, resultando un amplificador
    multietapa en cascada (La salida de una etapa se
    conecta a la entrada de la siguiente).

    Transistores BJT y JFET

    1. INTRODUCCIN

    2. OBJETIVOS

    4. PROCEDIMIENTO:
    Se desea disear un amplificador multietapa con
    las siguientes caractersticas: Avt = 66, RL = 91
    y Zi > 100K, para esto se tiene:
    Dado que la carga es considerable, la primera
    etapa de diseo ser un amplificador en CC, con
    par-Darlington:

    Disear e implementar un amplificador


    multietapa con transistores FET y BJT
    usando el modelo hibrido H.

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 1

    Teniendo el punto de operacin en DC, se miden


    los parmetros hbridos del transistor, para lo cual
    se tiene:
    Tabla 01: Parmetros Hbridos par Darlington:

    hfc

    hic
    -12443.55

    hrc
    1356.015

    hoc
    0.996

    0.00027

    Se calcula la Zin:
    Fig. 1: Etapa Colector Comn.
    Se establece una alimentacin de 24 V, para todo
    el amplificador, se asume RC = RL = 91.
    Para establecer Qac= 0.5:

    Ahora se prosigue a disear la segunda etapa,


    que ser un EC sin Bypass:

    Se mide el Beta, del Darlington: = 12000

    Se calculan las resistencias de polarizacin:

    Fig. 2: Etapa Emisor Comn 1.


    Para esta etapa se asigna una ganancia de 11, se
    asume RC = 2k, con esto se tiene que:

    Se asume ICQ = 5.0mA, y VCEQ = 11 V, se


    miden los parmetros hbridos del transistor
    que se presentan a continuacin:
    Tabla 02: Parmetros Hbridos:

    hfe

    hie ()
    hre
    hoe (S)
    180 1.10E-03 1.50E-04 2.60E-05

    Se calcula la RE, para ajustar la ganancia de


    voltaje:

    , despejando, RE = 163.16
    Se aproxima a 160.

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 2

    Tabla 02: Parmetros Hbridos:

    hfe
    Garantizando Qac = 0.5:

    hie ()
    hre
    hoe (S)
    180 1.10E-03 1.50E-04 2.60E-05

    Se calcula la RE, para ajustar la ganancia de


    voltaje:

    , despejando, RE = 100

    Garantizando Qac = 0.5:

    Ahora se prosigue a disear la tercera etapa, que


    ser un E.C. sin Bypass, para esto se tiene:

    Fig. 3: Etapa Emisor Comn 2.


    Para esta etapa se asigna una ganancia de 6, se
    asume RC = 2.2 k, con esto se tiene que:

    Se contina ahora con el diseo de la etapa del


    FET, la cual va a garantizar una impedancia de
    entrada bastante grande, como ya se ha ajustado
    la ganancia de 66, esta etapa ser diseada para
    una ganancia de 1, el procedimiento es el
    siguiente:

    Se asume ICQ = 5.0mA, y VCEQ = 8 V, se miden


    los parmetros hbridos del transistor que se
    presentan a continuacin:

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 3

    Para el clculo de los condensadores, se tiene


    en cuenta la frecuencia de operacin mnima,
    y se aplican las ecuaciones,:

    R2
    RD
    C
    VDD
    J2N5485

    J1
    VIN
    R1
    R17

    Donde =2**f, y Z es la impedancia


    equivalente que ve C en paralelo.

    RS
    CS

    5. ANLISIS DE RESULTADOS
    0

    Fig. 4. Etapa Source Comn.


    Los parmetros importantes del J-FET son IDSS y
    VGSoff,
    estos
    parmetros
    se
    miden
    experimentalmente y se obtiene para este caso la
    Tabla 04.
    Tabla 04: IDSS y VGSoff del J-FET.

    VGSOFF
    -3,60E+00

    IDSS
    8,40E-03

    Con estos valores se asume


    , y para
    establecer la IDQ, se usa la siguiente expresin:
    ;
    De la Ecuacin De Shocley:
    [

    Las tablas con los resultados y sus errores se


    encuentran adjuntas al final del documento en
    la seccin de los anexos.
    Experimentalmente se obtiene una ganancia
    de 65.8 y de 62 en otra medicin, las cuales
    son cercanas a la ganancias de diseo, hay
    un error mximo del 6 % aproximadamente,
    esto se debe al porcentaje de error de los
    diferentes elementos, a cambios trmicos, as
    como de las mediciones experimentales de
    los parmetros de los transistores, al cambiar
    los transistores por otros similares, se
    observa un ligero pero notorio cambio en la
    ganancia y en el punto de operacin, adems
    el buen comportamiento del amplificador
    obedece a un buen acople de impedancias.

    6. PREGUNTAS
    a.

    Cmo est conformado el modelo


    hibrido H para trabajar a altas
    frecuencias? cules son las diferencias
    y similitudes con el modelo usado en
    estas prcticas?

    b.

    Consulte acerca del modelo hibrido pi del


    transistor y explique cmo funciona.

    Para calcular la transconductancia se usa la ecuacin:


    [

    Se despeja ZL a travs de la ecuacin:

    Se obtiene RD a partir de la ecuacin:

    Se asume VGG usando la ecuacin:


    |

    El modelo hibrido es importante cuando


    el transistor se utilza en alta frecuencia,
    en la fig se muestra el modelo r para
    bajas frecuencias.

    De la equivalente de Thvenin a la entrada, se obtiene:

    Para garantizar la impedancia de entrada: RG = ZI = 120K.


    Ahora se calculan R1 y R2:

    Parmetros del modelo pi

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 4

    rbb= resistencia de dispersin de base


    rbe = resistencia que representa el
    efecto de recombinacin de los
    portadores minoritarios en la base
    rbc = resistencia debida al efecto Early
    o modulacin del ancho de base
    rce = resistencia entre colector y emisor
    salida
    gmvbe= corriente de cortocircuito en la
    salida, depende de la polarizacin
    emisor-base
    c.

    Amplificador de Clase AB
    Mismo caso que el amplificador B solo que existe
    una pequea corriente que circula por los 2
    transistores constantemente, que los polariza
    reduciendo enormemente la llamada "distorsin
    por cruce". Como en los amplificadores de clase
    A, hay una corriente de polarizacin constante,
    pero relativamente baja, evitando la distorsin de
    cruce (de ah su nombre: AB). En el caso de
    amplificadores de sonido son los ms usados
    llegando a distorsiones menores del 0.01%
    (THD=0.01%)

    Realice una tabla donde se especifiquen


    las principales caractersticas de cada
    una de las etapas utilizadas para la
    construccin del amplificador.
    Emisor
    comn sin C
    Colector
    comn
    Source
    Comn

    d.

    base-emisor de un BJT), se despolariza el BJT y


    deja de amplificar lo cual tambin ocurre cuando
    en el otro semiciclo, la tensin no llega todava a
    los 0.6 V. En resumen, en el caso de una senoidal,
    tendramos 1.2 V no amplificados, aunque esta no
    es la mejor forma de definirlo.

    Z entrada

    Z salida

    Av

    Ai

    Media

    Media

    <20

    >1

    Alta

    Baja

    <1

    alta

    Alta

    media

    Baja

    Baja

    Los Amplificadores Clase


    siguientes caractersticas:

    Como se mide la potencia que entrega un


    amplificador a la carga.

    e.

    Que son los amplificadores clase A,


    Clase B y clase AB, como funcionan.

    Amplificador de Clase A
    La corriente de salida circula durante todo el ciclo
    de la seal de entrada, en un solo transistor. La
    corriente de polarizacin del transistor de salida es
    alta y constante durante todo el proceso,
    independientemente de si hay o no hay salida de
    audio. La distorsin introducida es muy baja, pero
    el rendimiento tambin ser bajo, estando siempre
    por debajo del 50%.Lo que significa que la otra
    mitad de la corriente amplificada ser disipada por
    el transistor en forma de calor.

    tienen

    las

    la seal de salida es un ciclo


    completo de la seal de entrada.
    Se polariza en el punto medio de
    recta de carga. Es decir Q=o.5
    El nico transistor amplifica toda la
    seal.
    Tiene un rendimiento muy bajo
    (<25%)

    Los Amplificadores Clase


    siguientes caractersticas:

    tienen

    las

    Se utilizan dos transistores


    Se polariza cada transistor en la
    zona de corte.
    Cada
    transistor
    amplifica
    un
    semiciclo
    Tiene mejor rendimiento (hasta
    80%).

    Amplificador clase B
    Durante un semiciclo la corriente circula y es
    amplificada por un transistor, y durante otro
    semiciclo circula y es amplificada por otro
    transistor, lo cual permite un descanso de un
    semiciclo a cada transistor y uno de trabajo y
    disipacin de potencia. Adems, no circula
    corriente a travs de los transistores de salida
    cuando no hay seal de audio.
    El problema es que ocurre la llamada "distorsin
    por cruce", ya que cuando en el primer semiciclo
    la tensin de la seal cae por debajo de los 0.6 V
    (tensin aproximada de polarizacin de juntura

    Laboratorio de electrnica I

    Los Amplificadores Clase AB tienen las


    siguientes caractersticas:

    Oscar Felipe Prez

    Utiliza dos transistores


    Se polariza cada transistor un poco
    por encima de la zona de corte.
    Cada transistor amplifica un poco
    ms de un semiciclo completo.
    Tiene menor rendimiento que la
    clase B.

    Pgina 5

    1. CONCLUSIONES

    Para obtener un buen ancho de de banda


    es importante calcular muy bien el
    condensador que ms afecta esta
    caracterstica, en este caso es el
    condensador de desacople de la
    resistencia de source.
    La estabilidad del amplificador, tambin
    se ve afectada por los cambios trmicos
    de los transistores, por lo tanto es
    importante buscar un punto de trabajo
    estable.
    Aunque el modelo hbrido H es una
    buena herramienta para el anlisis de
    seal en circuitos con transistores, el
    procedimiento de medicin y de diseo
    es muy tedioso y requiere de bastante
    precisin.

    9. BIBLIOGRAFIA
    BOYLESTAD, Robert L. Electrnica: Teora de
    Circuitos. Editorial Prentice Hall, 1995.
    GUTIERRES, Humberto. Electrnica Anloga:
    Teora y laboratorios. Vol. 2.
    MALVINO, Albert Paul. Principios de electrnica.
    Editorial McGraw-Hill, 1991.

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 6

    ANEXOS
    100mV

    50mV

    0V

    -50mV

    -100mV
    0s
    V(V2:+)

    5ms
    V(R1:2)

    10ms

    15ms

    20ms

    25ms

    Time

    Ganancia de Voltaje Etapa Colector Comn En Simulacin.

    Ganancia de Voltaje Etapa Colector Comn En Prctica.

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 7

    1.2V

    (17.528m,1.113)
    0.8V
    (12.528m,99.985m)
    0.4V

    0V

    -0.4V

    -0.8V

    -1.2V
    0s
    V(V4:+)

    5ms
    V(C3:2)

    10ms

    15ms

    20ms

    25ms
    Time

    Ganancia De Voltaje Etapa Emisor Comn 1 En Simulacin.

    Ganancia De Voltaje Etapa Emisor Comn 1 En Prctica.

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 8

    30ms

    800mV
    (7.5280m,617.851m)

    (12.528m,99.985m)
    400mV

    0V

    -400mV

    -800mV
    0s
    V(V6:+)

    5ms
    V(R10:2)

    10ms

    15ms

    20ms

    25ms

    30ms

    Time

    Ganancia De Voltaje Etapa Emisor Comn 2 En Simulacin

    Ganancia De Voltaje Etapa Emisor Comn 2 En Prctica.

    120mV

    80mV

    40mV
    (2.5280m,99.985m)
    -0mV

    (2.4280m,-101.524m)

    -40mV

    -80mV

    -120mV
    0s

    2ms
    V(V8:+)

    4ms
    V(R17:2)

    6ms

    8ms

    10ms

    12ms

    14ms

    16ms
    Time

    Ganancia De Voltaje Etapa FET

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 9

    8.0V

    4.0V

    (2.5280m,99.985m)
    (7.4280m,6.6074)
    0V

    -4.0V

    -8.0V
    0s

    2ms
    V(V10:+)

    4ms
    V(C7:2)

    6ms

    8ms

    10ms

    12ms

    14ms

    16ms

    18ms

    Time

    Ganancia De Voltaje Amplificador Multietapa Completo En Simulacin.

    Ganancia De Voltaje Amplificador Multietapa Completo En Prctica*


    *Nota: En la imagen anterior se ven las seales en fase, esto se debe a que en la configuracin de canal de
    una de las sondas se encontraba habilitada la herramienta de inversin de la seal.
    80

    60

    (3.1623K,66.000)
    40

    20

    0
    1.0Hz
    3.0Hz
    10Hz
    V(VOUT) / V(VIN)

    30Hz

    100Hz

    300Hz

    1.0KHz

    3.0KHz

    10KHz

    30KHz

    100KHz

    300KHz

    1.0MHz

    3.0MHz

    Frequency

    Barrido En Frecuencia Para Determinar Ancho De Banda.

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 10

    10MHz

    20ms

    Tabla A1: Error entre los parmetros medidos y simulados para el 2N3904:

    PARAMETRSO HBRIDOS 2N3904


    PARAMETRO

    SIMULADO

    EXPERIMENTAL

    ERROR

    hfe

    1,620E+02

    1,600E+02

    1,235E+00

    hie

    1,050E+03

    1,000E+03

    4,762E+00

    hre

    0,000E+00

    1,700E-04

    1,700E-01

    hoe

    2,900E-05

    3,000E-05

    3,448E+00

    Beta

    1,820E+02

    1,800E+02

    1,099E+00

    Tabla A2: Error entre los parmetros medidos y simulados para el par Darlington:
    PARAMETROS HIBRIDOS TIP 41C
    PARAMETRO

    EXPERIMENTAL

    SIMULADO

    ERROR (%)

    HFE

    1,244E+04

    1,266E+04

    1,737E+00

    HIE

    1,356E+03

    1,336E+03

    1,497E+00

    HRE

    3,782E-03

    0,000E+00

    3,782E-01

    HOE

    2,770E-04

    2,700E-04

    2,592E+00

    Tabla A3: Error entre las ganancias por etapas y total medidas y simuladas:
    ETAPA

    AV SIMULADA

    AV EXPERIMENTAL

    ERROR (%)

    CC

    1,000E+00

    9,820E-01

    1,800E+00

    ECSB1

    1,100E+01

    1,140E+01

    3,636E+00

    ECSB2

    6,000E+00

    6,000E+00

    0,000E+00

    JFET

    1,000E+00

    9,500E-01

    5,000E+00

    AMPLIFICADOR

    6,600E+01

    6,580E+01

    3,030E-01

    Laboratorio de electrnica I

    Oscar Felipe Prez

    Pgina 11

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