Circuitos Digitales Combinacionales Msi

CAPITULO V.
5 CIRCUITOS DIGITALES COMBINACIONALES MSI.
Los circuitos digitales MSI (mediana escala de integracin) son bloques

completos que ejecutan una funcin especfica. Estn hechos internamente con muchas
compuertas bsicas y universales con un rango aproximado de 12 a 99 compuertas
discretas, obteniendo as, el beneficio de ahorro de costo y espacio a la hora de hacer
un diseo digital. Dentro de estos mdulos se pueden mencionar: Decodificadores,
Codificadores, Multiplexores, Sumadores, Comparadores, Generadores de Paridad.
5.1. Decodificadores.
Son circuitos integrados digitales combinacionales que poseen
n lneas de
entrada y, a lo sumo, 2n lneas de salida, adems de poseer una o ms lneas de

entrada para la habilitacin del bloque; las cuales puede desactivar todas las lneas de
salida. La caracterstica fundamental de este circuito es que solamente activa una lnea
de salida, por cada combinacin binaria en las lneas de entrada. Tambin pueden ser
especificados atendiendo a la relacin: 1 de m; donde m es la cantidad de salidas.
E Xn-1. .... X2 X1 X0
Decodificador
n
2n
O0
X0
.
.
.
.
X1
O1
O2
Xn-1
E
O2n-1
.
.
.
.
.
1
1
1
1
1
1
1
1
.
.
.
1
0
0
0
0
0
0
0
0
.........0
.........0
.........0
.........0
.........1
.........1
.........1
.........1
O2n-1 ...... O7 O6 O5 O4 O3 O2 O1 O0
0
1
0
1
0
1
0
1
1 .........1
0
0
1
1
0
0
1
1
.
.
.
1
........
........
........
........
........
........
........
........
.
.
.
1 .... ...
d ........d
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0 ........ 0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
.
.
.
0 0
Figura 5.1. Decodificador genrico de n a 2 y su respectiva tabla de funcionamiento.
ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Autor: Angel Olivier
Cap. V (Circuitos digitales MSI)
En la figura 5.1 se puede observar un decodificador de n a 2n lneas con su

respectiva tabla de funcionamiento. Cuando la lnea de habilitacin E (Enable) se
encuentra en nivel lgico uno se activar solamente una salida (O2n-1,.....,O7, O6, O5, O4,
O3, O2, O1, O0) y esta corresponder a la combinacin en binario que tengan las lneas
de entrada (Xn-1, ....., X2, X1, X0). Si la habilitacin E pasa a un nivel bajo, todas las
salidas se pondrn a cero lgico (se desactivan) sin importar el valor de las entradas;
esto lo indican los trminos indiferentes "d" de la tabla.
Los decodificadores tambin pueden ser diseados con compuertas. Sin
embargo, estos son construidos, por ejemplo, en caso tal de no poder adquirir el circuito
integrado en un solo chip. La figura 5.2 se muestra el diseo de un decodificador con
compuertas bsicas: posee tres entradas, ocho salidas y una lnea de habilitacin E.
Las funciones que generan este circuito son extradas de la tabla de la verdad:
O0 = E X 2 X 1 X 0
O1 = E X 2 X 1 X 0
O2 = E X 2 X 1 X 0
O3 = E X 2 X 1 X 0
O4 = E X 2 X 1 X 0
O5 = E X 2 X 1 X 0
O6 = E X 2 X 1 X 0
O7 = E X 2 X 1 X 0
X2
X1
X0
Tabla de la verdad
O0
O1
X2
X1
X0
O7 O6
O5 O4 O3 O2 O1 O0
O2
O3
O4
O5
O6
O7
Figura 5.2. Decodificador de compuertas y la tabla de funcionamiento.
192

5.1.1 Salidas y entradas activas en nivel bajo.

Los decodificadores, con lneas de salidas activas en alto, tienen un nivel lgico
alto en la salida activa y las restantes, que estn desactivadas, poseen un nivel lgico
bajo; esto se puede apreciar en la figura 5.2. Sin embargo, existe la forma contraria, que
consiste en activar las salidas con los niveles bajos y desactivarlas con el nivel alto.
Tambin se pueden presentar estos mismos casos para las lneas de entradas y lneas
de habilitacin. La figura 5.3 es un decodificador con sus cuatro lneas de salida activas
en bajo y una sola entrada de habilitacin tambin activa en nivel bajo.
O0 = E + X 1 + X 0 = E X 1 X 0
O1 = E + X 1 + X 0 = E X 1 X 0
O2 = E + X 1 + X 0 = E X 1 X 0
O3 = E + X 1 + X 0 = E X 1 X 0
X1
X0
Tabla de la verdad
E X1 X0
O3 O2 O1 O0
O0
O1
O2
O3
Figura 5.3. Decodificador con salidas y habilitacin E activas en bajo.

Ejercicio 5.1: Disear un decodificador de 3 entradas y 8 salidas con enable activo en
nivel bajo.
5.1.2 Decodificadores integrados MSI.
Los decodificadores se consiguen en el mercado en pastillas de circuitos
integrados con tecnologa TTL y CMOS. A continuacin se nombran algunos:
N Decodificador
Lneas de entrada.
Lneas de salida
Habilitaciones
(Doble) c/u 2 entradas
(Doble) c/u 4 salidas activas en
74139
activas en alto.
bajo.
74138
3 entradas activas en alto.
8 salidas activas en bajo.
alto.
74154
4 entradas activas en alto.
16 salidas activas en bajo.
Dos activas en bajo
(Doble) c/u 2 lneas activas en bajo

Dos activas en bajo y una activa en
193

Decodificador 74139
(2
4) X 2
Decodificador 74138
(3
8)
O0
O1
O2
O3
O0
O0
O1
O2
O3
O1
O2
O3
B
E
E1
O4
E 21
O5
E 22
O6
O7
(a)
(b)
Decodificador 74154
(4
16)
O0
O1
O2
O3
O4
O5
O6
O7
O8
O9
O 10
O 11
O 12
E 21
O 13
O 14
E 22
O 15
(c)
Figura 5.4. Decodificadores MSI estndar (a) 74139, (b) 74138, (c) 74154.
194

Tabla de la verdad del 74139.
E B A
O3
O2
O1
O0
E21
E22
E1
O7
O6
O5
O4
O3
O2
O1
O0
0 0 0
0 0 1
0 1 0
0 1 1
1 d d
(a)
(b)

E21 E22 D
O15
O14
O13
O12
O11
O10
O9
O8
O7
O6
O5
O4
O3
O2
O1
O0
(c)
Figura 5.5. Tablas de los decodificadores MSI estndar (a) 74139, (b) 74138, (c) 74154.
195

En la figura 5.4 y 5.5 se puede observar el comportamiento de las entradas, salidas y

lneas de habilitacin de los decodificadores 74139, 74138 y 74154; que son
ampliamente utilizados para aplicaciones digitales.
5.1.3 Aplicaciones de los decodificadores.
Las aplicaciones de los circuitos decodificadores son diversas, entre las cuales
se pueden citar: los decodificadores de direcciones, decodificador de dispositivos de
Entrada/Salida en un sistema de desarrollo o computadora, convertidores de cdigo,
generador de funciones de conmutacin, etc.
5.1.3.1 Decodificador de direcciones.
El hardware de un computador est constituido por tres buses principales: el
bus de datos, el bus de direcciones y el bus de control. Cada uno de ellos est
formado por varias lneas de seal binaria que determinan la capacidad de memoria
del sistema. En los inicios de la computacin el bus de datos, del cual depende el
tamao del nmero y/o palabra a procesar, era de cuatro lneas (cuatro bits), en la
actualidad este puede llegar a tener hasta 128 bits. El bus de direcciones determina la
capacidad en localidades de memoria de un computador llegando a tener
varios
GIGABYTES (GB) de localidades. El bus de control sincroniza en el tiempo las

operaciones de Lectura/Escritura del sistema, por ejemplo, con el bus de direcciones
se selecciona una localidad de memoria para escribir el contenido de esta en un chip o
dispositivo especfico, se deben activar en sincronismo, las seales de seleccin de los
circuitos integrados correspondientes a la operacin, e inmediatamente colocar el dato
en el bus. Todos estos buses estn determinados y controlados por un circuito
integrado llamado microprocesador.
El papel que juega aqu el decodificador es de vital importancia porque permite
seleccionar el chip o dispositivo de Lectura/Escritura para transferencia de informacin.
En la figura 5.6 se observa un diagrama en bloques donde el 74138 administra la
seleccin de dos chips de memoria RAM, dos dispositivos de entrada/salida y dos
chips de memoria ROM. La seal R/W es el control de lectura y escritura en la RAM y
los dispositivos.
196

A7
Bus de direcciones
Bus de datos
A0
D7
RAM 0
RAM 1
D0
A6
A10
A9 A8 A7 A6 A5
A4 A3 A2 A1 A0
Cs
R/W 0
Cs
R/W 1
A0
ROM 0
ROM 1
DISP 0
DISP 1
A7
Cs
Cs
Cs
R/W 2
Cs
R/W 3
Decodificador 74138
(3
8)
+5
O0
O1
O2
Bus de control
O3
E1
O4
E21
O5
E22
O6
O7
A10
A9 A8 A7
A6 ................ A0
A10 ................ A0
A10 ................ A0
Rango de memoria (bytes)
Rango de memoria (bytes)
CS (Chip
E
Select)
DECIMAL
HEXADECIMAL
ROM 0
0 hasta 127
000H ------- 03FH
ROM 1
128 hasta 255
040H ------- 07FH
RAM 0
256 hasta 383
080H ------- 0BFH
RAM 0
384 hasta 511
0C0H ------- 0FFH
RAM 1
512 hasta 639
100H ------- 13FH
RAM 1
640 hasta 767
140H ------- 17FH
DISP 0
768 hasta 895
180H ------- 1BFH
DISP 1
896 hasta 1023
1C0H ------- 1FFH
Deshabilitar
1024 .................
200H ...................
Figura 5.6. Circuito integrado 74138 como decodificador de direcciones y dispositivos.
197

Los chips de memoria tienen la siguiente caracterstica: Los IC ROM son de 128 bytes,
Los IC RAM de 256 bytes y cada dispositivo de E/S tiene 128 bytes. El sistema posee
un bloque continuo de memoria de 1024 bytes y debe desactivarse a partir de esta
direccin. El bus de direcciones tiene un tamao de 11 lneas (A10......... A0) y el bus de
datos es de ocho bits (D7........ D0); las lneas de control son manejadas por el
microprocesador del sistema.
Ejercicio 5.2. Disear
un bloque continuo de memoria de 16 kilobytes (Kb)
comenzando con 8 Kb de memoria ROM a partir de la direccin cero. Cada chip de

memoria ROM es de 2Kb y los de RAM tienen una capacidad de 4 Kb. Cada circuito
integrado tiene un Cs activo en bajo. Seleccionar el decodificador ms adecuado.
5.1.3.2 Circuitos MSI convertidores de cdigo.

Los decodificadores con n lneas de entrada y 2n lneas de salida son
convertidores de binario a cdigos: Octal (8 salidas), Hexadecimal (16 salidas), etc. En
estos circuitos solamente hay una salida activa en cada combinacin binaria de entrada.
Sin embargo, cuando el cdigo de salida no es mltiplo de 2n se necesita un nmero
menor de salidas por cada combinacin binaria en la entrada. Esto significa que si m
es el nmero de salidas y n las entradas se debe cumplir que; n < m 2n, Por ejemplo,
en la figura 5.7 se puede observar el convertidor BCD a DECIMAL 7442 que posee 10
lneas de salida activas en bajo y 4 lneas de entrada BCD.
Decodificador 7442
(4
10)
O0
A
B
O1
O2
O3
C
D
O4
O5
O6
O7
O8
O9
A B C D
O0 O1 O2 O3 O4 O5 O6 O7 O8 O9
0
0
0
0
0
0
0
0
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
0
1
1
0
0
1
x
0
1
0
1
0
1
0
1
0
1
x
x
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
Figura 5.7. Decodificador 7442 (BCD - DECIMAL) donde se cumple n < m 2n.
198

Existen otros convertidores de cdigo que pueden controlar el encendido de indicadores

o visualizadores (Displays) llamados 7 segmentos, estn fabricados con 7 diodos Leds,
7 lmparas Nixie o Cristal lquido (LCD). La caracterstica de stos es la de tener ms
de una salida activa, por cada combinacin de entrada. En la figura 5.8a se puede
apreciar un Display 7 segmentos conjuntamente con el manejador 7448, en este caso,
el display es un arreglo de 7 diodos con el ctodo comn. Por lo tanto, para encender
cada led es necesario que el convertidor tenga las salidas activas en nivel alto. Sin
embargo, existen displays 7 segmentos que tienen el nodo comn (figura 5.8b). Este
tipo de visualizador debe ser manejado con circuitos integrados que tengan las salidas
activas en bajo como lo son: 7446, 7447. En la figura 5.9 se describen las
caractersticas de algunos convertidores de cdigo.
Decodificador 7448
(BCD
7 SEG)
A
B
C
D
a
c.c
b
c
d
nc
+5V
LT
BI/RBO
ctodo
comn
f
g
d
e
f
g
e
+5V
a
b
c
c
p
p
punto
decimal
RBI
330 OHM x 7
Figura 5.8a. Decodificador BCD - 7 segmentos 7448 y visualizador ctodo comn.

Decodificador 7447
(BCD
7 SEG)
A
B
+5V
nc
+5V
+5V
a.c
a
b
c
d
e
f
g
e
LT
BI/RBO
RBI
nodo
comn
f
g
c
d
p
punto
decimal
g
330 OHM x 7
Figura 5.8b. Decodificador BCD - 7 segmentos 7447 y visualizador nodo comn.

199

LT
RBI
C B
A a
Nc
1 0
Nc
Nc
0 0
Nc
Nc
0 1
Nc
Nc
0 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
0 0
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
0 1
Nc
Nc
0 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
0 0
Nc
1 1
Nc
BI/RBO D
g BI/RBO Visualizador
EN ESTA CONDICIN
EL DISPLAY SE APAGA SOLO
ESTA
CUANDO LA
CUANDO APARECE UN CERO EN LA
SALIDA
ENTRADA BCD ES
ENTRADA DEL CONVERTIDOR. SIN
PASA DE
MANTIENE EN
CERO (0 0 0 0)
EMBARGO, TODOS LOS DEMS
UNO A
UNO SI LA
ENTONCES TODAS
DIGITOS SE VISUALIZAN. POR
CERO. SI
LAS SALIDAS SE
SUPUESTO, DESCARTANDO EL
HAY (0000)
DESACTIVAN.
QUINCE QUE NUNCA SE VE.
x 0
0 0
RBO SE
ENTRADA BCD
EN LA
ES DIFERENTE
ENTRADA.
DE (0 0 0 0).
AQUI
No prende
BI/RBO
SE BORRA EL
ACTA
DISPLAY SIN
COMO
IMPORTAR EL
ENTRADA
Blanking
Input
DATO DE
ENTRADA.
Tabla 5.1. Descripcin de funcionamiento del 7448 y 7449 con salidas/ activas en alto.
La tabla 5.1 muestra todas las combinaciones que tiene el circuito integrado
decodificador 7448 y 7449. Se pueden observar tres lneas de control (LT, RBI, BI/RBO)
activas en nivel bajo, cuatro lneas de entrada (D,C,B,A) activas en alto y las salidas
(a, b, c, d, e, f, g) tambin activas en alto, que sirven para alimentar un display de siete
segmentos. Las lneas de control funcionan de la siguiente forma:
200

LT (Lamp Test): Cuando esta lnea de control se pone a cero, todas las salidas se
activan y no reconoce ningn dato de entrada; el nmero que se visualiza es el ocho.
Esta lnea sirve para realizar pruebas de los segmentos y/o las salidas del convertidor.
RBI (Riple Blanking Input): Esta lnea de control funciona con un nivel bajo y desactiva
todas las salidas cuando hay cero en la entrada BCD, de este modo, se apaga el
display
solo con el cero. De esta misma forma, la lnea de entrada/salida BI/RBO
trabaja como salida y se pone en nivel bajo solamente cuando hay cero en la entrada
del decodificador. Si RBI es alto se observaran todos los dgitos, con excepcin del
quince que nunca visualiza smbolo alguno.
BI/RBO (Blanking Input / Riple Blanking Output): Tiene una funcin como entrada y
otra como salida. Al activarse como entrada se apaga todo el display sin importar el
dato que se encuentre en la entrada del convertidor. La funcin de salida se describi
anteriormente. Si la lnea RBI ha sido activada entonces el pin BI/RBO pasar a un nivel
bajo solo cuando hay cero en la entrada del convertidor. De lo contrario, siempre se
mantendr en nivel alto.
Los decodificadores con salidas activas en bajo 7446 y 7447 se rigen tambin
por la tabla 5.1 pero, se debe invertir la condicin para las salidas de los mismos. La
familia CMOS tambin posee decodificadores de este propsito como lo son el 4543B y
4511B.
Ejercicio 5.3: Una aplicacin ampliamente utilizada es apagar los dgitos de la
izquierda, en una cantidad entera, cuando estos son ceros. Para ello se debe activar la
funcin de los pines
RBI
y/o
BI/RBO. En la figura 5.10 se pueden observar las
conexiones de los tres displays 7 segmentos cableados para que realicen esta
aplicacin.
Solucin: En el convertidor, del display ms significativo, se debe conectar el RBI a
tierra para que no se visualice el cero; y su salida BI/RBO cablearla con el RBI del
siguiente convertidor y as sucesivamente hasta llegar al display menos significativo, el
cual debe sealizar todos los diez dgitos. Por lo tanto hay que dejar este ltimo RBI en
nivel alto, ver figura 5.10.
201
13
12
11
10
9
15
14
A
B
C
D
E
F
G
A
B
C
D
E
F
G
13
12
11
10
9
15
14
7448
1
2
4
8
BI/RBO
RBI
LT
7448
1
2
4
8
BI/RBO
RBI
LT
7448
1
2
4
8
BI/RBO
RBI
LT
A
B
C
D
E
F
G
13
12
11
10
9
15
14

7
1
2
6
4
5
3
7
1
2
6
4
5
3
7
1
2
6
4
5
3
8
7
6
5
8
7
6
5
8
7
6
5
+VCC
+VCC
1
2
3
4
+VCC
S?
1
2
3
4
S?
1
2
3
4
S?
+VCC
Figura 5.10. Visualizador de tres dgitos, con apagado de ceros a la izquierda.
5.1.3.3. Decodificador como generador de funciones de conmutacin.

Tomando en cuenta que los decodificadores tienen activa solo una de las 2n
salidas y los minterns o Maxterms coinciden con esto cuando la funcin tiene n
variables
de
entrada.
convencionales,
Entonces
se
puede
generar,
con
los
decodificadores
funciones lgicas que correspondan con las salidas en minterns o
Maxterms agregando compuertas lgicas de la siguiente forma:

Dada la funcin de conmutacin; F ( X , Y , Z ) =
I.
Para
decodificadores
con
salidas
(0, 2,5,7 ) .
activas
en
alto
se
tiene
que
F = m0 + m2 + m5 + m7 en forma compacta, lo que indica la conexin de una

compuerta OR a la salida del decodificador. Figura 5.11a.
202

II.
Para
decodificadores
con
salidas
activas
en
alto
se
tiene
que
F = M 1 + M 3 + M 4 + M 6 en forma compacta, lo que indica la conexin de una

compuerta NOR a la salida del decodificador. Figura 5.11b.
III.
Para
decodificadores
con
salidas
activas
en
bajo
se
tiene
que
F = m0 + m2 + m5 + m7 en forma compacta, lo que indica la conexin de una

compuerta NAND a la salida del decodificador. Figura 5.11c.
IV.
Para
decodificadores
con
salidas
activas
en
bajo
se
tiene
que
F = M 1 * M 3 * M 4 * M 6 en forma compacta, lo que indica la conexin de una

compuerta AND a la salida del decodificador. Figura 5.11d.
Decodificador
(3
8)
X
Y
Z
Decodificador
(3
8)
O0
A
B
C
O1
O2
O3
O0
A
O1
O2
O4
O4
O5
E
O3
O5
O6
O7
O6
O7
Figura 5.11a. Funcin en forma de minterms
Figura 5.11b. Funcin en forma de Maxterms
para salidas activas en alto usando

compuertas OR.
para salidas activas en alto usando

compuertas NOR.
Figura 5.11
203

Decodificador
(3
8)
Decodificador
(3
8)
O0
Y
Z
O1
O2
O3
O0
A
O1
O2
O4
O4
O5
E
O3
O5
O6
O7
O6
O7
Figura 5.11c. Funcin en forma de minterms
Figura 5.11d. Funcin en forma de Maxterms
para salidas activas en bajo usando

compuertas NAND.
para salidas activas en bajo usando

compuertas AND.
Figura 5.11
Ejercicio 5.4. Disear un convertidor de cdigo binario a cdigo gray de tres bits,
utilizando un decodificador 74139 y sus respectivas compuertas.
Solucin: Primero se debe construir la tabla de la verdad para generar las tres
funciones lgicas de la conversin binario - gray. Luego, como es necesario un
decodificador de tres entradas, que representen las tres variables del cdigo entrante,
se debe hacer expansin con los dos decodificadores que posee internamente el
integrado 74139. Cada uno de ellos tiene:
dos entradas activas en alto, un enable
activo en bajo y cuatro salidas activas en bajo. Se debe hacer la expansin con este
chip para transformarlo en otro de tres variables de entrada y ocho salidas. Por ltimo,
se deben utilizar compuertas NAND debido a que las salidas son activas en bajo.
B2
B1
B0
G2
G1
G0
0
204

G2 = B2
(1,2,5,6)
G ( B , B , B ) = ( 2,3,4,5)
G0 ( B2 , B1 , B0 ) =
1
B2 B1 B0
O0
O0
O1
O1
O2
O3
O0
O4
O1
O2
O3
O5
A
B
B
E
G2
O2
G1
O3
O6
G0
O7
74139
Figura 5.12. Circuito para la solucin del ejercicio 5.4.
En la figura 5.12 se puede observar que B0 y G0 son iguales debido a que sus
correspondientes columnas, en la tabla de la verdad, tambin lo son. Las salidas que
corresponden con los minterms se conectan directamente a las entradas de las NAND.
Ejercicio 5.5. Disear un sumador completo de un bit utilizando el decodificador 74138
y compuertas.
Ejercicio 5.6. Realizar un bloque decodificador que tenga 26 salidas activas en bajo,
las entradas activas en alto y un enable activo en bajo; utilizando para ello, solamente,
chips 74139.
Ejercicio 5.7. Realizar una expansin de 6 entradas a 64 salidas con el decodificador
74154.
205

PRCTICA DE LABORATORIO #4
TITULO: Circuitos combinacionales Decodificadores y Convertidores de cdigo.
OBJETIVO: El estudiante al terminar esta prctica estar en capacidad de poder

analizar y disear circuitos combinacionales Decodificadores y Convertidores de cdigo
de mediana escala de integracin (MSI).
INTRODUCCIN: Los decodificadores y convertidores de cdigo tienen diversas

aplicaciones en los circuitos digitales combinacionales, pueden generar funciones de
conmutacin, sirven para manejar displays, son utilizados como decodificador de
direcciones de memoria, etc. Las bases tericas para realizar esta prctica estn
contenidos en los temas 5.1, 5.2, 5.3 y 5.4 de la presente bibliografa; no obstante, se
puede utilizar otra bibliografa recomendada en esta gua; tambin es necesario utilizar
un manual TTL y un programa de simulacin electrnica digital, de cualquier fabricante,
para complementar el laboratorio. Los dos montajes planteados contribuirn a obtener
las destrezas necesarias para avanzar en circuitos digitales combinacionales MSI. Sin
embargo, al final de esta gua se proponen otros montajes adicionales para que el
profesor del curso pueda sustituir o modificar la prctica a conveniencia de todos los
participantes.
PRELABORATORIO: Investigar los siguientes tpicos.

Displays 7 segmentos, LCD, Tubos de gas nen, Matrix de puntos.
Decodificadores, Convertidores de cdigo discretos MSI.
Estudiar las caractersticas de los Decodificadores 7448, 7447, 74138, 74139.
Implementacin de funciones con Decodificadores.
Aplicaciones de con decodificadores y convertidores de cdigo.
206

MATERIALES Y EQUIPOS NECESARIOS:

Tres display 7 segmentos de acuerdo al convertidor utilizado y tres diodos leds.
Decodificadores 74138, 74139 o equivalentes.
Convertidores de cdigo (TTL CMOS) de acuerdo al tipo de display que se vaya
ha usar.
Protoboard, cable telefnico, pinza, piqueta.
Chips de compuertas de acuerdo al diseo.
Multmetro digital y fuente de 5 Volt / 2 Amp.
DESARROLLO:
1. Realizar el montaje de un circuito con tres dgitos 7 segmentos que muestre los
valores comprendidos entre 0 y 999. En el circuito no se deben visualizar los
ceros que estn a la izquierda (ceros no significativos). Nota: El diseo es libre
Ud. debe tratar de obtener la mejor minimizacin del circuito digital.
+VCC
15
10
11
12
13
14
G
+VCC
207
S?
LT
RBI
BI/RBO
6
5
2
6
1
7
7
8
LT
RBI
BI/RBO
8
6
5
2
1
1
7
U?
7448
S?
S?
+VCC
U?
7448
LT
RBI
BI/RBO
6
5
2
6
1
7
7
8
7448
15
10
11
12
13
14
G
U?
15
10
11
12
14
G
13
El circuito mostrado puede servir de modelo en ste montaje.
+VCC

2. Implementar con decodificadores 74138 y/o 74139 las siguientes funciones:
F(A,B,C,D) = m(3,6,9,13) + d(0,1,5)
F(A,B,C,D) = M(2,3,6,10,12,14,15) * d(1,4,7,13)
F(A,B,C,D) = m(1,6,9,14)
POST-LABORATORIO.
Describa como funcionan los pines RBI, BI/RBO y LT del 7447 o 7448.
Haga un anlisis de todas las posibles combinaciones que se pueden realizar para
colocar compuertas en la salida de un decodificador, cuando ste ltimo es
utilizado como generador de funciones lgicas.
Investigue una aplicacin donde los tres dgitos puedan manejarse con punto
decimal flotante, de forma tal que pueda ser usado como "autoescala".
El montaje nmero uno tambin se puede realizar con un solo convertidor 7448
o 7447. Explique como se implementa y haga el plano completo.
MONTAJES ALTERNATIVOS:
1. Disear con visualizadores 7 segmentos un display de dos dgitos que muestre en
cdigo hexadecimal los valores binarios de la entrada.
2. Implementar un sumador completo de un bit con decodificadores 74138 y/o 74139

que pueda indicar con diodos leds la suma y el acarreo de salida.
3. Implementar un circuito digital, con dos salidas, que seale por una de ellas cuando
un dato de entrada binario de cuatro bits sea divisible por cuatro y en la otra, los
nmeros divisibles por tres. Disear el circuito con decodificadores.
208

4. Disear, con decodificadores 74138, 74139 o 74154 un restador de dos bits con
signo. Este ltimo se puede visualizar con un diodo led y el resultado con display 7
segmentos.
5. Disear e implementar un decodificador de 24 lneas de salidas, y una entrada de

habilitacin activa en bajo.
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
-
NATIONAL SEMICONDUCTOR. (1981). Manual TTL y CMOS.

MOTOROLA Inc. (1992). Fast and LS TTL. (DL121/D REV. 5).
209

5.2 Codificadores.
Son circuitos integrados digitales combinacionales que poseen 2n lneas de
entrada y n lneas de salida; realizan la operacin contraria a los decodificadores. Las
lneas de entrada y salida pueden ser tambin activas en los dos niveles: alto o bajo. El
circuito codificador responde de forma tal que coloca un cdigo binario en la salida
cuando una de sus entradas se encuentra activa. En la figura 5.13 se puede observar
un bloque codificador genrico con 2n entradas y n salidas. La figura 5.14 muestra un
circuito codificador y su respectiva tabla de la verdad, diseado con compuertas, el
codificador posee 4 entradas y 2 salidas activas en alto. Las ecuaciones son:
O0 = X 3 X 2 X 1 X 0 + X 3 X 2 X 1 X 0
O1 = X 3 X 2 X 1 X 0 + X 3 X 2 X 1 X 0
Tabla 5.1
X3 X2 X1 X0
codificador
2n
n
X0
C
O
D
I
F
I
C
A
D
O
R
X1
X2
.
.
.
.
.
.
.
X3
O0
O1
O n-1
O1 O0
X3
.
.
.
.
.
X2
O0
X1
X0
O1
X2n-1
Figura 5.13. Codificador genrico con 2n
Figura 5.14. Codificador de compuertas con
Entradas y n salidas binarias.
Cuatro entradas y dos salidas.
El circuito de la figura 5.14 tiene la desventaja de no admitir mas de una entrada activa
porque el cdigo de salida ser de condiciones inesperadas. Por ejemplo, si X3 y X2
estn en alto al mismo tiempo y X1 = X0 = 0, entonces, se genera la salida O1 O0 = 0 0
lo cual no era de esperarse. Por los motivos antes expuestos, este tipo de codificador
no posee aplicaciones prcticas y en su lugar se utiliza el codificador con prioridad.
210

5.2.1 Codificadores de prioridad.

Para
evitar
el
inconveniente
presentado
en
los
codificadores
citados
anteriormente y asegurar una salida binaria que responda correctamente, sin

ambigedades, a la seal de entrada, se debe disear un codificador de prioridad. Este
circuito debe generar el cdigo de salida correspondiente a la lnea activa de entrada
ms significativa; de esta manera, al activarse simultneamente ms de una lnea de
entrada, ste colocar en la salida el cdigo correspondiente a la ms significativa. Las
figuras 5.15
5.16 muestran el diseo de un codificador de prioridad con cuatro
entradas. En la tabla 5.2 se pueden apreciar los valores irrelevantes (d) en las entradas
(X3 X2 X1 X0) menos significativas, la habilitacin de grupo en la entrada (EI), las lneas
de salida (O1 O0) y el sealizador de grupo (SG), que indica si hay entrada activa.
Tabla 5.2. Codificador de prioridad
EI
X3 X2 X1 X0
O1
O0
SG
O1
O0
X3 X2
X3 X2
X1 X0
00
01
11
00
0
01
1
11
10
1
1
1
1
1
1
12
13
15
14
X1 X 0
10
1
1
1
X3
00
01
01
11
11
10
10
12
13
15
14
11
X2
Figura 5.15. Mapas K para la simplificacin de las funciones O0 y O1.
211
X3
10
00
X2 .X1
11
10

La entrada EI=1 es comn para todos los cdigos; al cambiar a cero se desactivan
todas las salidas, por lo tanto, se puede implementar con AND para cada salida. De la
tabla 5.x y los mapas K se obtiene las funciones: O0 = EI .( X 2 . X 1 + X 3 ) , O1 = EI .( X 2 + X 3 )
y SG = EI .( X 3 + X 2 + X 1 + X 0 ) las cuales representan el circuito de compuertas para un
codificador de prioridad.
Figura 5.16. Codificador de cuatro entradas con prioridad, habilitacin de
entrada (EI) e
indicador de activacin de cdigo (SG).
La entrada EI en cero desactiva todas las salidas y la condicin en las entradas es

irrelevante. La seal de salida SG detecta cuando hay alguna entrada activa en el
circuito, la compuerta NOR de cuatro entradas es la encargada de esto. Si alguna de
sus entradas se coloca en uno, entonces la salida cambia a cero desactivando la
compuerta AND que hace de llave para la salida SG. En este circuito la condicin de
que dos o ms entradas estn activas al mismo tiempo no tiene importancia porque el
cdigo de salida corresponder a la entrada ms significativa. Por ejemplo, la condicin
anormal del codificador anterior es resuelta aqu: Si EI est activa y la combinacin de
entrada es: X3 X2 X1 X0 = 1 1 0 0, entonces la salida es O1=1 y O0=1.
212

5.2.1.1
Codificadores de prioridad MSI.
Los circuitos integrados codificadores ms conocidos son los chips 74147 y

74148 de la familia TTL, los cuales son descritos en la tabla 5.3 y sus respectivos
diagramas en las figuras 5.17 y 5.18.
N del Codificador
74147
74148
FUNCIN
ENTRADAS
SALIDAS
CONTROL
Convierte cdigo
9 entradas activas
4 lneas de
No tiene lnea
Decimal a BCD.
En nivel bajo.
Salidas activas
De control para
En bajo.
Las E/S.
Convierte cdigo
8 entradas activas
3 lneas de
Tiene 3 lneas
Octal a Binario.
En nivel bajo.
Salidas activas
De control para
En bajo.
Las E/S.
Tabla 5.3. Descripcin de la funcin del 74147 y 74148.
Codificador
Decimal
BCD
Codificador
Octal
Binario
X1
X0
X1
X2
X3
X4
X5
X6
X7
X2
X3
X4
X5
X6
X7
7
4
1
4
7
O0
O1
O2
O3
X8
EI
X9
O0
7
4
1
4
8
O1
O2
EO
GS
Figura 5.17. Codificadores de prioridad 74147 y 74148.
213

Tabla 5.4: funcionamiento del 74147.

X1 X2 X3 X4 X5 X6 X7 X8 X9
1
0
d
d
d
d
d
d
d
d
1
1
0
d
d
d
d
d
d
d
1
1
1
0
d
d
d
d
d
d
1 1
1 1
1 1
1 1
0 1
d 0
d d
d d
d d
d d
1
1
1
1
1
1
0
d
d
d
1
1
1
1
1
1
1
0
d
d
1
1
1
1
1
1
1
1
0
d
1
1
1
1
1
1
1
1
1
0
Tabla 5.5: funcionamiento del 74148.
O0 O1 O2 O3
1
1
1
1
1
1
1
1
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
0
EI
X0 X 1 X 2 X 3 X 4 X 5 X 6 X 7
1
0
0
0
0
0
0
0
0
0
d
1
0
d
d
d
d
d
d
d
d
1
1
0
d
d
d
d
d
d
d
1
1
1
0
d
d
d
d
d
d
1
1
1
1
0
d
d
d
d
d d
1 1
1 1
1 1
1 1
1 1
0 1
d
0
d d
d d
d d
1 1
1 1
1 1
1 1
1 1
1 1
1 1
0 1
d 0
O2 O1 O0
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
GS
1
1
1
0
1
0
1
0
1
0
EO
1
1
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
Figura 5.18. Tablas de la verdad de los codificadores de prioridad 74147 y 74148.
Cuando la entrada de habilitacin EI del chip 74148 est en nivel alto, todas las lneas
de entradas (X0,....,X7) son indiferentes, las salidas se desactivan, la lnea de salida
Enable Output EO se coloca en alto y el Sealizador de Grupos GS tambin se
desactiva. Esta condicin es equivalente a la deshabilitacin del circuito integrado; sin
embargo, no se debe confundir con la condicin de salida para el cero (tercera fila de la
tabla del 74148) ni con la condicin cuando todas las entradas estn desactivadas
(segunda fila de la tabla). Estas tres condiciones estn diferenciadas por los valores de
las lneas de salida EO y GS. Estas ltimas son complementarias, el Enable Output es
cero solo cuando no hay entrada activa; tambin, el GS es cero cuando hay alguna
entrada activa en el codificador.
En el ejemplo de la figura 5.19 se muestra un diagrama que corresponde a una
aplicacin de un teclado lineal hexadecimal realizado con expansin de dos
codificadores 74148. Este circuito detecta cuando ha sido pulsada una o ms teclas y la
convierte en su correspondiente cdigo binario de cuatro bits. Al presionar
simultneamente ms de una tecla, entonces aparece en la salida (O0, O1, O2, O3), la
combinacin binaria de la tecla ms significativa del cdigo hexadecimal entrante. La
lnea de salida (T_P) indica, con un uno, el momento cuando se presiona alguna tecla.
Ejercicio 5.8. Construir un convertidor de cdigo decimal a BCD de cuatro bits.
Solucin: En la figura 5.20 se detalla el circuito convertidor Decimal - BCD. El cdigo
de salida est complementado a uno, por lo cual, es necesario colocar inversores para
214

obtener el verdadero valor binario. El cero, en binario invertido, se obtiene cuando todos
los DIP-SW estn abiertos.
Codificador
Octal
Binario
X0
O0
X1
7
4
1
4
8
X2
X3
X4
X5
X6
X7
16 pulsadores
0
4
8
C
1
5
9
D
2
6
A
E
3
7
B
F
O0
O1
O2
O1
EO
O2
GS
EI
O3
Codificador
Octal
Binario
Teclado Lineal
Hexadecimal
X0
O0
X1
7
4
1
4
8
X2
X3
X4
X5
X6
X7
O1
O2
Tecla
Presionada
EO
T_P
GS
EI
Figura 5.19. Teclado lineal hexadecimal implementado con codificadores 74148.
+5 V
9x
1K
74147
X1
X2
X3
X4
X5
X6
X7
X8
X9
A
B
C
D
DipSW9
Figura 5.20. Circuito que convierte cdigo Decimal a BCD de 4 bits utilizando 74147.
215

5.3 Multiplexores.
Es un circuito combinacional que selecciona una lnea de entrada de datos y la
coloca en la salida, Posee 2n lneas de entrada de datos y n lneas de seleccin. Cada
lnea de entrada es conmutada hacia la salida por intermedio de las lneas de seleccin,
formando stas ltimas una combinacin binaria que determinarn cual lnea de entrada
(Ir), equivalente en decimal, le corresponder colocarse en la salida (F) del multiplexor
(MUX).
La frmula que identifica a un MUX es: F = I r .mr donde r es igual al valor
decimal de (Sn-1.Sn-2........S2.S1.S0)2 y mr el smbolo correspondiente. Los multiplexores
se conocen tambin como selectores de datos y en la figura 5.21, se puede apreciar el
multiplexor genrico, descrito anteriormente. Tambin, se puede ver en la figura 5.22,
un MUX de cuatro entradas, dos lneas de seleccin y un enable activo en bajo
realizado con compuertas digitales. Las compuertas AND de cuatro entradas poseen
una lnea de habilitacin comn, activada por la salida de la compuerta NOT (c1); sta
hace que la lnea sea activa en bajo. Luego, las lneas S1 y S0 seleccionan y activan
una de las cuatro AND; la compuerta, AND, seleccionada dejar pasar hacia las
compuertas OR el valor de su respectiva entrada Ir. Por lo cual, F tomar este valor
lgico de la entrada (F=Ir). La funcin que describe el comportamiento es:
F = E [ I 3 (S1 S 0 ) + I 2 (S1 S 0 ) + I1 (S 1 S 0 ) + I 0 ( S 1 S 0 )]
MUX
I0
M
U
L
T
I
P
L
E
X
O
R
I1
DATOS DE
ENTRADA
S1
I2 - 1
Sn-1
. . . . .
(2 )
I2
I1
F
I2
I3
S0
I0
Ir
. . . .
c1
(n) LNEAS DE
SELECCIN
Figura 5.21. Multiplexor genrico.
S1
S0
Figura 5.22. Multiplexor de 4 entradas discreto.

216

5.3.1 Aplicaciones de los multiplexores.

Los multiplexores pueden ser utilizados como selectores de datos, convertidores
de datos paralelo - serial y tambin sirven como generadores de funciones lgicas.
5.3.1.1 Multiplexor como selector de datos.
El circuito de la figura 5.23 puede seleccionar una de entre cuatro palabras
binarias, cada una de ellas, con un tamao de 4 bits. Esta aplicacin puede servir para
mostrar uno de cuatro procesos realizados con sas palabras y dichos procesos
pueden ser operaciones lgicas o aritmticas.
DATO 3
DATO 1
DATO 2
DATO 0
I0
M
U
X
I1
I2
I3
S1
F0
F
S0
A
B
SELECTOR
I0
M
U
X
I1
I2
I3
S1
F1
F
S0
I0
M
U
X
I1
I2
I3
S1
F2
F
S0
I0
I1
I2
I3
M
U
X
S1
F3
F
S0
Figura 5.23. Selector de datos implementado con multiplexores genricos de 4 entradas.
Las dos lneas del selector (A y B) determinan cual palabra de cuatro bits (Dato 0,
Dato 1, Dato 2 o Dato 3) va hacia las salidas (F0, F1, F2 y F3).
217

F0
F1
F2
Dato 0
Dato 1
Dato 2
Dato 3
F3
5.3.1.2 Convertidores paralelo - serial con multiplexores.

Los datos que entran simultneamente a un MUX salen por un solo canal y este
es, precisamente, la salida del circuito integrado. Por lo cual, todo esto, se traduce en
una lnea serial de datos. Por otra parte, las lneas de seleccin deben ser conmutadas
para colocar cada entrada, una por una, en la salida del multiplexor. Esta conmutacin
en las lneas de seleccin debe ser realizada por un contador binario de frecuencia fija.
La forma de onda cuadrada, en la salida serial
F, puede ser programada por la
combinacin paralela que hay a la entrada del multiplexor. En la figura 5.24 se muestra
un circuito de este tipo que convierte ocho lneas de entrada paralela en 256 formas
posibles de ondas cuadradas que salen por la lnea de salida F del multiplexor.
8
B1
I0
B2
I1
B3
I2
B4
I3
B5
I4
B6
I5
B7
I6
B8
I7
M
U
L
T
I
P
L
E
X
O
R
E
s2
s1
Diagramas de tiempo
F
Reloj
CLK
Entradas
B 0=0
B1=1
B 2=1
B3=0
B4 =1
B5=0
B6 =0
B7=1
CLK
Q1
.....
.....
F
s0
Entradas
Q2
Q0
CONTADOR
BINARIO
B 0=1
B1=1
B 2=0
B3=1
B4 =0
B5=0
B6 =1
B7=0
.....
.....
Figura 5.24. Convertidor de datos paralelo serial.
218

El contador binario cclico que se coloca en las lneas de seleccin, debe ir desde cero
hasta siete; la figura 5.24 posee dos ejemplos de formas de ondas cuadradas que se
obtienen al realizar los cambios correspondientes en las lneas de entrada Bi.
5.3.1.3 Circuitos integrados multiplexores MSI.
Los multiplexores vienen encapsulados en chips con distintas configuraciones de
lneas de entradas, y lneas de seleccin. Las familias TTL y CMOS poseen varios tipos
de multiplexores que van desde 2 hasta 16 lneas de entrada; a continuacin se indican
las caractersticas de los circuitos integrados ms utilizados, ver tabla 5.6 y figura 5.25.
Nmero
TTL y CMOS
N de
Lneas de
Lneas de
(Funcin)
entradas
Seleccin
Habilitacin
74LS157
74HC157
4 Multiplexores
2 C/U
4 Multiplexores
2 C/U
2 Multiplexores
4 C/U
1 Multiplexor
1 Multiplexor
74157
74LS158
74158
74LS153
74HC153
1 Lnea
comn
1 Lnea
comn
1 Lnea comn
1 Lnea comn
2 lneas
2 lneas
comunes
independientes
16
74153
74LS151
74HC151
74151
74150
1 comn; coloca
74LS251
74HC251
1 Multiplexor
las salidas el alta
74251
Impedancia
74LS253
74HC253
2 Multiplexores
4 C/U
74253
74LS257
74HC257
74257
4 Multiplexores
2 C/U
2 lneas
comunes
1 Lnea
comn
1 por cada MUX.

1 por cada MUX.
Activas en bajo
1 activa en alto
1 activa en alto
1 activa en bajo
1 activa en bajo
1 activa en alto
1 activa en bajo
2 independientes;
coloca las salidas
1 activa en alto
el alta Impedancia
1 comn; coloca
las salidas el alta
Impedancia
Tabla 5.6. Multiplexores MSI ms utilizados de las familias TTL y CMOS.
219
Salidas
1 por cada MUX.

I1D
I0A
I1C
I1B
FB
I0B
I2A
I3A
E A S 1 S0
FA
S
I3
I2
I3B
I5
I3
S 1 S0
I0B
I7
I8
I5
I10
I9
I11
I12
FB
I13
I7
EB
I6
I4
I6
I2B
I0A
I1
I2
I1B
I1A
I1
I4
FA
FC
I0C
I0
I0
I1A
FD
I0D
MUX
74150
MUX
74151
MUX
74153
MUX
74157
I14
I15
E
S2
S1
S0
E
S 3 S2 S1 S 0
Figura 5.25. Circuitos integrados multiplexores ms utilizados.
5.3.2 El Multiplexor como generador de funciones lgicas.

Las funciones lgicas de conmutacin se pueden generar con multiplexores; esto
se obtiene relacionando cada variable de la funcin, con las entradas y lneas de
seleccin del circuito integrado especfico. Cada minterms Maxterms se pueden
obtener con la combinacin binaria de las lneas de seleccin, son 2n entradas
(minterms) y n lneas de seleccin (variables) para implementar las funciones. Sin
embargo, la cantidad de variables puede ser mayor que el nmero de lneas de
seleccin del multiplexor.
Atendiendo al nmero de variables y lneas de seleccin, necesarias para
generar funciones con circuitos integrados multiplexores, se toman en cuenta tres
casos:
1. La cantidad de variables es igual al nmero de lneas de seleccin.
2. Una variable excede al nmero de lneas de seleccin.
3. Dos variables exceden al nmero de lneas de seleccin.
220

5.3.2.1 El nmero de variables y lneas de seleccin son iguales.

Para generar la funcin de conmutacin, se toman las entradas del multiplexor y
se colocan a cero lgico (GND) uno lgico (+VCC) en correspondencia con los
Maxterms y minterms.
Ejercicio 5.9. Implantar la siguiente funcin de conmutacin con el MUX 74151.
F ( A, B , C ) = A C + A B
Solucin: El circuito integrado posee tres lneas de seleccin al igual que el nmero de
variables de la funcin. Primero, se expande la funcin y se expresa en lista de
minterms:
F ( A, B , C ) = A C + A B = A B C + A B C + A B C + A B C = m (1, 3, 6, 7)
Luego, la lista de minterms debe ser generada colocando +5V en cada entrada
respectiva (I1, I3, I6, I7) y las entradas que corresponden con los Maxterms (I0, I2, I4, I5)
se conectan a tierra (GND). Las lneas de seleccin se deben conectar con las variables
de la funcin. Ver figura 5.26.
+5V
MUX
R
I0
I1
7
4
1
5
1
I2
I3
I4
I5
I6
F(A, B, C)
F
I7
E
S2
S1
S0
A B C
Figura 5.26. Solucin del ejercicio 5.9.

Ejercicio 5.10. Generar la funcin g (w, x, y, z ) =
74150.
221
(0,1, 2, 3, 4, 8, 9,13,14) con el chip

Solucin: El 74150 tiene cuatro lneas de seleccin y 16 entradas; las cuales

corresponden con la misma cantidad de variables, minterms y/o Maxterms de la funcin
lgica. Ver figura 5.27.
+5V
R
MUX
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
I10
I11
I12
I13
7
4
1
5
0
g(w, x, y, z)
W
I14
I15
E
S 3 S2 S 1 S 0
w x y z
Figura 5.27. Solucin del ejercicio 5.10.
5.3.2.2 La funcin excede en una variable al nmero de lneas de seleccin.

En este caso se introduce una de las variables de la funcin por la entrada de
datos. Esta variable puede ser cualquiera; sin embargo, se recomienda que sea la ms
significativa de la funcin lgica. El procedimiento a seguir para implantar la funcin se
realiza con el ejercicio 5.10 y el chip a utilizar es el multiplexor de tres lneas de
seleccin 74151.
I. Se determina cual de las variables ser introducida por la entrada de datos; en
el ejercicio dado, la variable que se introducir por la entrada de datos es w.
II. Realizar un mapa de KARNAUGHT con las variables de la funcin; el mapa
debe tener dos filas columnas y debe corresponder con la variable que entra
por la lnea de datos. Se colocan, en las celdas, los minterms y Maxterms
respectivos. Ver figura 5.28.
222

z
w 000
0 1
1
001
011
010
110
111
101
100
1 1 1 0 0 0 1
1 1 0 0 1 0 1 0
0
11
10
14
15
13
12
Figura 5.28. Mapa K de dos filas.
III. A cada una de las entradas del multiplexor se le asignan las combinaciones
formadas por las variables restantes de la funcin (las menos significativas). En
el ejercicio dado deben ser las letras x y z.
I0 = x. y. z
I1 = x. y. z
I 2 = x. y.z
I 3 = x . y .z
I 4 = x. y.z
I 5 = x . y .z
I6 = x. y. z
I7 = x. y.z
IV. La variable que entra por las lneas de datos del multiplexor puede presentar
cuatro alternativas para su conexin:
1. I i = 0 ; Si las dos celdas correspondientes a la variable ms significativa
son ceros la entrada debe conectarse a tierra o GND.
2. I i = 1 ; Si las dos celdas correspondientes a la variable ms significativa
son unos; entonces la entrada debe conectarse al +Vcc.
3. I i = w ; Esto sucede cuando cada valor de celda del mapa K posee el
mismo nivel lgico que los estados asignados a la variable que entra por
datos. En la figura 5.28 el valor de la celda 5 y 13 es cero lgico y uno
lgico respectivamente. Estos son los mismos estados asignados a la
223

variable w (cero y uno lgico); por lo tanto esa entrada ser igual a la
variable asignada por la entrada de datos.
4. I i = w ; Esto sucede cuando cada valor de celda del mapa K posee el
nivel lgico contrario a los estados asignados en la variable que entra por
datos. En la figura 5.28 el valor de la celda 3 y 11 es uno lgico y cero
lgico respectivamente. Estos estados asignados a la variable w (cero y
uno lgico) son contrarios; por lo tanto esa entrada ser igual al
complemento de la variable asignada por la entrada de datos. El circuito
resultante se muestra en la figura 5.29.
Las entradas del multiplexor 74151 quedan de la siguiente forma:

I 7 = GND
I 0 = I1 = +5V
I2 = I3 = I 4 = w
I5 = I6 = w
+5V
MUX
R
I0
I1
7
4
1
5
1
I2
I3
I4
I5
I6
g(w, x, y, z)
F
I7
E
S2
S1
S0
x y z
Figura 5.29. Variable w asignada a la entrada de datos del 74151.
224

5.3.2.3 La funcin excede en dos variables al nmero de lneas de seleccin.

En este caso se introducen dos de las variables, de la funcin, por la entrada de
datos del multiplexor. Estas variables pueden ser cualquiera; sin embargo, se
recomienda que sean las ms significativas de la funcin lgica. El procedimiento a
seguir para implantar la funcin se realiza con el ejercicio 5.10 y el chip a utilizar es el
multiplexor de dos lneas de seleccin 74153.
El procedimiento que se sigue es idntico al caso de una variable. No obstante, el Mapa
de KARNAUGHT debe tener cuatro filas columnas. Ver figura 5.30.
I 0 = w + x;
I 1 = w + x;
I 2 = x;
I3 = w x
w+x
x
y
w
00
00
1
1
0
1
01
11
01
0
12
10
I0
11
1
0
1
1
13
I1
1
0
0
1
15
11
I3
w + x
10
1
0
1
0
MUX/2
w
x
I0A
I1A
14
I2A
10
I3A
7
4
1
5 FA
3
g(w,x,y,z)
EA S1 S0
I2
y z
w+x
Figura 5.30. Circuito de compuertas para introducir dos variables por las lneas de datos.
Ejercicio 5.11. Generar la funcin:

F ( A, B , C , D, E ) =
(0,1, 4, 7, 9, 14, 16, 18, 21, 22, 29, 31) + d (5, 12, 13) con un solo multiplexor
74151 y compuertas. Introducir dos variables por la entrada de datos.

Solucin: En esta funcin de conmutacin se aprovechan los trminos indiferentes
para reducir el circuito de compuertas. Los minterms indiferentes 5 y 13 se colocan en
uno lgico para llevar la entrada cinco I5 a
+Vcc; Por otra parte, con el minterm
indiferente 12 se pueden igualar las entradas I4 e I1. La figura 5.31 presenta la solucin
a este ejercicio.
225

C
A
B
00
+5V
E
000
001
011
010
1 1 0 1
0
01
0 1 0 0
8
11
11
10
1 0 0 1
24
0 0 0
25
16
I0
17
I1
27
19
I3
I2
110
10
26
18
111
101
0 1 x 1
6
1 0 x
14
30
15
13
1 1 0
31
29
1 0 1 0
22
I6
23
I7
21
I5
I0=I2= B
100
I4
MUX
A B
R
I1=I4= A
I0
I1
12
28
20
I3=0
I2
I5=1
I3
I6= A o
+B
I4
I7= A o
+B
I5
I6
F (A, B, C, D, E)
W
I7
EN
S2
S1
S0
C D E
Figura 5.31. Solucin del ejercicio 5.11 con el chip 74151 y compuertas.
Ejercicio 5.12. Disee un multiplexor de 32 entradas utilizando solamente circuitos

integrados 74153 y compuertas. Utilizar la menor cantidad de compuertas posibles.
Ejercicio 5.13. Generar las siguientes funciones con multiplexores 74150.
F (w, x, y , z) = m (0,1,6,7,8,10,12,14,15)
F (a, b, c, d ) = (3,5,7,8,9,13) d (0,5)
F (m, n, o, p ) = m (1,3,5,7,9,11,13,14,15) + d (2,8)

Ejercicio 5.14. Realizar las implementaciones con el chip 74151; utilizando las mismas
funciones del ejercicio 5.13 y colocando una variable por la entrada de datos.
Ejercicio 5.15. Disear un restador completo de un bit utilizando multiplexores 74153.
Ejercicio 5.16. Obtener las dos funciones en forma de Maxterms y minterms del
convertidor de datos paralelo serial de la figura 5.24.
226

Ejercicio 5.17. Dadas cuatro palabras A, B, C y D de cuatro bits cada una, seleccionar
una sola y colocarla en la salida Z. A continuacin se muestra el diagrama.
A3 A2 A1 A0
B 3 B2 B 1 B 0
C3 C2 C1 C0
D 3 D2 D 1 D 0
4
Circuito
Digital
Selector
Z3 Z2 Z1 Z0
Ejercicio 5.18. Generar la funcin dada en la tabla con el multiplexor 74151. colocar
dos variables por la entrada de datos.
n
A B C D E
A B C D E
0 0 0 0 0
16
1 0 0 0 0
0 0 0 0 1
17
1 0 0 0 1
0 0 0 1 0
18
1 0 0 1 0
0 0 0 1 1
19
1 0 0 1 1
0 0 1 0 0
20
1 0 1 0 0
0 0 1 0 1
21
1 0 1 0 1
0 0 1 1 0
22
1 0 1 1 0
0 0 1 1 1
23
1 0 1 1 1
0 1 0 0 0
24
1 1 0 0 0
0 1 0 0 1
25
1 1 0 0 1
10
0 1 0 1 0
26
1 1 0 1 0
11
0 1 0 1 1
27
1 1 0 1 1
12
0 1 1 0 0
28
1 1 1 0 0
13
0 1 1 0 1
29
1 1 1 0 1
14
0 1 1 1 0
30
1 1 1 1 0
15
0 1 1 1 1
31
1 1 1 1 1
Tabla de la verdad para el ejercicio 5.18
227

TITULO: Circuitos combinacionales Codificadores.

analizar y disear circuitos combinacionales codificadores de mediana escala de
integracin (MSI).
INTRODUCCIN: Entre los usos que tienen los codificadores de prioridad, en los
circuitos digitales combinacionales, se encuentran los controladores de interrupciones y
codificadores de teclados octales, decimales y hexadecimales. Esta prctica de
laboratorio est elaborada para realizar un codificador de teclado decimal y un
controlador de interrupciones de cuatro entradas. El primero debe ser realizado con el
chip 74147 y el segundo puede realizar con compuertas o cualquier circuito integrado
codificador. Se recomienda para esta prctica repasar la unidad 5.2, utilizar un manual
TTL y consultar la bibliografa al final de esta gua.

Codificadores simples y codificadores de prioridad MSI.
Generar funciones de conmutacin con compuertas (codificadores).
Caractersticas de los circuitos integrados 74148, 74147.
Teclados de contactos matriciales, contactos independientes y otros.
Manejo de teclado e interrupciones con chips codificadores.

Circuitos integrados 7447, 7448, 74147 y/o algn otro chip codificador de acuerdo
con las necesidades del diseo (74148, etc.).
Teclado de 10 contactos independientes (no matricial).
Tres diodos leds y un display 7 segmentos.
228


Chips de compuertas de acuerdo al diseo.
DESARROLLO:
1. Realizar el diseo de un teclado decimal que seale en display 7 segmentos el
valor de la tecla presionada desde cero hasta nueve. Este ltimo debe permanecer
apagado mientras no se presione ninguna tecla. El teclado debe funcionar de forma
que al presionar dos o ms teclas el circuito muestre el mayor valor. A continuacin
se muestra el diagrama en bloques del circuito que puede servir de modelo en este
montaje.
Teclado
1 2 3
4 5 6
7 8 9
0
Codificador
BCD
7 seg
b
g
c
d
Circuito en bloques del manejador de teclado decimal.
2. Implementar un control de interrupciones por prioridad con compuertas o chips

codificadores; el circuito debe tener cinco entradas (M, N, O, P, Q) donde,
correlativamente, M es la entrada de mayor prioridad y Q la menor. La salida del
circuito debe sealizar con diodos leds el valor binario de la orden de interrupcin.
INT M
INT N
INT O
Control de
prioridad de
interrupcin
INT P
INT Q
Codificacin
binaria
de la
Interrupcin
Esquema para el montaje del control de interrupciones.
229

POST-LABORATORIO.
Disear teclados de tipo octal y hexadecimal.

Explicar con diagramas y tablas de la verdad el funcionamiento para apagar el
display.
Realizar expansin con el codificador 74148 de un circuito con 32 lneas de
entradas.
Demostrar como se implemento la visualizacin de la tecla 0.
Realizar los diagramas y las simulaciones del segundo montaje con:
a) compuertas; b) con circuitos integrados codificadores 74147 y 74148.
1. Disear y realizar montajes de teclados octales y hexadecimales.
2. Expansiones con circuitos integrados codificadores 74147 y 74148.
3. Diseo e implementacin de circuitos digitales con peticiones de interrupciones por
prioridad.
4. Realizar un circuito digital que indique el valor de la jugada de dos jugadores de
dados. Los dados pueden ser equivalentes a los chips 74147 y cada jugada puede
ser implementada con DIP-SW de seis interruptores.
BIBLIOGRAFA.
G. Urbina M.
MANUALES.
-

230

TITULO: Circuitos combinacionales Multiplexores y Demultiplexores.

analizar y disear circuitos combinacionales multiplexores (MUX) y demultiplexores
(DEMUX) de mediana escala de integracin (MSI).
INTRODUCCIN: Los circuitos integrados multiplexores tienen aplicaciones tales como

convertidor de datos paralelo a serial, generador de funciones y selector de datos. Por
otra parte, los chips demultiplexores funcionan de forma contraria; ellos reciben la
informacin por una sola lnea de entrada y las distribuye a la salida en paralelo. No
obstante, necesitan tambin otras lneas de entrada que sirvan para el control de esta
distribucin de datos. Por lo general, el decodificador es el circuito utilizado para tal fin
con lo cual se considera equivalente a los demultiplexores. Esta prctica consta de dos
montajes: un primer montaje llamado Multiplexor Demultiplexor (MUXDEMUX) que
permite la conversin de datos paralelo a serial para transmitirlos en el MUX, luego, en el
DEMUX recibirlos en serial y llevarlos a paralelo; el segundo montaje es un convertidor
de cdigo, implementado con multiplexores, que debe transformar el cdigo cuando
cambia una seal de control. El fundamento terico para este laboratorio est en la
bibliografa recomendada al final de la gua y en los temas 5.1, 5.3 y 5.4 del captulo
cinco. El montaje nmero uno utiliza un bloque contador de tres bits que es descrito en el
apndice de esta bibliografa.

Circuitos Multiplexores y Demultiplexores (decodificadores) MSI.
Implementacin de funciones lgicas con Multiplexores.
Aplicaciones generales de los Multiplexores.
231


Un decodificador (DEMUX) 74138, un multiplexor (MUX) 74151 y dos chips 74153.
16 diodos leds y DIP_SW de 8 y 4 interruptores.
Compuertas digitales de acuerdo a los diseos realizados.
Mdulo contador binario de tres bits.
DESARROLLO:
1. Implementar en Protoboard un circuito multiplexor-demultiplexor (MUXDEMUX) de
ocho bits utilizando multiplexores y decodificadores; visualizar la entrada paralela
del multiplexor con diodos leds y la salida paralela DEMUX tambin. Al encender
cualquier led en la entrada tambin debe encender l (los) correspondientes a la
salida. Se debe colocar a la entrada CLK del contador un generador de onda
cuadrada (generador de funciones) o un circuito oscilador astable TTL.
Led's de
entrada
Led's de
salida
MUX
CLK
Contador
binario
Lnea
serial
DEMUX
Lneas de
control
Esquema en bloques del montaje nmero uno.
232

2. Disear e implementar un circuito convertidor de cdigo de tres bits con dos chips
multiplexores 74153. El circuito debe tener una seal de control R que, en uno
lgico, el circuito cambie de binario al cdigo descrito en la tabla y de esta ltima a
binario si la seal de control es cero lgico. Sealizar la salida del circuito con
diodos leds.
X2
X1
X0
f2
f1
f0
X2
X1
X0
f2
f1
f0
POST-LABORATORIO.
En el montaje nmero uno se debe explicar en que momento dejan de parpadear

los leds y por qu?.
Analizar el funcionamiento paso a paso en el selector del multiplexor e indicar una

posible solucin para eliminar los tres cables de control que van hacia el
decodificador.
Hacer el diagrama y la simulacin de los dos montajes utilizando otros chips

multiplexores y demultiplexores.
Disear un selector de datos de cinco palabras; cada una de ellas tiene un

tamao de cuatro bits.
233

Explicar las ventajas y desventajas de los multiplexores sobre los decodificadores

cuando se utilizan como generador de funciones lgicas.
1. Realizar el montaje de un circuito Multiplexor donde se visualicen cuatro dgitos en
displays 7 segmentos utilizando un solo circuito integrado convertidor de cdigo. El
diseo debe mostrar valores en unidades (U), decenas (D), centenas (C) y unidades
de mil (UM) desde 0 hasta 9999. Los valores numricos deben ser introducidos
al circuito mediante DIP_SW; adems de ello, los ceros a la izquierda no deben
mostrarse en los displays.
UM
Convertidor
C
UM
Multiplexor
BCD
7 seg
Buffer
Buffer
c
d
c
d
c
d
Buffer
c
d
Buffer
U
Control
de
barrido
CLK
Contador
Binario
Diagrama en bloques del montaje alternativo nmero uno.
2. Implementar con un multiplexor 74151 la funcin dada a continuacin:

F ( A, B , C , D, E ) = M (3,5,6,7,12,13,14,17,19, 20, 21,23,27, 29,30,31) d (0,8,9,11,15)
3. Implementar un circuito multiplicador de dos bits (A1A0 x B1B0) utilizando dos chips
74153 o cuatro chips 74151. La salida debe ser mostrada en un display 7
segmentos.
234

4. Disear e implementar con el 74157 un circuito que seleccione de tres datos

entrantes, de cuatro bits cada uno, cual de ellos debe ser colocado en la salida.
Esta ltima debe ser visualizada con diodos leds.
BIBLIOGRAFA.
G. Urbina M.
MANUALES.
-

235

5.4 Circuitos digitales sumadores.
El sumador digital es un circuito combinacional que realiza la operacin

aritmtica de sumar dos o ms datos. La operacin suma es la base de las unidades de
computo en un sistema de procesamiento digital debido a que las operaciones de resta,
multiplicacin y divisin pueden crearse a partir de sta. Por ejemplo, la resta de dos
nmeros binarios se puede expresar como la suma del minuendo ms el complemento
a dos del sustrayendo; por otra parte el producto y la divisin de dos nmeros se
obtienen realizando operaciones recursivas de sumas y restas respectivamente.
En la figura 5.32 se muestra un bloque sumador genrico de un bit, donde los
datos a sumar son de un bit cada uno. El circuito debe tener una salida que
corresponde con el resultado aritmtico y otra que seala el acarreo de la operacin.
Debido a que no posee acarreo de entrada, el circuito se conoce como semisumador;
y esto hace que no pueda ser acoplado en cascada directamente con otros bloques del
mismo tipo. Sin embargo, el acoplamiento de los bloques semisumadores puede
obtenerse a travs de
circuitos de compuertas. La solucin a este problema se
resuelve en la figura 5.33, donde se agrega un bit de acarreo en la entrada del circuito
de forma que pueda ser utilizado para realizar expansiones de sumadores digitales con
varios bloques de un solo bit acoplados en serie o en cascada.
A B C0 S
A +
B
C0 S
Operacin Suma
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
Tabla de la verdad
C0 = A.B
S=A+B
Simplificacin
A
A
C0
S
Bloque Semisumador
C0
B
S
Circuito de compuertas
Figura 5.32. Circuito semisumador de un bit con compuertas digitales
236

Cj
B
S
C j-1
Bloque Sumador
Cj =
(3,5,6,7)
m
S=
(1,2,4,7)
m
Lista de minterms
A
B
Cj-1
B Cj-1 Cj
A
B
Cj-1
B.Cj-1
A.B
01
11
00
0
0
1
1
A.Cj-1
10
16 4
2
13 17 15
Cj = B.Cj-1 + A.Cj-1 + A.B
Tabla de la verdad
(A + B).C j-1
(A + B).C j-1
00
01
11
10
12
14
11
17
S = (A
B)
Cj-1
Simplificacin con mapas K
A
7408
7432
Cj
7432
7408
Cj-1
7486
7486
Circuito de compuertas
Figura 5.33. Sumador completo de un bit realizado con compuertas.
5.4.1 Sumador completo de un bit.

El circuito de la figura 5.33 es un sumador completo de un bit; este circuito puede
acoplarse directamente en cascada para obtener sumadores de varios bits. El
inconveniente del acoplamiento es el retardo de tiempo que se origina en cada bloque y
que trae consigo una propagacin total del circuito equivalente al producto del retardo
de un bloque por la cantidad que van ha ser conectados en serie. La figura 5.34
muestra un sumador serie de tres bits realizado con bloques de un bit. Al asumir
retardos uniformes, el tiempo de propagacin total ser: t=3.; a medida que aumenta
la cantidad de bloques, el retardo se hace mayor disminuyendo as la velocidad de
respuesta del sumador.
237

C0 B0 A0
B1 A1
B2 A2
C1
C2
S0
S1
S2
C3
C0
B0
B1
A0
A1
S0
S1
C2
tiempo
Figura 5.34. Sumador de tres bits con diagrama de tiempo para las salidas S0, S1 y C2.
El sumador serie de tres bits posee dos datos de entrada de tres bits cada uno
A2,A1,A0 y B2,B1,B0 ms el acarreo de entrada C0 que es el bit menos significativo. La
salida del sumador debe tener cuatro bits: los bits de resultado S2,S1,S0 y el bit de
acarreo de salida C3 el cual es ms significativo. En la figura 5.34 se observa el
sumador de tres bits formado mediante el acoplamiento en serie de tres bloques
individuales. La desventaja de este circuito se puede apreciar en el diagrama de tiempo,
que por razones de espacio, se realiza para dos bits con acarreo de entrada; all se
observa que el retardo t = aparece en la salida S0 duplicndose para la salida S1 y
C2 respectivamente. En estos bloques se asume que los tiempos de propagacin de las
dos salidas Si y Ci+1 son iguales, cuestin sta que no ocurre en la realidad; no
obstante, las diferencia de retardo que existen entre Si y Ci+1 son muy pequeas y
pueden ser despreciadas. Los sumadores serie no son recomendados para sistemas
donde se realicen operaciones aritmticas de alta velocidad.
238

5.4.2 Sumador paralelo.

El problema presentado por el sumador serie se resuelve utilizando sumadores
paralelos donde los acarreos de salida deben ser conectados a un arreglo de
compuertas digitales. El retardo del acarreo en cascada se puede reducir utilizando la
tcnica del acarreo anticipado (CLA: carry look ahead generator). Esta tcnica consiste
en generar bloques pequeos semisumadores con salidas Ki y Mi a los cuales se le
agregan compuertas OR exclusivas por cada salida Si obtenida del acarreo anticipado.
El circuito de compuertas de la figura 5.35 se obtiene modificando la simplificacin del
mapa de Karnaught de la figura 5.33 para la salida C1.
01
0
0
(A0 + B 0).C0
(A0 + B 0).C0
A0
B
C 0 0 00
10
12
17
11
S0 = (A0
A0
11
A0
B
C0 0 00
14
A0.B0
01
0
0
1
1
B0)
C0
11
10
16 4
2
13 17 15
(A0 + B0).C0
C1=A0.B0 + (A0 + B0).C0

K0
7408
B0
C1
7432
7486
M0
7408
C0
S0
7486
Figura 5.35. Circuito sumador paralelo de acarreo anticipado de un solo bit.
Los acarreos de un circuito sumador paralelo de cuatro bits se obtienen partiendo del
bloque sencillo de la figura 5.35; a partir de ste se puede desarrollar la siguiente
ecuacin recursiva:
C1 = K 0 + M 0 C 0
C1 = A0 B0 + ( A0 B0 ) C 0
Ec. 5.1
C 2 = K 1 + M 1 C1
C 2 = K 1 + M 1 ( K 0 + M 0 C 0 ) = K 1 + M 1 K 0 + M 1M 0 C 0
239

C 2 = A1 B1 + ( A1 B1 ) A0 B 0 + ( A1 B1 )( A0 B0 ) C 0
C 3 = K 2 + M 2C 2
C 3 = K 2 + M 2 ( K 1 + M 1 K 0 + M 1 M 0 C 0 ) = K 2 + M 2 K 1 + M 2 M 1 K 0 + M 2 M 1M 0 C 0
C 3 = A2 B 2 + ( A2 B2 ) A1 B1 + ( A2 B2 )( A1 B1 ) A0 B 0 + ( A2 B2 )( A1 B1 )( A0 B 0 ) C 0
C 4 = K 3 + M 3 C3
C 4 = K 3 + M 3 (K 2 + M 2 K 1 + M 2 M 1 K 0 + M 2 M 1M 0 C 0 )
C 4 = K 3 + M 3 K 2 + M 3 M 2 K 1 + M 3 M 2 M 1 K 0 + M 3 M 2 M 1 M 0C 0
C 4 = A3 B 3 + ( A3 B 3 ) A2 B 2 + ( A3 B 3 )( A2 B 2 )( A1 B1 ) A 0 B 0 + ( A3 B 3 )( A2 B 2 )( A1 B1 )( A0 B 0 )C 0
.
.
.
C n = K n1 + M n 1C n1
Ec. 5.2
C n = K n 1 + M n 1 K n 2 + + M n 1 M n 2 M 2 K 1 + M n 1 M n 2 M 2 M 1 K 0 + M n 1 M n 2 M 1 M 0 C 0
En La figura 5.35 se pueden observar el circuito bsico para implementar la

ecuacin 5.2 formado por dos semisumadores acoplados. El primero genera la salida
K0 M0 con entradas A0 B0 y el segundo genera la salida S0 con entradas M0 C0. Ambos
semisumadores generan un retardo igual a la suma de los tiempos de propagacin de
las compuertas exclusivas. La figura 5.36 muestra un sumador paralelo de cuatro bits
diseado con la tcnica de acarreo anticipado CLA; es de hacer notar que el tiempo
total de propagacin de este circuito sumador es menor o igual a cuatro niveles de
acoplamiento de compuertas digitales. Asumiendo 10 ns como tiempo de retardo por
cada nivel, la propagacin total ser de 40 ns.
Al comparar el circuito paralelo de la figura 5.36 con el circuito serie de la figura
5.37 se puede notar que casi duplica el retardo total (70 ns) para el sumador acoplado
en cascada, y por ende ms lento que el sumador paralelo. Esta diferencia de tiempo es
ms pronunciada a medida que aumenta el nmero de bits del sumador; sin embargo,
un circuito paralelo con ms de cuatro bits implicara un circuito de compuertas CLA
demasiado grande para ser manejado por componentes discretos. Esta desventaja no
la posee el circuito serie, este ltimo solamente se debe acoplar con bloques en
cascada de acuerdo a la cantidad de bits de salida que se requieran.
240

C0
C0
S0
C1
A0
B0
M0
K0
S1
C1
C2
A1
C0
C0
A0
B0
B1
A2
B2
S2
C2
A2
B2
M2
M1
C3
K2
C2
S2
C3
B3
M3
K3
C3
S3
S3
A3
M2
K2
C3
B3
C1
K1
C2
A3
K1
S1
A1
M1
M0
K0
C1
B1
S0
C4
Sumadores de un bit
M3
K3
C4
Circuito de Acarreo Anticipado (CLA)
Figura 5.36. Diagrama en bloques y circuito sumador de cuatro bits paralelo con CLA.
El circuito CLA de la figura 5.36 tiene dos niveles de propagacin de tiempo y los
sumadores de un bit tambin poseen dos niveles; por lo que el acoplamiento de ellos
dos, tendrn un retardo total de cuatro niveles. Por otra parte, si cada nivel de retardo
es aproximadamente 10 ns (para compuertas TTL Estndar), entonces el tiempo de
propagacin total ser de 40 ns. Este retardo de tiempo se mantiene igual para una
mayor integracin de compuertas por ejemplo, cinco, seis, siete u ocho lneas de
entrada por cada dato; sin embargo, el circuito sumador serie de la figura 5.37 tiene
ocho niveles de retardo de compuertas (4x2 = 8) en la propagacin de los acarreos de
entrada y salida, Cj y Cj+4 respectivamente. El retardo total es de 70 ns si no se toma en
cuenta la propagacin de la ltima compuerta del acarreo C4. Si es necesario aumentar
la cantidad de bits en los dos sumandos, la consecuencia ser un retardo de 20 ns por
cada bloque que se agregue.
241

C0
A0
S0
B0
C0
A0
B0
S0
C1
C1
C1
A1
B1
B2
A1
S1
B1
C2
C2
A2
S1
Cuatro niveles
de retardo con
dos
compuertas
cada uno
S2
C3
C2
A2
C3
A3
B3
S3
S2
B2
C4
C4
Diagrama en bloques
C3
A3
S3
B3
C4
Circuito serie con compuertas
Figura 5.37. Circuito sumador serie de cuatro bits.
Existen tambin sumadores paralelos con acarreo anticipado (CLA) con tcnicas
de paralelismo doble en los CLA que son utilizados cuando es necesario disear un
sumador con capacidad de 8, 16, 32 y 64 bits. El libro de Principios de diseo digital de
Daniel D. Gajski tiene los fundamentos tericos para realizar este tipo de acoplamiento.
242

5.4.2.1 Circuito sumador paralelo MSI 7483.

Existen circuitos integrados sumadores de la familia TTL que pueden sumar dos
datos binarios de cuatro bits cada uno en forma paralela; a su vez, cada chip puede ser
acoplado a travs de los acarreos de entrada y salida para realizar expansin de los bits
del circuito sumador. Los circuitos 7483 y 74283 son equivalentes y realizan sta
operacin aritmtica de cuatro bits. Los sumandos son: A3A2A1A0, B3B2B1B0 y el acarreo
de entrada C0 que es el bit menos significativo; la salida del chip se obtiene en
S3S2S1S0 adems del bit ms significativo de la suma llamado acarreo de salida C4. La
figura 5.38 muestra el diagrama del circuito integrado sumador paralelo de cuatro bits
7483; el resultado mximo de la suma se obtiene cuando todos los bits de las entradas
valen uno: A3A2A1A0 = 1111;
B3B2B1B0 = 1111 y C0 = 1. Este resultado es 31 en
binario: C4 = 1; S3S2S1S0 = 1111.
A3
A2
A1
A0
B3
B2
B1
7483
C4
B0
C0
Sumador paralelo de 4 bits
S3
S2
S1
S0
Figura 5.38. Sumador paralelo de cuatro bits 7483.
5.4.2.2 Circuito de acarreo anticipado MSI 74182.

La familia TTL tambin posee un chip con lgica de acarreo anticipado (CLA)
para dos sumandos de cuatro bits cada uno; este circuito es el 74182. Las entradas Gi y
Pi son equivalentes a Ki y Mi respectivamente explicados en el tema anterior, y los
acarreos: Cn, Cn+x, Cn+y, Cn+z tambin corresponden con C0, C1, C2, C3.
243

La figura 5.39 muestra el diagrama del circuito integrado CLA 74182,
ste posee
salidas G y P que sirven para realizar expansiones de 8, 16, 32 y ms bits mediante el

acoplamiento de varios chips de este tipo.
P2
G2
Cn
Cn+x
C n+y
74182
G1
C n+z
CLA de 4 bits
P1
G0
P0
G3
P3
Figura 5.39. Circuito de acarreo anticipado de cuatro bits 74182.
5.4.3 Aplicaciones de los circuitos sumadores 7483 y 74182.

Los circuitos integrados MSI 7483 y 74182 sirven para sumar datos binarios de
cuatro y ms bits; tambin, agregando algunos dispositivos y compuertas digitales en el
circuito, se pueden obtener restadores, comparadores o convertidores de cdigo
numrico. Con dos o ms chips 7483 se hacen expansiones superiores a cuatro bits en
el tamao de los datos a ser procesados, formando circuitos acoplados en cascada. Las
expansiones realizadas con el 74182 se implementan utilizando la tcnica de acarreo
anticipado obteniendo menor tiempo de respuesta en el procesamiento de los datos.
A continuacin se muestran algunas de stas aplicaciones con los integrados
descritos anteriormente.
244

5.4.3.1 Convertidor de cdigo con sumadores MSI.

Una aplicacin del 7483 es la conversin del cdigo BCD natural en Exceso 3; se
implementa colocando los dos bit menos significativos de
A en uno lgico. Esto
equivale a sumar tres en el dato BCD que entra por B. La figura 5.40 muestra este
circuito con entradas BCD igual a N3N2N1N0.
+5V
A3
A2
A1
A0
N3
N2
N1
N0
B3
B2
B1
B0
7483
C4
C0
S3
S2
S1
S0
Convertidor de cdigo BCD a Exceso 3
Figura 5.40. Convertidor de cdigo BCD Exceso 3 con el 7483.
X3
X2
X1
X0
A3
A2
A1
A0
B3
B2
B1
7483
C4
B0
C0
S3
S2
S1
S0
X3
X2
X1
X0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
Convertidor Binario a BCD
Figura 5.41. Convertidor de cdigo binario de cuatro bits a BCD.
245

La salida del circuito de la figura 5.41 debe ser tomada desde C4 como bit ms
significativo del cdigo BCD
S3S2S1S0 como los cuatro bits del grupo menos
significativo BCD. De este modo, la seal N es alta solo cuando X3 y X2 son uno lgico
cuando respectivamente X3 y X1, tambin lo son; las combinaciones diferentes a stas
indican que la entrada est en el rango de 0 a 9 por lo que N es baja y por lo tanto no se
suma el factor de correccin seis al dato de entrada.
5.4.3.2 Circuito sumador y restador con el 7483.

La figura 5.42 muestra un circuito restador de cuatro bits implementado mediante
la tcnica de la suma del complemento a dos, visto en el Capitulo I. Mediante esta
operacin se obtiene, a la salida del 7483, el resultado de la resta. El fundamento de la
implementacin se basa en la frmula: S = X Y = X + Y + 1 . La expresin Y + 1 es el
complemento a dos de Y; que se logra con las compuertas inversoras, ms el uno
lgico en la lnea de acarreo de entrada C0.
Y3
X3
X2
X1
X0
A3
A2
A1
A0
Y2
Y1
+5V
B3
B2
B1
7483
C4
Y0
B0
C0
S3
S2
S1
S0
S = X-Y = X + Y+1
Restador de 4 bits
Figura 5.42. Restador paralelo de cuatro bits.
El acarreo de salida C4 y el dato de cuatro bits del resultado

presentar las siguientes condiciones mostradas en la tabla 5.7:
246
S3S2S1S0
pueden

Entradas: X3X2X1X0
C4
S3S2S1S0
Resultado mayor o igual
Y3Y2Y1Y0
X Y
a cero en binario normal
X <Y
Resultado negativo en
complemento a dos
Tabla 5.7. Condiciones de entrada /salida del circuito restador.

La figura 5.43 muestra un circuito que complementa a dos el dato que entra por
Z3Z2Z1Z0. Las cuatro compuertas OR-exclusivas invierten el dato Z3Z2Z1Z0 cuando la
seal C tiene un nivel lgico alto; al mismo tiempo C0 recibe tambin un nivel alto lo que
determina que el resultado sea complemento a dos del dato de entrada. La otra entrada
del 7483 est cableada a cero por lo que solamente en el circuito de salida queda el
resultado
del
cambio
de
signo.
La
frmula
aplicada
es
la
siguiente:
A Z = 0 Z = Z = Z + 1 . En la figura 5.44 se muestra un Sumador-Restador binario de

cuatro bits con corrector de resultado negativo en complemento a dos.
Z3
Z2
Z1
Z0
C
A3
A2
A1
A0
B3
B2
B1
7483
C4
B0
C=0
No complementa
C=1
Complementa
C0
S3
S2
S1
S0
Circuito complementador a dos
Figura 5.43. Circuito para obtener el complemento a dos de Z.
247

Y3
X3
X2
X1
X0
A3
A2
A1
A0
Y2
Y1
Y0
op
Sw
B3
B2
B1
B0
+5V
7483
C4
C0
S3
A3
A2
A1
A0
S2
B3
S1
B2
B1
7483
C4
S0
B0
S2
S1
op
C4
SUMA
SUMA
RESTA
RESTA
C0
S3
Operacin
S0
Sumador - Restador de 4 bits con resultado en

binario normal
Funcin
No
Complementa
No
complementa
Complementa
No
complementa
Figura 5.44. Sumador restador de cuatro bits con correccin de complemento a dos.
El Sw, se abre para que op tenga un nivel alto; cuando C4, del primer sumador, tiene un
nivel bajo, Q se coloca en alto indicando que X<Y, por lo que el resultado, de la resta
del primer 7483 ser negativo y estar complementado a dos. El segundo chip 7483 se
encarga de complementar
de nuevo el dato con lo cual es transformado en binario
normal.
5.4.3.3 Expansin de sumadores con el 7483 y 74182.

Las operaciones aritmticas de cuatro bits no satisfacen las necesidades de los
sistemas de desarrollo, sistemas de computo, etc. Se necesitan resultados ms amplios
en nmero de bits 8, 16, 32 y hasta 64 son requeridos por los sistemas y computadoras
actuales. De esta forma, se hace necesario la expansin de bits en los circuitos
realizados con chips sumadores; sin sacrificar la velocidad de transferencia de
informacin entre los distintos dispositivos y circuitos integrados.
248

La figura 5.45 muestra un circuito sumador de 12 bits con tres 7483 acoplados
en cascada; donde el acarreo de salida C4 de un chip se une con el acarreo de entrada
C0 del siguiente. La salida posee 12 bits (Z11 . . . . .Z0) ms el acarreo C12. Las entradas
del sumador son: (M11 . . . . . M0) y (N11 . . . . . N0) respectivamente.
M12 M 11 M9
M8
N11 N 10 N9
N8
M7
M6
M5
M4
N7
N6
N5
N4
M3
M2
M1
M0
N3
N2
N1
N0
A3
A0
B3
B0
A3
A2
A1
A0
B3
B2
B1
B0
A3
A2
A1
A0
B3
B2
B1
B0
C0
C4
C0
C4
A2
A1
B2
B1
7483
C4
7483
C12
7483
C0
C0
S3
S2
S1
S0
S3
S2
S1
S0
S3
S2
S1
S0
Z11
Z10
Z9
Z8
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
Z=M+N
Figura 5.45. Sumador de 12 bits con tres 7483 acoplados en cascada.
B2 A2
C1
C6
S2
P
C10
P2
G2
Cn
Cn+x
Cn+y
P2
Cn+z
G0
P0
C1
A0 B0 C0
G2
C5
Cn
Cn+x
Cn+y
74182
P2
Cn+z
P3
P1
S3
A3 B3 C 3
G0
P0
G2
A5 B5 C 5
A4 B4 C4
C8
C9
Cn
Cn+x
Cn+y
74182
G1
P2
Cn+z
G2
P3
P1
S7
C0
G1
P1
Cn
C4
Cn+x
74182
P0
G3
C13
Cn
Cn+x
Cn+y
G
Cn+z
CLA de 4 bits
G3
P3
S8
C8
Cn+y
P1
P0
S11
A11 B11 C11
G0
P3
S12
S13
A13 B13 C13
G3
A12 B12 C12
S15
A15 B15 C15
C12
G
Cn+z
CLA de 4 bits
G0
A8 B8 C 8
A9 B9 C9
G2
P0
S9
A7 B7 C
7
P2
G0
C12
74182
G1
CLA de 4 bits
G3
S4
S5
B14 A14
CLA de 4 bits
G3
S0
S1
C14
S14
C4
G1
CLA de 4 bits
P1
C2
74182
G1
B10 A10
S10
P
C0
A1 B1
B6 A6
S6
P3
Figura 5.46. Sumador de 16 bits con dos niveles CLA utilizando cinco 74182 y compuertas.
La figura 5.46 muestra una expansin de 16 bits, con la tcnica de acarreo anticipado
utilizando para ello cinco chips 74182, compuertas AND y OR-exclusivas.
249

El circuito tiene dos niveles de lgica en el CLA, sin embargo, no posee acarreo de
salida C16; ste ltimo puede obtenerse colocando otro nivel CLA con un circuito
integrado 74182. La ventaja de este circuito es la velocidad con que se ejecutan las
operaciones aritmticas.
Ejercicio 5.18. Disee con el 7483 un sumador de dos datos BCD de cuatro bits cada
uno; el resultado debe estar expresado en BCD natural.
Ejercicio 5.19. Disee con el 7483 un comparador de dos datos binario A y B de cuatro
bits cada uno; la salida debe tener tres indicaciones A>B, A=B y A<B.
Ejercicio 5.20. Disee con el 7483 un sumador restador de dos datos de ocho bits cada
dato; la salida debe tener el resultado en binario normal e indicar el signo menos con el
encendido de un led.
Ejercicio 5.21. Realizar el esquema de un circuito sumador CLA utilizando el 74182. El
circuito debe sumar datos de 32 bits.
Ejercicio 5.22. Disee con el 7483 un sumador que muestre en displays 7 segmentos
el resultado de la operacin en decimal.
Ejercicio 5.23. Implementar un convertidor de cdigo que convierta datos de cuatro bits
en AIKEN a binario normal.
Ejercicio 5.24. Disee un restador de seis bits; el resultado debe estar en binario
normal y con sealizacin de signo negativo.
250

TITULO: Circuitos combinacionales Sumadores.

analizar y disear las aplicaciones de los circuitos combinacionales aritmticos tales
como sumadores y restadores.
INTRODUCCIN: Los circuitos integrados sumadores tienen aplicaciones en los circuitos

aritmticos sumadores y restadores, circuitos convertidores de cdigo y comparadores
de datos binarios. El chip sumador 7483 o 74283 es utilizado en esta prctica para
realizar dos montajes: el primero es un sumador restador paralelo de cuatro bits y el
segundo es un circuito que transforma un nmero binario de cuatro bits en BCD. Se
recomienda repasar los temas 1.5 y 5.4 de este material, consultar la bibliografa citada
al final de la gua y estudiar las caractersticas de los chips sumadores en un manual
TTL.

Funcionamiento de los chips 7482, 7483, 74182 y 74283.
Circuitos sumadores de acarreo anticipado (CLA).
Aplicaciones generales de los sumadores.
Sumadores serie y paralelo.

Dos chips 7483 o dos 74283 y otros chips ms dependiendo del diseo.
Dos chips 7447 o 7448, dos displays siete segmentos y varios diodos leds.
Compuertas digitales de acuerdo a los diseos realizados.
251

DESARROLLO:
1. Disear e implementar un sumador - restador con el chip 7483 y compuertas

digitales que visualice con diodos leds, en la salida, el resultado de la operacin. El
circuito debe tener un Sw que conmute la operacin aritmtica del siguiente modo:
(Suma --> Sw=0) y (Resta --> Sw=1).
2. Realizar un circuito que transforme un valor binario de cinco bits de entrada en un

cdigo normal BCD. El valor equivalente debe ser mostrado en displays siete
segmentos y debe ser visualizado hasta el nmero 19. Utilizar para esto un chip
7483 o 74283 ms las compuertas necesarias.
POST-LABORATORIO.
Explicar con tablas y diagramas, el funcionamiento de cada uno de los montajes.
Realizar cuadro comparativo ventajas y desventajas de los sumadores con

acoplamiento en cascada y acoplamiento paralelo.
Hacer expansiones de circuitos sumadores en cascada (serie) y paralelo.
Disear algunos convertidores de cdigo utilizando el chip 7483.
1. Realizar el montaje de un restador de ocho bits utilizando dos chips 7483.
2. Implementar un sumador restador de cuatro bits donde se puedan visualizar en

displays 7 segmentos los verdaderos valores de las operaciones aritmticas con
signo. Este ltimo puede ser implementado con un led.
252

3. Implementar con el 7483 un circuito que pueda complementar a dos un dato entrante
de ocho bits.
4. Disear e implementar con 7483 o 74283 un circuito digital que permita convertir un
cdigo entrante BCD de cinco bits en cdigo binario normal.
5. Implementar un sumador / restador de 4 bits con indicador de signo, que pueda

detectar y sealizar cuando exista overflow en la operacin.
BIBLIOGRAFA.
G. Urbina M.
MANUALES.
-

253

5.5 Circuitos digitales comparadores.
El comparador digital es un circuito combinacional que compara dos datos A y B

de n bits cada uno y genera tres resultados en la salida: FA >B , FA =B y FA <B . La figura 5.47
y 5.48 muestran un comparador de dos bits realizado con compuertas digitales, la tabla
de la verdad y la simplificacin mediante mapas de Karnaught. El bloque comparador
debe entregar combinaciones distintas para indicar el resultado de la comparacin; por
ejemplo, las condiciones del comparador de dos bits en la salida son:
FA>B
FA=B
FAB
Todas en Hi-Z
Todas en Hi-Z
Tabla 5.8. Resultado de las salidas del comparador genrico.
A1
B1 A0
B0
00
00
01
0
01
11
A1
B1 A0
B0
10
1 1 1
1 1
10
11
4
12
13
15
11
14
10
FA>B
A1
B1 A0
B0
00
01
11
10
00
11
4
01
11
10
01
0
10
12
13
15
14
11
10
12
13
15
14
1
1 1
1 1
FAB fA=B fA<B

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
0
0
0
1
1
0
0
1
1
1
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0
11
10
FA=B
Figura 5.47. Tabla de la verdad y mapas K para disear el circuito comparador.
254

Con la tabla de la verdad se generan las siguientes funciones:

f A >B ( A1 , A0 , B1 , B0 ) = m (1, 2, 3, 6, 7,11)
f A =B ( A1 , A0 , B1 , B0 ) = m (0, 5, 10, 15)
f A B = A1 A0 B0 + A0 B1 B0 + A1 B1
f A = B = A1 A0 B1 B0 + A1 A0 B1 B0 + A1 A0 B1 B0 + A1 A0 B1 B0
f A = B = ( A1 B1 + A1 B1 ) A0 B0 + ( A1 B1 + A1 B1 ) A0 B0
f A = B = ( A1 B1 ) A0 B0 + ( A1 B1 ) A0 B0
f A = B = ( A1 B1 ) ( A0 B0 )
f A = B = ( A1 B1 ) + ( A0 B0 )
f AB
A0
B1
B0
A1
B1
A0
fA=B
B0
Figura 5.48. Comparador de dos bits realizado con compuertas.
255

5.5.1 Circuito integrado comparador 7485.

Es un chip que compara dos datos de cuatro bits cada uno y genera a la salida
una combinacin binaria de tres lneas. Los datos de entrada A3A2A1A0 y B3B2B1B0 se
comparan y activan alguna de las lneas de salida fA>B, fA=B o fA<B; adems de esto
posee tres lneas de entrada IA>B, IA=B e IAB
IA=B
IAB
fA=B
fAB
AB
7485
IA=B
IAB
fA=B
fAB, IA=B e IA<B son menos significativas que las entradas A y B del chip;
por lo cual se deben realizar expansiones en cascada tomando los bits acoplados en
estas lneas como menos significativos. La figura 5.50 muestra una expansin en
cascada realizada con este circuito integrado para formar un comparador de ocho bits
con entradas que van desde X0 hasta X7 y Y0 hasta Y7.
256

X3
X2
X1
X0
Y3
Y2
Y1
Y0
A3
A2
A1
A0
B3
B2
B1
B0
IA>B
+5
fA>B
X6
X5
X4
Y7
Y6
Y5
A3
A2
A1
A0
B3
B2
B1 B0
fA=B
IAB
7485
IA=B
fA>B
fA=B
fAY
fX=Y
fX<Y
Figura 5.50. Comparador de 8 bits realizado con dos 7485 en cascada.
5.5.2 Aplicaciones de los circuitos comparadores.

Los sistemas de computacin y procesamiento de datos toman decisiones de
bifurcacin, saltos y bucles cuando comparan dos o ms datos. Las unidades de control
tambin utilizan los circuitos comparadores como accin fundamental en las
instrucciones de microprogramas de hardware. Las aplicaciones de este circuito son
muy diversas y pueden ir desde una simple comparacin de dos datos de cuatro bits
hasta circuitos complejos de controladores digitales discretos. La figura 5.51 muestra
una expansin realizada con tres 7485 para implementar un comparador paralelo de
doce bits.
Y0
X0
X4
X3
X2
X1
Y4
Y3
Y2
Y1
A3
A2
A1
A0
B3
B2
B1
B0
IA>B
X5
f A=B
X7
X6
Y9
Y8
Y7
Y6
A3
A2
A1
A0
B3
B2
B1
B0
7485
fAB
Y 11 Y10
A1
IA>B
A0
B3
B2
B1
B0
7485
IA=B
IAB
X9
IA>B
7485
IA=B
IAB
fA=B
f AY
fX=Y
fX<Y
Figura 5.51. Comparador paralelo de doce bits.
257
fA=B
f A<B

Un circuito que se puede implementar con el 7485 es un comparador que simula

el juego aleatorio con 16 valores numricos posibles por participante, el diseo debe
mostrar el valor de quin gana o pierde. La figura 5.52 muestra la solucin de este
problema.
Jugador A
A3
+5
A2
A1
A0
IA>B
B3
B2
B1
f A>B
fA=B
B0
I1A
I0A
7485
IA=B
IA Muestra el mayor
74157
Multiplexor cudruple 2--->1
fA Muestra el menor

+5
+5
El valor es
15
Sw
j
B
C
D
+5V
LT
BI/RBO
RBI
c.c
b
7
4
4
8
a
b
d
e
f
g
g
e
c
d
punto
decimal
A=B
g
330 OHM x 7
Figura 5.52. Circuito que muestra el ganador en una jugada con 16 valores por jugador.
El circuito multiplexor 74157 selecciona cual de los dos jugadores tiene el valor
mayor menor; esto depende de la posicin de Sw. Si j=0 entonces el valor que se
muestra en el display es el menor de los dos; por el contrario, si j=1 se ver en l siete
segmentos el resultado mayor. Los valores que pueden colocar los jugadores van
desde cero hasta quince; sin embargo, para visualizar esto el led rojo se enciende. Por
otra parte, el led del punto decimal enciende cuando las jugadas son iguales. Cada
jugada puede ser simulada por dos contadores binarios independientes con start / stop
cada uno.
258

La figura 5.53 muestra un comparador de cuatro bits implementado con el

sumador 7483, configurado como restador, y la mitad del decodificador 74139. Las
compuertas OR colocadas a la salida del sumador permiten detectar la igualdad entre M
y N colocando en nivel alto la entrada B del 74139; sto permite diferenciar la condicin
de mayor o igual cuando C4 vale uno lgico.
N3
M3
A3
M2
A2
M1
A1
N2
N1
+5V
M0
A0
B3
B2
B1
7483
C4
S2
S1
B0
C0
S3
N0
S0
A=C 4
Funcin
fM<N
fM>N
Imposible
fM=N
B
A
E
7
4
1
3
9
O0
O1
f M<N
f M>N
O2
O3
f M=N
Figura 5.53. Comparador de 4 bits realizado con 7483, 74139 y compuertas.
Ejercicio 5.25. Implementar un comparador de dos bits por dato X1X0 e Y1Y0 con tres
entradas (IX>Y, IX=Y, IX<Y) para expansin.
Ejercicio 5.26. Disear con el circuito integrado 7485 un sistema digital que compare
tres datos de cuatro bits cada uno.
Ejercicio 5.27. Disear un circuito que muestre el resultado de dos jugadores cuando
lanzan los dados aleatoriamente.
Ejercicio 5.28. Implementar comparadores serie y paralelo de dos datos con la
siguiente cantidad de bits por dato: cinco, seis, diez y veinticuatro.
259

TITULO: Circuitos combinacionales Comparadores de magnitud.

analizar y disear las aplicaciones de los circuitos digitales combinacionales
comparadores de magnitud.
INTRODUCCIN: Los circuitos integrados comparadores tienen aplicaciones en los

circuitos de control y bifurcacin de datos. Estos circuitos son efectivos en la toma de
decisiones; donde es muy importante realizar primero una comparacin, y luego la accin
a seguir. El chip 7485 permite comparar dos datos de cuatro bits e indicar en alguna de
sus tres salidas el estatus de la operacin obtenindose, una indicacin del resultado
mayor, igual o menor. La prctica consta de dos montajes: el primer montaje es un
comparador de tres datos de cuatro bits cada dato y el segundo montaje es un
comparador de cinco bits a partir de un solo chip 7485. La bibliografa necesaria para
realizar este laboratorio se encuentra al final de la gua y en el captulo 5 de la misma.

Funcionamiento del chip 7485 y equivalente.
Diseo de comparadores con compuertas.
Expansiones con chips comparadores.
Uso del chip 7483 como comparador y Aplicaciones generales de los
comparadores.

Tres chips 7485 o 7483 como opcional, ocho diodos leds.
Compuertas y/o chips combinacionales de acuerdo a los diseos realizados.
260


DESARROLLO:
1. Implementar un circuito que compare tres datos (A, B, C) de cuatro bits cada uno.
El circuito debe indicar con diodos leds el dato mayor y por otra parte, sealizar el
momento cuando los tres valores son iguales (A=B=C).
Dato A
Dato B
Dato C
Comparador Digital
AMayor
BMayor
C Mayor
A=B=C
Diagrama en bloques del comparador de tres datos.
2. Realizar un circuito que compare dos datos de cinco bits cada uno. El diseo se
debe realizar con un solo chip 7485.
POST-LABORATORIO.
Explicar con tablas y planos cada uno de los montajes realizados.
Realizar comparadores con compuertas bsicas y exclusivas.
Hacer expansiones de circuitos comparadores en cascada (serie) y paralelo.
Disear un comparador con el chip 7483 y compuertas.
1. Implementar con circuitos integrados 7483, chips combinacionales y compuertas el

montaje de un comparador de dos datos de ocho bits cada uno. El circuito debe
tener tres salidas (FA>B, FA=B, FA<B) sin entradas de expansin.
261

2. Implementar un juego de dados de tres jugadores donde se pueda visualizar al

ganador y el valor numrico de la jugada en displays. El valor mayor gana, de modo
que, el circuito debe sealar quin gan e indicar con que cantidad numrica lo hizo.
No obstante, en caso de que el valor mayor sea doble empate se debe repetir la
jugada e igual para el caso de que haya triple empate. Las entradas de los tres
jugadores pueden ser colocadas con DIP-SW o contadores binarios independientes.
Esquema en bloques del juego de dados.
Jugador A
Jugador B
Jugador C
Comparador y
selector
a
f
AGan
BGan
CGan
Repetir
c
d
3. Realizar el montaje de un comparador de 9 bits con dos chips 7485.

4. Disear e implementar un comparador de dos datos de tres bits cada dato utilizando
decodificadores y compuertas digitales.
BIBLIOGRAFA.
MANUALES.
-

262

5.6 Circuitos generadores y detectores de paridad.
En los sistemas de transmisin y recepcin de datos digitales es necesario

comprobar errores en la informacin enviada. Esto se realiza chequeando los bits que
forman el dato de manera tal que el receptor pueda detectar y/o corregir si hubo cambio
en uno o ms bits. Los mtodos para lograrlo son diversos; no obstante, en este tema
se van ha considerar dos: el mtodo de generacin - chequeo de paridad par e impar de
un bit y el mtodo de correccindeteccin Hamming de uno y dos bits
respectivamente. En el captulo I se explica el fundamento terico necesario para este
tema por lo que se comenzar directamente con el diseo de los circuitos y descripcin
de chips.
5.6.1 Mtodo de generacin y chequeo de paridad de un bit.
Este mtodo consiste en generar un bit con paridad par o impar en el dato
transmitido y luego, en el receptor, chequear que la suma de los bits, que forman el
dato, est de acuerdo con la paridad prefijada por el transmisor y receptor. La figura
5.54 muestra un circuito de generacin y chequeo de tres bits realizado con compuertas
segn la siguiente tabla de la verdad:
X2
X1
X0
Fp
Fi
Tabla 5.9. Tabla de la verdad de un generador de paridad de tres bits.
(1, 2, 4, 7)
) = (0, 3, 5, 6)
Fp ( X 2 , X 1, X 0 ) =
Fi ( X 2 , X 1 , X 0
263

X2
X0
(X2 O+ X1 ) X0
X2
X1
00
0
1
01
0
11
12
11
10
6
X0
14
17
X1
0
Fp
00
01
10
11
12 14
11
X2
X0
17
X0
F p= (X2 O+
0
1
00
01
11
X0
10
10
16
13
15
X1
0
Fi
X1 ) O
+ X0
(X2 O+ X1 ) X0
X2
X1
Fp
X1
(X2 O+ X1 ) X0
X2
00
01
11
16
X2
13 1 5
X0
10
1
10
2
Fi
X1
Fi = (X2 O+
(X2 O+ X1 ) X0
+ X0
X1 ) O
Mapas K Exclusivos
X2
X1
X0
Fp
Fi
C=0
C=1
Funcin Par
Funcin Impar
Figura 5.54. Generador chequeador de paridad de tres bits con compuertas.
Las compuertas OR-Exclusivas resuelven el problema de los mapas K cclico y por lo

tanto se obtiene, un circuito digital reducido; el circuito se expande en nmero de bits
acoplando ms compuertas exclusivas. La seal C, en cero lgico, permite generar
paridad par y, paridad impar con C igual a uno lgico. Este mismo circuito es utilizado
como receptor para chequear la paridad de un dato; es necesario acoplar dos circuitos
de stos para tener un sistema completo de generacin y chequeo de paridad par o
impar. La figura 5.55 muestra un sistema generador y chequeador de paridad de tres
bits realizado con compuertas digitales, el tipo de paridad par e impar puede ser
seleccionada cerrando o abriendo Sw1 y Sw2, tanto en el generador como en el
detector. En el circuito detector se ha agregado una compuerta OR-Exclusiva para
seleccionar el tipo de paridad; adems de esto la figura tambin presenta el diagrama
en bloques del sistema de generacin y deteccin de paridad de tres bits.
264

X2
X 2 X1 X0
X 1 X0 BP
X2
X1 X0 BP
Bp
+5
R
X 2 X1 X0
Bp
X 2 X1 X 0
Via de
comunicacin
Gp
Dp
Generador de paridad
Sw 1
Sw 2
Par
Impar
Bp
Par
Impar
R
D1
Detector chequeador
de paridad
+5
Sw2
R
Sw1
Diagramas en bloques
Circuito de
compuertas
R
D1
Generador de
paridad
Detector de
paridad
Figura 5.55. Diagrama en bloques y compuertas del generador y detector de paridad de tres bits.
5.6.2 Generador y detector de paridad 74180 y 74280.

Es un circuito integrado generador y detector de paridad par e impar con ocho
bits de entrada (A, B, C, D, E, F, G, H); dos entradas que sirven para configurar el tipo
de paridad (Ieven, Iodd) y dos lneas de salida ( even, odd). Sirve para transmitir un byte de
informacin ms el bit de paridad; donde, el valor par (even) e impar (odd) est
determinada por la tabla de funcionamiento del chip, dado en la figura 5.56.
A
B
7
4
1
8
0
C
D
E
F
G
Fp
even
Entradas
Ip
Ii
Salidas
Fp
Fi
1
1
0
0
1
0
0
0
1
1
1
0
1
0
0
1
0
1
Bits: (A, B, C, D, E, F, G, H)
con nivel alto
Suma Par
Suma Impar
Suma Par
odd
Fi
Suma Impar
No importa
No importa
H
Ieven
Ip
Iodd
0
1
1
0
0
1
Tabla de funcionamiento
Ii
Figura 5.56. Descripcin del chip generador y detector de paridad de 9 bits 74180.
265

El circuito integrado 74280 funciona en forma equivalente al 74180; sin embargo,

posee nueve entradas (A, B, C, D, E, F, G, H, I) donde una de ellas (por lo general la
entrada I) es llevada a tierra cuando se utiliza como generador de paridad. Por otra
parte, Cuando el circuito es utilizado como detector de paridad deben entrar en l las
nueve lneas que vienen del transmisor y por ende, conectar la salida par (Fp) o impar
(Fi) a la entrada I del receptor o circuito detector. Estos dos circuitos integrados generan
uno lgico en la lnea de salida par (Fp= even) cuando la suma de los bits con nivel uno
en las entradas (A, B, C, D, E, F, G, H, I) es par, lo que trae como consecuencia una
sumatoria total impar en el dato que se forma con los ocho bits de entrada ms el bit de
paridad generado en la salida par Fp. Lo mismo sucede cuando se configura para
generar paridad impar; la suma total de los nueve bits da un resultado par. La figura
5.57 muestra el diagrama y la tabla de funcionamiento de este circuito integrado.
A
B
C
D
E
F
G
H
7
4
2
8
0
Fp
even
Entradas
Bits: (A, B, C, D, E, F, G, H, I)
con nivel alto
Suma Par
odd
Fi
Suma Impar
Salidas
Fp
Fi
1
0
0
1
Tabla de funcionamiento
Figura 5.57. Generador y detector de paridad de 9 bits 74280.
5.6.2.1 Aplicaciones de los circuitos integrados 74180 y 74280.

Estos chips tienen aplicaciones especficas en la generacin y deteccin de
errores de paridad con distancia uno; tambin pueden ser acoplados en cascada para
aumentar el tamao de la palabra. Tienen aplicaciones en los Sistemas de transferencia
de informacin a travs de buses de computadoras, Control de transmisiones de datos
digitales de un lugar remoto, y muchas otras aplicaciones. El chip 74280 fue diseado
para reemplazar exactamente a su antecesor 74180; cae perfectamente en la misma
266

base con la diferencia del pin tres que no debe ser conectado en el chasis (Nc: no
conection). A continuacin se muestran algunas aplicaciones y expansiones realizadas
con estos circuitos integrados.
b0
b1
b2
b3
b4
b5
b6
b7
b8
b9
b10
even
odd
A
B
b36
b37
b38
b39
b40
b41
b42
b43
b44
even
odd
b63
b64
b65
b67
b11
b12
b13
b68
b14
b69
b15
b70
b16
b71
b17
b72
b18
b19
b20
b21
b22
b23
b24
b25
b26
even
b45
odd
even
odd
b46
b47
b48
b49
b50
b51
b52
b53
b54
b55
b73
odd
A
B
b56
b57
b27
b58
b28
b59
b29
b60
b30
b61
b31
b62
b32
b33
b34
b35
even
even
even
even
A
odd
b74
b75
b76
b77
b78
b79
b80
b81
B
C
H
even
odd
odd
odd
Figura 5.58. Generador o detector de paridad de 81 bits realizado con el chip 74280.
267
Fp
even
Fi
odd

El circuito de la figura 5.58 es un generador o detector de paridad realizado con

diez chips 74280; esto da como resultado una expansin paralela del dato transmitido o
recibido hasta 81 bits y, adicionalmente se debe agregar el bit de paridad para que el
circuito completo llegue hasta 82 bits. La figura 5.59 muestra otra expansin en cascada
hecha con tres circuitos integrados 74280 y su equivalente realizado con el chip 74180.
b0
b1
b2
b3
b4
D
E
Fp
even
4
2
b5
b6
b7
b8
Fi
odd
b0
b1
b2
b3
b4
b5
b6
b7
H
Ieven
A
b9
b10
b11
b12
b13
b14
b15
Fp
even
Fi
odd
b8
b9
B
C
b11
b12
b13
b14
b15
H
Ieven
b16
b17
b17
b18
b18
b19
b19
b20
b20
b21
b21
b22
b23
b22
b23
b24
even
Fi
odd
Acoplamiento en cascada
con el 74280
Ieven
even
odd
Iodd
b16
Fp
Fi
odd
Iodd
b10
Fp
even
even
odd
Iodd
+5
Acoplamiento en cascada
con el 74180
Figura 5.59. Generador detector de paridad de 24 bits con los chips 74280 y 74180.
268

Cdigo ASCI I
b7
b6
A B
b5
b4
b3
b2
b1
C D
G H
even
Fp
b0
Bp
Va de
transmisin
A B C
G H
even
odd
Fi
odd
Fp
Generador
Detector
Fi
R
D1
Figura 5.60. Circuito que chequea errores de transmisin de un bit en el cdigo ASCII.
Si el nmero de bits en nivel lgico uno del sistema de generacin y chequeo de

la figura 5.60 es impar el led D1 enciende indicando que hubo error de un bit en la
transmisin del cdigo ASCII. No obstante, el cambio de dos bits en las lneas de
transferencia (Va de comunicacin) no afecta al detector de paridad el cual no indicar
error de paridad. Este circuito tambin puede ser configurado para que indique error si
el nmero de bits en uno es par. De la misma forma se puede hacer un diseo
equivalente utilizando los circuitos integrados 74180.
5.6.3 Circuitos detectores y correctores Hamming.
Para disear un circuito detector y corrector Hamming de siete bits se necesitan

tres circuitos generadores de paridad; cada uno de ellos con tres bits de dato ms un bit
de paridad. Por otra parte, el receptor debe tener tres detectores de paridad de cuatro
bits cada uno, los cuales generan la posicin del error en la palabra cdigo y por ende,
al cambiar un bit en la transmisin, se podr hacer la transformacin de este bit por su
valor original. La figura 5.61 muestra un circuito que permite realizar la generacin y
correccin de error en cdigo Hamming de siete bits con paridad par.
269

Para transmitir cuatro bits de informacin (D3D2D1D0) se necesitan tres bits para
la generacin y deteccin de paridad (C2C1C0); de esta forma, la informacin completa
del cdigo queda codificada en siete bits (I7I6I5I4I3I2I1). Si por algn evento no deseado
cambia un bit del cdigo Hamming; por ejemplo, perturbaciones en la va de
comunicacin. El circuito detector conjuntamente con el decodificador 74138 ubican la
posicin del bit con error y mediante las compuertas NOR-Exclusivas cambian el nivel
lgico y por lo tanto corrigen el valor de ese bit. El cdigo detector de error Hamming
coloca en el decodificador la posicin del error (e2e1e0) de acuerdo a las seales de
paridad detectadas por los tres bloques Dp; cuando stas seales digitales estn en
cero (e2e1e0=000) indican la nica forma de no tener error en el sistema de
comunicacin. En la tabla 5.10 se describen las siete combinaciones de errores, desde
I1 hasta I7, con su correspondiente posicin y los tres cuartetos para generar el cdigo
Hamming de siete bits.
Cdigo Hamming
de 7 bits
4 bits
transmitidos
I7 I6 I5 I4 I3 I2 I1
D3 D2 D1 D0
I7
I6
I5
I3
I7
I6
Gp
C2
Va de
comunicacin
I5
I7
I6
Gp
I7 I6 I5 I4
I7 I6 I3 I2
Dp
Dp
Posicin
Error de paridad:
C1
e2
I7 I5 I3 I1
Dp
e1
e0
I3
I7
I5
Gp
+5
C0
Ch
Ik
Ij Ii
I3
Seal
de
Error
D1
74138
O7 O6 O5 O4 O3 O2 O1 O0
R
Gp
Dp
Ii
Ij
Ch
Ik
Mdulo generador
de paridad
I7 I6 I5 I4
eq
Mdulo detector
de paridad
I3
D3 D2 D1 D0
Dato corregido
Figura 5.61. Circuito detector y corrector Hamming de siete bits.
270
I2 I1

Posicin del error
C2
C1
C0
Formacin del
I4
I2
I1
Cdigo Hamming
Sin error
I1
(C0=I1), I3, I5, I7
I2
(C1=I2), I3, I6, I7
I3
I4
I5
I6
I7
(C2=I4), I5, I6, I7
Tabla 5.10. Posiciones del error de paridad Hamming 7 bits y generacin del cdigo.
Ejercicio 5.29. Disee dos generadores de paridad de nueve bits: uno par y el otro
impar; haga el diagrama con un solo chip 74180.
Ejercicio 5.30. Disee un circuito sencillo que permita detectar errores de transmisin
con el cdigo bi-quinario de siete bits.
Ejercicio 5.31. Modificar el circuito de la figura 5.61 para que muestre en displays el
valor numrico de la posicin del bit con error.
Ejercicio 5.32. Disee un generador de paridad impar de 32 bits con el circuito
integrado 74280.
Ejercicio 5.33. Disee el mismo generador de paridad paralelo de 64 bits con el 74180
y con el 74280.
271

TITULO: Circuitos generadores, detectores de paridad y correctores de error.

analizar y disear circuitos de generacin, deteccin y correccin de errores en la
transmisin y recepcin de informacin binaria mediante el mtodo de paridad.
INTRODUCCIN: La informacin binaria est expuesta a variaciones y perturbaciones

de diversos tipos en los hilos o medios conductores que la transportan; muchas veces
uno o ms bits cambian de nivel y en consecuencia el receptor obtiene una informacin
errada del dato que fue transmitido. Los circuitos generadores detectores simples de
un bit de paridad se encargan de detectar errores en la informacin chequeando la suma
par e impar de los bits del dato; indicando error si las paridades tanto del generador
como el receptor no son iguales. Sin embargo, un sistema de ste tipo solo puede
detectar errores de cambio en un solo bit (suma impar) y no es capaz de indicar errores
cuando el cambio de bits es par. Por lo que es necesario recurrir al mtodo de deteccin
y correccin de paridad en cdigo Hamming. La informacin necesaria para elaborar
esta prctica est contenida en los captulos uno y cinco de este material, y en la
bibliografa recomendada al final de la presente gua. La prctica consiste en un primer
montaje, con el chip generador y chequeador de paridad 74280 y otro montaje realizando
un detector y corrector Hamming de siete bits.

Funcionamiento de los chips 74280, 74180 y equivalentes.
Diseo de generadores y detectores de paridad con compuertas.
Expansin con los chips generadores y chequeadores de paridad 74280 y 74180.
Generadores, detectores y correctores de paridad en cdigo Hamming.
272


Dos
chips
74280,
diodos
leds,
DIP-SWs y, de ser necesario, chips
combinacionales.
Compuertas exclusivas y bsicas de acuerdo a los diseos realizados.
DESARROLLO:
1. Implementar un circuito generador y detector de paridad que permita chequear
errores cuando se transmiten desde un punto a otro un caracter en cdigo ASCII.
El sistema debe tener un circuito que permita generar manualmente los errores de
transmisin.
Cdigo ASCII
Generador
de
Error
A
B
C
D
E
F
G
H
I
Fp
7
4
2
8
0
A
B
C
D
E
F
G
H
I
Fp
7
4
2
8
0
Errores de
paridad
par o impar
FI
FI
Paridad
Diagrama del generador y detector de error de paridad.
2. Realizar un circuito que permita detectar y corregir, en el receptor, errores de

transmisin. El dato a transmitir es de cuatro bits; el circuito debe detectar errores
de cambio en dos bits y corregir cuando cambie un solo bit. Se recomienda un
diseo donde se pueda aplicar el mtodo de deteccin y correccin Hamming de
siete bits.
273

POST-LABORATORIO.
Explicar con tablas y planos cada uno de los montajes realizados.
Realizar el diseo y simulacin del sistema de deteccin y correccin Hamming de

siete bits. Explique la formacin del cdigo.
Hacer
expansiones de generadores y detectores de paridad en cascada y
paralelo utilizando los chips 74180 y 74280.
Disear generadores y chequeadores de paridad con compuertas digitales.
1. Utilizando un diseo del mtodo de deteccin y correccin del cdigo Hamming de
ocho bits realizar un circuito que permita detectar y corregir, en el receptor, errores
de transmisin. El dato a transmitir es de cuatro bits; el circuito debe detectar
errores de cambio en dos bits y corregir cuando cambie un solo bit.
2. Implementar un detector de errores de paridad par o impar de un bit donde se

puedan recibir palabras con un tamao de dos bytes, ms el bit de paridad.
3. Realizar con compuertas digitales el montaje de un generador y chequeador de

paridad de medio byte. El circuito debe indicar con un led el momento cuando haya
errores de transmisin de un bit.
4. Disear e implementar un sistema de generacin y deteccin de paridad que permita

enviar datos de un byte en forma serial, transferirlos al receptor en forma serial. Una
vez all, convertirlos en paralelo y por ltimo detectar los posibles errores que se
puedan presentar durante la transmisin.
274

BIBLIOGRAFA.
G. Urbina M.
MANUALES.
-

275

Circuitos Digitales Combinacionales Msi

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CAPITULO V.

5 CIRCUITOS DIGITALES COMBINACIONALES MSI.

Los circuitos digitales MSI (mediana escala de integracin) son bloques

entrada y, a lo sumo, 2n lneas de salida, adems de poseer una o ms lneas de

Figura 5.1. Decodificador genrico de n a 2 y su respectiva tabla de funcionamiento.

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Cap. V (Circuitos digitales MSI)

En la figura 5.1 se puede observar un decodificador de n a 2n lneas con su

Figura 5.2. Decodificador de compuertas y la tabla de funcionamiento.

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Cap. V (Circuitos digitales MSI)

5.1.1 Salidas y entradas activas en nivel bajo.

Figura 5.3. Decodificador con salidas y habilitacin E activas en bajo.

(Doble) c/u 2 entradas

(Doble) c/u 4 salidas activas en

3 entradas activas en alto.

8 salidas activas en bajo.

4 entradas activas en alto.

16 salidas activas en bajo.

Dos activas en bajo

(Doble) c/u 2 lneas activas en bajo

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Cap. V (Circuitos digitales MSI)

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Tabla de la verdad del 74139.

Cap. V (Circuitos digitales MSI)

Tabla de la verdad del 74138.

Tabla de la verdad del 74154.

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Cap. V (Circuitos digitales MSI)

En la figura 5.4 y 5.5 se puede observar el comportamiento de las entradas, salidas y

GIGABYTES (GB) de localidades. El bus de control sincroniza en el tiempo las

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Cap. V (Circuitos digitales MSI)

Rango de memoria (bytes)

Rango de memoria (bytes)

000H ------- 03FH

128 hasta 255

040H ------- 07FH

256 hasta 383

080H ------- 0BFH

384 hasta 511

0C0H ------- 0FFH

512 hasta 639

100H ------- 13FH

640 hasta 767

140H ------- 17FH

768 hasta 895

180H ------- 1BFH

896 hasta 1023

1C0H ------- 1FFH

Figura 5.6. Circuito integrado 74138 como decodificador de direcciones y dispositivos.

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Cap. V (Circuitos digitales MSI)

un bloque continuo de memoria de 16 kilobytes (Kb)

comenzando con 8 Kb de memoria ROM a partir de la direccin cero. Cada chip de

5.1.3.2 Circuitos MSI convertidores de cdigo.

ELECTRNICA DIGITAL COMBINACIONAL; Teora, Diseo y Prctica.

Cap. V (Circuitos digitales MSI)

Existen otros convertidores de cdigo que pueden controlar el encendido de indicadores