PEDRO VALVERDE

1111 G

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AUtOR: PEDRO VALVE.:::tDE MONTERO

DE?ARTAMENTO DE ELECTRONICA DEL "lES" MIGUEL DE CeRVANTES" . MURC~A
C:Ct.O ::.:)RMATIVO DE GRADO SUPE:::tlOR: DESARROLLO DE PRODUCTOS E:L:::CIRNICQS.
AO: 2003-2004

CONTENIDOS DE LA UNIDAD TEMATICA

. ----'

INTRODUCC~ON

.- - ~

A LOS SlSTFMAS COMBINAC;ONALES.

.

COD!F~CADORES. coogFJCADORES
DE

FUNC~ONES.

DE PRiORiDAD

~-~; _..._

.REPRESENTAC;N { ~

EL 74148.

DECODIF!CADORES. DECODiFiCADOR DE 7 SEGMENTOS 7447. OTROS

DECOFDIFiCADORES~ REPRESENTAC2N DE fUNC~ONES.

MULT~PLEXORES.

AN.i.JS~S DE DECODIFiCADOR-DEMULT~PLEXOR. ESTUDaO DEL 7442.

OTRAS APL!CAC~ON!ES DE INTERES.

ANL3SS DE COMPARADOR~S. ESTUD!O DEL C!RCUITO 7485.

CONBOONES SiER~!E Y PARALELO.

C~CUDTOS MATEili1TBCOS. SUMA Y RESTA EN BiNAiR30. SE;l;1~SUfu1ADOR Y SUMADOR COMPL~TO~ SUMADORES BNAR~OS DE V AR~OS B~TS.
SUMADOR-RESTADOR DE S~GNO Y MAGNITUD. SUMADOR-RESTADOR ~
BCD. ESTUDIO DE CJ. SUMADORES DE DOS Y CUATRO EB"TS.
~

ESTUDIO. DEL 74151. IMPLEMENTACiON DE

FUNCIONES LGaCAS. APL!CACIONES.

ANlJS~S
DE LA UN~OAD ARUTM~ a HCO LG~CA. ESTUDiO DEL
,
ANAL~s;s

CJ!RCUTO . ~

74181.

COLECC~N DE PRCT~CAS Y EJERClC;os PROPUESTOS DE LOS

TEMAS TRATADOS ANTERDORMENTE.

:~~;.~

......

.,-..

:'

Circuiros Comhinacivna!es MSJ

TElVIA2. SISTElVJAS COlVIBINACIONALES MSI.

INTRODUCCIN
Los sistemas combinacionales son aquellos en los que las salidas dependen
exclusivamente de las entradas, luego para una r:tjsma entrada siempre se tiene
la misma salida.
,.
A

.,

---".

Hasta ahora el diseo de funciones lgicas, o de circuitos lgicos, se ha

reaiizado mediante el uso exclusivo .. de puertas bsicas. Los circuitos que
contienen estas puertas bsicas son conocidos como SSI (Small Scale of
Integration) por que contienen un nmero pequeo de transistores. El diseo que
se realiza con estos dispositivos se denomina CUSTOIVI.
Un paso ms profundo en el diseo HARDW~ es realizar un diseo SEMJCUSTOIYI, basado ei1 el uso de bloques constructores. ms complejos. Esto se
puede hecer mediante el uso de sistemas o circuitos lYISI (Medium Scale of
Integration) dnde el nmero de puertas bsicas puede llegar a 1OO.
Ms avanzados son los sistemas LSI (Large S ca] e ofintegration ~ 1000), VLSI
(Ver Large Scale of Integration >1000), y ULSI (Ultra Large Scale of
Integration > 100000).

En un computador se realizan principalmente operaciones de codificacin y

decodificacin de datos usando codificadores y decodificadores; transmisin y
control de datosusando lneas de bus, multiplexadores y demultplexadores ; y
procesado de datos mediante circuitera aritmtica.
En nuestro computador podemos encontrarnos los siguientes sistemas MSI:

,.

CODIFICWORES Y DECODIFICADORES
IvfULTIPLEXORES Y DEiviULTIPLEXORES
SUiviADORES, C011PARADORES ...

Adems estos dispositivos pueden usarse tambin para la realizacin de

funciones complejas con un considerable ahorro de rea frente al uso de puertas
bsicas (circuitos SSI) .
_

-l.

._ .

):~. ,

:2

Circuitos Comhinu.drmales MSJ

DECODIFICADORES
Un decodificador es un circuito lgico con n entradas y 2n salidas, tal que para
cada combinacin de entradas se activa al menos una salida. Si slo se activa
una salida se denomina decoditicador completo..
Por ejemplo este es un circuito decodificador completo de 3 a 8 lneas ,
permitira la activacin de un dispositivo al proporcionarle la direccin de dicho
dispositivo. Dispone de una entrada de HABILITACIN (enable) que conecta
o desconecta el dispositivo, en este caso dicha entrada es activa a NIVEL
BAJO, ya que el dispositivo se activa cuando dicha entrada recibe un <O' lgico.
/EN
1

o
o
o
o
o
o
o
o

J3 e DO DI D2
o o o X X X
o o o 1 o o
o o 1 o 1 o
o 1 o o o 1
o 1 1 o o o
1
o o o o o
o 1 o o o
1
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1
1
1
1
o o o
A

D3 D4 DS D6 D7
X X X X X

A-

o
o
o
o
o
o
o

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o o o o
o o o o
o o o o
1
o o o
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o o o 1
o o o o

Bin/Oct

DO

Dl

B-

D2
D3
D4

..:..:.
-:;::.~ .

D5

D6
D7
/EN

Los decodificadores pueden dividirse en diferentes tipos:

EXCITIWORES (DRIVERS) que controlan algn dispositivo.

NO EXCITADORES, los que no se usan para dicho fm.

Tanto las entradas como las salidas, principalmente estas ltimas, pueden ser:
. ACTIVAS A NIVEL ALTO: la salida activa es 1 y la no activa O.
a
ACTIVAS A NIV""EL BAJO: la s~lida activa es Ov lanoactiva l.

.J

. Adems el nmero de entradas de Habilitacin puede ser de una o ms, y

pueden estar activas a nivel alto o bajo.
. . __ _
Podemos encontrar decodificadores de muy diversos "tamaos":
De 2 a 4 lneas
De 3 a 8 lneas (bin a oct)
De 4 a 16 lneas (bin a hex)
Convertidores de cdigos: BCD/decimal y BCD/7-seg

,.-.,,

i.

Circuitos Comhillac:"cmules MSI

Ejemplo de Decodificador completo de 3 a 8 lneas: CIRClJlTO 74Xl38

FNCTlON :j-A'BLE
INPU.TS

OUTPUTS

SELE.C

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1-l
X.

YO

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H

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1,

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1~

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Smbolos Lgico del Decodificador, segn el Standard IEEE y tradicional..

A

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.4

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G1

G.2A

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15
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YO

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i2

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Y3

4P-- - -

Y4'

5
.6

-11

A
B

Dl
D2
D3
D4

Gl
G2A
G2B

D6
D7

'l

P - - - - YS.
9 . yi;

.. ' .

'!7

3/8

D5

Interior del decodificador:

~1

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..j:~:l

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... .

YO

\'1'

~:~;'~_.

c.,. ------4

'(5.

.5

Circuitos Combirw.cimzulcs MSI

'--4

REALIZACIN DE FUNCIONES CON DECODIFICADORES

Un circuito decodificador completo genera todos los productos fundamentales
(mintnninos) de las variables de entrada.
Cundo las salidas del decodificador son activas a nivel bajo, para realizar la
funcin en suma de productos basta con conectar las salidas correspondientes a
los mintrminos de la funcin usando puertas NAND:

' j
-

Por ejemplo: F(X,Y,Z) = :L rri(O, 3, 6)

3/8

DI

D2
D3 L J - - - - - - - ,

vcc

D4
D5

Gl
G2A
G2B

GND

D6r.}---~

D7

A veces puede ocurrir que necesitemos decodificar ms lneas de las que nos
permite nuestro circuito, se bebe entonces construir un decodificador de mayor
tamao usando decodificadores de menor tamao:
Por ejemplo para 4 bits (X,Y,Z,W)

A
B

z
y
X

3/8

D3

X=O

_ VC.f

Gl
G2A
G2B
A
B

Gl
G2A
G2B
GND

-3/8

D1
D2
D3

X=1

CircLitos Comhiizac:iollales ii1S!

CON'lERTIDORES DE CDIGOS
Son circuitos Codificadores/Decodificadores que convierten los datos de un
cdigo a otro.
El circuito 74X42 es un convertidor de BCD a Decimal (de 4 a 10 lneas).
FUN'C110N TARLE

NO.

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L,

:H

HJ

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Convertidor Binario- Gray.

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Convertidor BCD~ binario (7 4184).

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Y2

Y3

Y2

Y3

Y7J

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GND

Convertidor binario- BCD (7 4185).

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7-4184!1135
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Y5

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Circuitos

1
~

Cv m h in a c io n ul~s

J'v!SI

El circuito 74X47 es un convertidor de BCD a 7-sernnentos (de 4 a 7 lneas) .

Permite visualiz3.r en un display de 7-segmentos el dgito decimal
correspondiente al BCD. Son circuitos drivers.
Los visualizadores estn formados por siete
LEDs (Light .t:mmer Diode), que son
dispositiv os que emiten luz cuando la corriente
que los atraviesa excede de un cierto valor (al
vcc
igual que un diodo normal conduce cuando se
supera una determinada tensin entre sus
bornes), de ah que para su excitacin se
necesiten dispositivos que proporcionen
corriente suficiente. Existen dos tipos de
visualizadores con LEDs principalmente. Los
1 NODO COMN
de nodo comn y-los de ctodo comn . Los
primeros se usan cuando el decodificador tiene
salidas activas a nivel bajo, mientras que los
segundos son para los decodificadores con
salidas activas a nivel alto.
Otros visualizadores muy usados son los LCD (Liquid Crystal Display) que no
estn formados por diodos sino por una serie de plaquitas conductoras capaces
de excitar un lquido que hay entre ellas.
Smbolo lgico y explicacin de los terminales de I/0:

SALIDAS
a display 7-seg
nodo comn
(conexin mediante
R=l5.0.Q)

d.

.L.
,(

l.
........

Asignacin numrica de las entradas y resultado de la visualizacin

>'--

.7

\O

CIRCUITO DECODIFICADOR DE 7 SEGl'VIENTOS 7447

.

V~-

--------=----=--------------'~

L T. Es fa prueba de lmparas . s se coloca a masa se encienden todos los segmentos, sirve para comprobar si hay
alguno fundido.

RBL Sirve para apagar todos los segmentos cuando est a nivel bajo y las entradas A, 8, y e se encuentran a nivel
bajo. Esto se utiliza para no ver los ceros a la izquierda aJando se acoplan varios integrados . La entrada de prueba
de lmparas debe de estar a nivel alto para el correcto funcionamiento de esta entrada.
81/RBO. Es una saiida que muestra nivel alto, sa!vo que RBI, A, B, e y D se encuentren a nivel bajo, en este casos..,~
colocar a nivel
Sin1e
varios drcuitos as
visualizar ms

... .----.

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A
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A
A
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Diagrama de bloques

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1

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...

:~. .

Circuitos Cumhi11aciollales \.JSI

1

CODIFI CA.DORES
Son los dispositivos MSI que realizan la operacin inversa a la realizada por
Jos decodificadores. Generalmente, poseen 2n entradas y n salidas.
Cuando solo una de las entradas est activa para cada combinacin de salida, se
le denomina codificador completo.
\

Por ejemplo, el siguiente circuito proporciona a la salida la combi11acin

binaria de la entrada que se encuentra activada. En este caso se trata de U..'1
codificador completo de 8 bits, o tambin llamado codificador de 8 a 3 lneas:

/EN 10
1 X

.l
,......_

o
o
o
o
o
o
o
o

o
o
o
o
o
o
o

11
X

12
X

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1
o
o 1
o o
o o
o o
o o
o o

13

14

15

16
X

o o o o
o o o o
o o o o
1 o o o
o 1 o o
o o 1 o
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17 01 02 03

o
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o
o
o
o

o o o
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o o 1
o 1 o
o 1 1
1
o o
1
o 1
1
1 o

Oct/Bin

-01
-02
-03

Las salidas codificadas, generalmente se usan para controlar un conjunto de 2.n

dispositivos, suponiendo claro est que slo uno de ellos est activo en cualquier
momento. Sin embargo cuando nos encontremos con que se deben controlar
dispositivos que pueden estar activos al mismo tiempo , problema que se suelen
encontrar los sistemas microprocesadores, es preciso usar un dispositivo que nos
proporcione a la salida el cdigo del dispositiv o que tenga ms: alta prioridad.
En la siguiente pgina podemos ver una sencilla comparacin.

~ :

{,

?-'<.

Circuitos CombiHacionales J'vfSJ

En la siguiente figura se representa el diagrama lgico de un codificador

completo de Decimal a BCD natural, junto a su tabla de funcionamiento.

/-

-~

~-.

~ --

11

12

13

14

15

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1
o 1 o o o
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o o o o o
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16 17 18

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o
o

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o
o
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o

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19

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o
o
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o
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o
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1

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o
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o
o
o
o
o
1
1

e D
o o o
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o 1 1
1
o o
1
o 1
1
1 o

o o o
o o 1

l1

Dec/BCD

l2

13

A
B

14
15
16

e
D

l7
18
19

Por otro lado la figura siguiente representa el diagrama lgico del circuito
74147, que es un codificador de prioridad de Decimal a BCD natural; en la
tabla de funcionamiento adjlmta se puede notar la diferencia con el anterior.

./il 11.2 /13 /14 /15 116 /17 /18 /19 /A lB

X
X X X X
X X X
o o 1
v
V
J'\.
X
X X X X
o 1 o 1
-"'X
X
X X X X
o 1 1 1 o
X X X X X
o 1 1 1 1 o
X X
X X
o 1. 1 1 1 o
X X
o 1 1 1 1 1 1 o
X
X
X
o 1 1 1 1 .1 1 1 1
X
o 1 1 1 1 1 1 1 1 1
o 1 1 1 1 1 1 1 1 1 l
1
1
1
1
1
1
1
1
1
1
1

/C

ID

o o
o 1
1 o
1

o o
o 1
1 o

Dec/BCD

!A
lB
iC
ID

Cirwitos Comb illacionules 1\JSJ

Cuando se trata de establecer la prioridad con mayor nmero de bits, es preciso

recurrir a la asociacin de codificadores. El siguiente diacrama muestra un
codificador de prioridad de 16 lneas a 4, usando codificadores de prioridad
74148, de 8 a 3 lneas .
~

/EI: Habilitacin
/GS : es O cuando el dispositivo est
habilitado y una o ms de sus entrada?
est activa
lEO : salida para habilitar otro codificador de
ms baja prioridad

~.

/-"'~ : -~,

J-....

..

. ) /RAO.
~o

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'-------:~:/

r-----'-C,....:4 08

{.1N[8-15J

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7408/P..A3
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L::::!7

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GSo

EO.:)~
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...u:

/--...

Circuito lgico

d~~

cnnexionado dd 74143
~=.

_.,.:--..,:

ueiDa de la_s patiHas de! integr.1do 7 4148

E

n~rada.s

d eo d.a"t:os

S a l i d.a

:r--------------------. d-e

d.al:"C>:S

;~

Tab:O.a de funcionamiento dei 74143

Ccdicador Decimal ~ BCD

t.

L~.

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__:::-~:. :

.l

;:..~

.l. ( j

CODIFlCAOOR DE TECLADO HE.XADEClMAL CON MEMOR.lZACiON Y ANTIRREBOTE INFORMA

CUANDO TIENE LA CODIFlCACON DEL~ TECLA MEDIANTE UN PULSO DE CORTA DURAClN DE TIEMPO
SOBRE PA11LL.<\ 12 DATA AVAiLA8LE. PARA SU BUEN FUNClONAMIENTO HAY QUE PONER-DOS
CONDENSADORES ,UNO DE 10MF. ENTRE OSC (5) Y M:ASA Y OTRO DE 100NF. ENTRE PATlLL.:!.. KBM :Y-MASA

; .. :

::- ..-..

Pin A .; ::,$ignment i or
Du.aJ .-i~n~Line P-.ae~ka:ge

..

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Circuitos Combinacionales \JSI

..

IYIUL TIPLEXORES
. --~

l\!Iultiplexar es pasar informacin de "muchos" canales o lneas a "pocos"

canales ci lneas.
Un lYillLTIPLEXOR (MUX) es un circuito ., combinacional que selecciona
una entrada y la transfiere a la salida. La seleccin de la entrada, o dato, se
realiza segn un conjunto de valores de las variables de control.

'!:.:~-.:=

. _,..-....

Poseen por tanto, n entradas de seleccin, para 2n entrada de datos,

proporcionando dos salidas: una para el dato directo y otra para el dato negado ..

}: .J

---

..:-.
-.

A continuacin se presenta la tabla de funcionamiento y el Smbolo lgico

estndar para un multiplexor de 8 a 1 lneas. Se trata del circuito 74Xl51, con
entrada de habilitacin activa a nivel bajo.

. '

FUNcTIONTASLE
-:-

INPUTS
OUTPUTS

SELECT

B.

.A

G'"

X.

H'

.l

bu

DO

Dl

01

'L

02

:b2

e:
DO

D1
02 ,

ri

03.

03

.L

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54

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B7

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3
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74151

DA"TAIN.P"V"TS

O.ATA S.LECT

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74153

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OUT?UT

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Circuitos Comhimu:imwles tldSI

Existen en el mercado diferentes multiplexores.

El siguiente corresponde al 74153, que es un circuito :NISI con dos Mux de 4 a
1 lneas . .
A los Ivu."'< se les suele llamar tambin selectores de datos. As este sera un
selector de datos 1-de- 4 (ya que selecciona un dato de cuatro disponibles).
._;......

.FUNcTON TABLE
U-,PUTS'

SEL.EC,T
B

STROBE

;:

DATA

A'

,OUTPIJT

Y.

:o

C1

"C2:

C3

X:

.X

H.

:X

L.

..

H-

-~

!.,

1.,

X. .

L.

H
X

'X

.X

L.

:X

.H

X
-

'x

..---.,

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H!l

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-,l!
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it

r:,:='::":-:-::::o

-~-~1 -:2

o.

ll

Lik-...::i== .,- ~ i,'l(

/"""-.

El diagrama lgico sobre estas lneas corresponde a la configuracin interior

del dispositivo arriba descrito, lo que nos puede dar una idea de la diferencia
entre los circuitos SSI y los MSI.

._ .

....--

: ;-.

-.:.--..

-,

r'! ..

~ ,;

:-~--~

Circui/os Comhinacimw.les i'v!SJ

1

----"

.\

..:_

Un multiplexor muy usado es el 74157 (El 74158 es una versin del primero
cc11 las salidas activas a nivel bajo). Se trata de un circuito con cudmple
multiplexor de dos a una lneas:
FUNCTiON TABLE
l~,ff'UT~>

OUTPUTY

~.

.;.....;,

H
L

L
t
-L

-A/8

DATA
A

.ALSt57A.
'AL$15.8SN74AS157 : SN74A$1;5$.

B
V

H
"'
"':'."

.L

X
L

V .

!~.

~ALS157:JL, s~:u4As157

"G

15

,2

1A

1E!.
2A

2i3
3k-

38
4A
'!Ei

)
~

(;1

AIB

.3

.5
6

Mux:

J
1

-G

A/B .

2A

2Y

2B

i1

1P
;;
13

.3A

9
'3Y'

i'"..

,;.;EN

~----lG1

---'------1.1
MUX .
3
1B - - - - - l T
1-------1
5

1A

iY

<P,u315B; sN74AS15B
15

:3E
4A

4Y

JIB

1Y

2Y

11
9

10

1'4
13

1i

3Y

4Y

Este Mux funciona como selector de palabras: segn sea el valor de seleccin
G 1, en las cuatro salidas aparece A[l_:_4] B[l-4], lo que lo hace muy til en las
aplicaciones aritmticas que se vern en el tema siguiente,

- -1
-

Circuiios Cambinacionu.fes

~fSI

EXTENSIN DE lYIULTIPLEXORES
Corno siempre, cuando no se dispone del nmero necesario de entradas en un
solo dispositivo, hay que
recurrir a asociar dispositivos
de menor nmero de
.
entradas para obtener uno mayor.
Vamos a construir un M1JX de 16:1 usando l\lfUX de 4:1.
La asociacin es muy similar a la que se hace con los decodificadores, pero
cambian la dispos.i cin de los MSB y LSB (bits ms significativos y menos
significativos).

?, -

~:;::-~
-~:--.

. _;...._

. ;

S3 S2 Sl SO
~
lf ~

----t-----1~-}_, (; ~
r- .

----r
~ Eit

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..-..

DO --+-+---t---l o.
-

.-----.

- .

-2

- a:

,.,_ !:-'
, ---~

n'\ <{~
1) a

'---

.--

~EN

D7 --+-+-----1r-----l

'-;T

---'-

'----t---

D.

'-----+--...,..,_ .

r-----+---

MV.;>:

Dato
1 de 16
:-.

D8 - - - - - + - --

'" '

.-:.
D

- .~

...,. . d.

gn

;; ~
..:.~

Dl5---------+--~

~gnd

-::

Circuitos Combinacionales ;\.JSJ

! ':

3 . Hacemos el diagrama lgico del circuito colocando den las entradas de

datos io que la tabla nos indique.

------

Ej:
)
~

Nuestra tabla nos dice que en la entrada IO de nuestro :tviUX,

debewos colocar un 1; que enla 11, un O; ...
Nos debe quedar un circuito como el de la figura:

vcc

T~E

1
......._

:~/A

~~~!o
----<

11

//O'_.J_,_--4---1 12
v-d404
t~

)-,-1>-_,.j
.

.Ui

:7 ~f
.. ::

~------------4-4---~lo
----<
.L--..___

16
17

D ~---------1,-_j

SO

S2

e : _ } ' - - - - - - - - - - + - - - - l s1
-~
J

.~

),

12).--_ _ _ _ _ _ _ _..;____J

74151 P.:

._:.-

Circuitos Comb i11aCi01wies MSI

EJERCICIO DE MUX
Para familiarizarnos con el empleo de 1vlUX, deduzcamos la funcin que
realiza el siguiente circuito
-._;.:.o..._

vccQ.

...:..._

7 co
--------~-------4~------------------~

Y,r oo----------------+--------------------'-,
X::o~.. -----------------,

VV' eJ.:--------------+-+-+---1 so
. v;~
SJ

r : -EA

;_______;,;
'

:,_::_.: IDA
.

'

. ~ 11.A Z~1----.

12.1\

' ~:__.: 13f\

~ ~~::
.1
,________: llB . ZB~---.
'e,_.'-4--+4-+-----1128: ',
o--

: :~

I;:J,El

...:;-....

'-+-+-+--1 so
~-+-----"

s:r

. cr'

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:..:....i.-.

IO.Ai

nA

ZA.1--~

. . 108
'-'-----+---111 e za 1---....J
'------1'---!128 '
n-----13.8
GN D., - ', L' :::-:-:-::=::::~
~
74153

- 118. ZB......,
__: 128 .
.
--:; ]38:

i~I2A.
.,_---t---i 13A
;~:;EB :

EB.

=:los

~EA;

.: G~JO
:v .

. 7.4153

- ~

.;::..

Circuitos CmnhiTwciollales !viS!

DEIYIUL TIPLEXORES

En realidad no existen como tales, smo que v1enen definidos por los
decodificadores/demultiplexores.
1
_..-,

La funcin que debe realizar es la inversa de la que realiza el 1v1UX, o sea,

debemos seleccioriar una salida por donde transmitir el dato de la entrada.
Por tanto, el circuito constar de 1 entrada de datos, n entradas de seleccin de
salida, y 2n salidas.

r'-

El Decodificador/DEMUX 74138 que ya conocemos utiliza su entrada de

habilitacin Gl para entrada de Datos: -

INPIJTS

G1

G2A , !i2:B
fi
:x

)(

,.J

,X

-OUTPUt~

,.A-

't_i
[:1

1:"1

H.

.L

}j

;;
i-1

.H

H -

tt

H.

"

1:{

'L

H
l

--L

L ,

-H-

-H

l.

H
L.

:L

.H

\,.

\,.

',li

_L

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_ _ _~
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15

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11

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15
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H
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YO.

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~1

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_ _ ____,__,

Y4

-~
.
G2A ,..----'""'-!

G:28' _."'-~---'""-"'.
7f-"-----

SELECTORES DE DALTOS. DEi'/1UL TlPLEXORES

_ :~~ Realiza ia funcin cc.ntrali.a aJ mu!tipfexDF. Tornaate:S de un. linay +OS~
':~::d1strili~y-e a un dBrefmffieda nmero De Hneas de sa8da. . . . .

. ,

.:

-~

.. . -.
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.. ..--...

..---...

1
~

""'

74138

OA7A ~

-------------------~~------------~----~
Y'S'-

G~9

------~v~----~
EHA~-!:

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.J..:
. ).

---~

74155
....-

:: . . . . . . _

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f.. . .

741.39
D.ATA~"'T;S

------------~~----------~
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1 .

.~: :: ,...-....,

...:

... . ,.--..;
. ...--.:.

_.,,. . ~

..
~:-...

; .

Circuitos Arinnticos

CIRCUITOS AR1TlV1TICOS

Son dispositivos lYISI que pueden reabzar operaciones aritmticas (suma, resta,
multiplicacin y divisin) con nmeros binarios. De todos los dispositivos, nos
centraremos en los comparadores de magnitud, detectores y generadores de
paridad, sumadores yALU's.

------

Comparadores de Magnitud
Son circuitos que comparan el valor binario de dos nmeros, proporcionando
informacin de cul es mayor, menor, o si ambos son iguales. Son sistemas muy
usados en ingeniera. Su bloque y tabla de funcionamiento bsico son los siguientes

'

.A

A>B

A=B

A<B

o
o

o
o

1
1

o
o
1

o
o

COMP

A>B
A=B
A<B

Existen comparadores de 4 bits y de 8 bits. Adems de las correspondientes entradas

de datos disponen de tres entradas ms que pueden infonnar sobre una situacin
anterior, y que se usan para conectar en cascada distintos comparadores, de manera
que pueda construirse uno de mayor capacidad.
Vemoslo con el comparador de 4 bits (748 5):

AO

Nmero A

COlVIP

Al
.A.2.

A~B

A3

A>B

BO

Nmero B

A<B

Bl
B2
B3

Ain<Bin
.A in=Bin
Ain>Bin

J)

.J?

J:

~ -

.... . -

,_._..

..

. )

-------- -

~-

. . :~
. .

... ..............

Circuitos A..ritlneticos

'r Las Salidas del comparador se pueden deducir de las siguientes expresiones

lgicas :

(A>B) =(No A>No B) or [(No A=No B) and (AJn>Bin)]

(A=B) =(No A=No B) and (Ain=Bin)
(A<B) = (N A<NB) or [(N A-NB) and (Ain<Bin)]
.- ).___
.

Haciendo uso de esas entradas de "comparacin anteriores", podemos disear un

comparador de ms bts, por ejemplo de 8.

. ,....__

f:i.
e~

A[0-7]

8[0-7]

AO
A1

U"Z
A2

A3

A3

80

80
81
82
83

t:l1
t:l2

vcc

t:)~

AO
A1
A2
A3

A1

.N

.A.4

,A. O

jj__o

Al

A<8
A=8
A>8 - -

84
_85_

B6.
BZ

Ain<8in
Ain=Bin
~ Ain>8in

80
81
82
83

A<8 A=8 A>8 -

Ain<8in
Ain=8in
Ain>8in

.---

V GND 74LS85

74LS85

A s se comparan primero los bits menos significativos A[0-3] y B[0-3], para con la
informacin obtenida comparar los ms si.g nificativos; por ej.
A: .

0010

1100

B:

0010

0100

La comparacin de los 4 bits inenos significativos (11 00 y .o 100) activar la salida

A>B del circuito de la izquierda y segn las ecuaciones anteriores, al cumplirse que
no A=no :B (0010 y 0010), la salida que debe activarse en el segundo comparador es
A>B. Es fcil hacer esta comprobacin con todas las combinaciones posibles .

,-..

Circuitos Aritmticos

La extensin de esta construccin a comparadores de mayor nmero de bits es bien

sencilla.
1

fl,[0- '15)

E{-15j

p,(l

A';)

.~

~~6

1\ '"
r\L

,!\3

80

80
81
82
83

ol
8/
83

"~
-..J

A<8
..'\=8
. 6..>81 -

A3

UR

,A::-1.

AO

il.'l
p\--;

vcc

U7

84
RS

-F;R

R7

1 r.A8
,0..9
AHJ
A11

74LS85

E"
.:>

,6..>8

74LS85
U10
,D-,0
,6.,1
rAN ,6..2

.AO

811

8d
81
82
63

P-.12
A 'l3

.A1
A.2
,'\3
80

,A.<B P-.=E: -

U9

88
89
o 'fu

/J..3

P-Jn<8in
,ll..in=Bin
,Ajn>6in

-P-,in<Bin
i\in=Bin
,u..in>Bin

1 VGI'-~D

i~O

,il:l
A2

/\<6
,!I..=E:
A>E: i -

8'1

82

/': 15

1\n
,,,:,

81/
613
BT4

80
81

8 '15

83

,A.<8 A.=B ,~>B

82

/\in<Bin
,n.i n=Bin
Ain>6in

,ll..in<8in
A.in=8in
_ Ain>E:in

74LS35

74LS85

...
A

.~

..

CircuitO$ .A.rilmticos

El siguiente circuito es tma aplicacin completa de comparadores, en la que se

comparan tres nmeros codificados en BCD (palabras de 4 bits) y se escoge el menor.
Para ello se comparan dos nmeros y se torna el menor y ste se compara con el
tercero; se usa para "transmitir" el nmero seleccionado un 1vfUX cudruple de 2 a 1
lneas (se h~ usado simbologa segn el estndar de IEEE):

:-:-; .-

A[0-3]
B[0-3]

COMP.:

aA

- ol
- (p

"t.J
<;.

'>

...,,..

,.
"{

MUX

p.,. o:

P.::J.O

A2

r-

B3
A3

,...--

i.

: r-

f;

AO
Bl
Al
B2

P<Q

.-

-.

~:l

BO

...___

~ EN

X[O- 3]=menor de A y B
C[0-3]

...

91

r---:

'--

P<O

. :=

P"=9

>

}
. .,) '

~ ' EN
. G1
'-1.
eo
1: MUX

_KD_ .

.{ :

""1 ....

'COMP '

'

--

P>.a. -

Cl
Xl
1C2
X2
C3
X3

-----

' -

r
--,

f-

Y[0-3]=menor de X y C

..,:,_

.) --

Circuitos ,"ill.t111eticos

Detectores y generadores de Paridad

Son circuitos MSI que detectan si en la entrada hay un nmero par o impar de '~unos",
o sea, detectan la paridad de una palabra digital. Se basan en la funcin EX-OR.
St..:. aplicacin principal se basa en la transmisin . y deteccin de cdigos en las
comunicaciones digitales. Un tipo de cdigo muy usado en las transmisiones digitales
es aquel que a una palabra digital le aade un bit que indique la paridad de la palabra.
Cuando nuestro circuito genere el hit de paridad, funcionar como transmisor, y
cuando tenga que detectarlo, funcionar como receptor. Supongamos que vamos a
trasmitir la palabra de 7 bits [1 O1111 O] con paridad par, el bit que debemos aadir
debe ser un 1, para que el total de unos sea par.
!

""""'

1011110

Como Transmisor:

n de unos 6

En el receptor recibimos una palabra de 8 bits [ 1O1111 O1] detectamos su paridad y si

es par (como ocurre en este caso), admitimos la palabra como correcta.
El circuito de la figura corresponde al 74ALS280

Nb, OF IN,PUTS
A....:1

a
e
D

t,

s; s, 7, 'B

OUTP.IJTS

Al
'S

10

......
.1

1-------- .! EVEN

~-

F
G

13
1
. .i'\

:...::,

H
J
.,.!:.'

I:ODD

Circuitos .'\.rit:mticos

Sumadores
Un sumador es lm circuito que realiza la suma de dos palabras binarias. Es distinta de
la operacin OR y con la que no nos debemos confundir. Est basada en la suma
decimal que conocemos tan bien:

2
2
4

01
10

1
2
3

11

10
10

lOO

Como vemos la suma de nmeros binarios de un bit nos puede dar un nmero binario
de tres bits. As un sumador de dos bits deberia tener 2 entradas y tres salidas. A este
bit ms significativo en la salida se le conoce como el acarreo (parecido al "me llevo
una" de la suma decimal).

."" ~ .

: -------

Asignemos una tabla de funcionamiento y un smbolo a un dispositivo que realice

esta operacin, al que se le suele denominar medio sumador:
-'
:.

CARRY

AB
00
o1
1o
11

o
o
o

A+B

A-

1
1

B-

~A+B

-Cout

1
-

A la salida A+B, se le conoce tambin como media suma (HA) . Cout, indica el
acarreo de salida (carry out). Esta salida se puede usar para conectar en cascada
distintos sumadores, de manera que podamos sumar palabras de ms de un bit. Para
ello necesitamos que el circuito disponga de una entrada extra por donde podamos
informarle de la suma de los bits anteriores. A este dispositivo se le denomina
sumador completo :

A
B

- .

'

,__A+B
: - - Cout

Cin-

~:~ --:...:.

Semisumador

.J.l
,.

;.!~

~.

Circuitos .-\Ji 1m ticos

Su tabla de funcionamiento seria la siguiente:

AB

Cin

Cout

00
00
o1

o
o
o

1
1

o
o

o1
1o
1o
11
11

A+B

o
1

.,

Este sumador completo constituye el bloque bsico para sumar palabras de mayor
nmero de bits . Como ejemplo el siguiente circuito suma dos palabras de seis bits
A[0-5] y B[0-5] para darnos una palabra de siete bits S[0-6], los seis menos
significativos corresponden a la media suma y el MSB es el del acarreo de salida .

A.[0-51
8 [0-5]

surn1
SUMl

~...___

81
' - ..U.2 SUM2

8'"'..:.

C2 -

7482

.,.

. :.:..:...:..

co

co

co
f - .il:l

sum3

su m:
A1 SUM1
81

~'--

81

,,...,

SUM2
82
C2

.!1.,1

L.--

.~.:;.

7482

.~2

-~

~M1~

SUM2
~..,
L_.,_
82

7 4J=] '')

'

-~

S~

._b

1 sro- :5]

1]

La suma que realiza este circuito se suele denominar suma con propagacin de
acarreo, puesto que como se ve, el acarreo se , prop~ga de. un sumacior al siguiente . ..
Aqu el acarreo se propaga en serie, pero puede propagarse en paralelo mediante un
circuito de propagacin del acarreo que veremos ms adelante.

..
::.

Circuitos Aritmticos

Este circuito suma 16 bits con propagacin de acarreo sen e, usando sumadores
completos de 4 bits (74LS283).
1

-'--

:A.rn~

151

.AB , ''O

,A,O

. ~'l.
-A:1.

--'.

.~l.l
,...,

A.l

.~.2
.A;.3

:30
s

~lU
~.

so

',,'.-;

so

--...:_

't-'-'--'---1 A.3

:::;

.68
Hi-1.

81

,_,_

80
B'l

~ll

.83

. 't-i~r-c.:r.l
. u.,. __, B2

l~u~

r---t-r----i Cl

ca

.A.4
.,....,:J

.1

-.~. b
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.1

.84
d.::J

ob
tf'

, 1

. )

---

..1

-c34

.-:

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c
. .'1'1"'"

__:.e_. .

l4L2:iLl:Kj .

.A:O
.A.l

ll'J

,r.:r
.~.u

81]

81

..

S4

81
C""'"'l

~b

so

...:J"

C.':'

<..JJ

~b

_::; (

62
8.3

Cl

co

74LS283

ca,:

'.'t~-i_. ,_,..
- J
~-------i

c1

7 4LS283:

r-.,-~

.....

~[0-"15l
_-(1

Si el tiempo que tarda el circuito sumador en obtener, a partir de los datos de entrada,
los valores de la salida lo denominamos 'C, el tiempo que se tarda en obtener la
palabra S[0-16] como la suma binaria de A[0-15] y B[0-15], con este circuito es 4'T .
El smbolo estndar del 74LS283 es el que se tiene a continuacin .

1.6..

\_;., . . == .::n.f.J .
cd,11---~r-------

=~

.)._ .

J... :

eo

l~-c-l_____--.;.

Circuitos

1
.-!..._

.~tmt i cos

Los sumadores se pueden aplicar tambin a la conversin de cdigos, ya que en

muchas codificaciones se usa la suma de una palabra deteur.tinada para obtener otro
cdigo distinto.
Por ejemplo, para obrener una palabra dei cdigo ,BCD-exceso3, basta sumar ia
palabra 0011 al nmero BCD-natural.
Otros casos no son tan triviales; por ejemplo, veamos la realizacin de un convertidor
de cdigo BCD-natural a BCD-Aiken, usando un circuito sumador de 4 bits y puertas
lgicas:

.1
n

AJ

o
o
o
o
o
o
o
o

1
2
3
4

) ..

6
7
8
9
X

BCD-natural
Al
A2

o
o
o
o

1
1

o
o

AO

o
1

1
1

1
1

o
o

o
o
o

o
o

Palabra para conyertir

B3
B2
Bl
BO

o
o
o
o
o
o
o
o
o
o

o
o
o
o
o

o
o
o
o
o

1
1

1
1

1
1

o
o
o
o
o
o
o
o
o
o

BCD-Aiken
S2
SI

S3

A
J

A2
A3

1
1
1
1
1
X

.al

3J~

e~

o
1

1
X

1
X

..r>..

r
3

o
1

, ..

o
o

so

1
1

De la tabla de funcionamiento se obtienen B a partir de las A:

> B3 = Bo =O
> B 1 = B2 = A3 + A2A1 + A2Ao
Y el circuito queda:

o
o

o
o
o
o

o
o
o
o
o

So
S

s2

s3

1
1
V

Circuitos A.rib.nticos

Restadores
No existen en realidad, sino que se realizan mediante sumadores, ya que la resta de
dos nmeros es la sunia de uno con el negativo del otro.
El negativo de un nmero binario se puede obtener en comple:w.entc a une (inversin.
de todos los bits uno a uno); o, en complemento a dos (se aade un bit de si~o).

l.

, --..
.--

Este circuito realiza la resta de A[0-3] yB[0-3] en complemento a uno:

"} '{:
_3

r--....

K
_..-

:}~

":""' So

,__ S
,_ Sz
r- s3
.-.:!.

-~:::::<,

ca -

......-....
:.. ;

CL

:-:-.
.-

----

- ~

Y este otro es un sumador/restador .de las palabras de 3 bits A[0-2] y B[0-2], en

complemento a dos, ntese el uso del bit de signo. La entrada SL es O para obtener
A+B y 1 para obtener A-B.

~-=
A"l

_______1?1 :.~ ... ._..olso

As--__;_---------~

Bo

r~ ,

.,

..............

------------~

f.:::-,..::...
~

Bs
. . ......-..,._

SL - - - - - - - - '

_ : . ~

'

~-

.l
.l..

Cuando al punto P se aplica un ni vel lgico cero, el

circuito funci ona como sumador, ya que O EB b = b.
Es decir, en las salidas de las puertas O exclusiva aparece el sumando b tal como se aplica a las entradas. Por otra parte, Ca siempre valdria cero, tanto
si C+ vale cero como si vale uno. En este caso el dispositivo funciona exactamente igual que el de la Figura 4.4.
Cuando el valor de P es igual a uno, el circuito se
comporta corno un restador, que realiza la operacin
mediante el convenio de complemento .a uno, ya que,
ahora, 1 EB b = 6. Si el resultado es positivo, C4 es
igual a uno y, en consecuencia, Ca tambin lo es. De
esta manera, se suma una unidad a la entrada del
sumador para obtener el valor correcto a la salida.
Cuando el resultado de la resta es negativo, C4 es igual

a cero y, a tra vs de la puerta AND , l::t entrada C0 es

cero.
Como a.,, y b"'" se utiliz:1n corno entradas de los bits
de signo, la salida S"'- ser uno, indicando que el nmero formado por S3 , 5 2 yqS1- es erres-T1do de la resta-complementado a uno. Para conocer ei nmero deci. mal equi valente era nec:::s:J.ric invertir, bit a bit, las
cifras del mismo nmero binario y colocarle delante un
signo negativo.
Si se desea que el circuito realice la operacin de
resta mediante el convenio de complemento a dos, ser
necesario que, en el circuito de la Figura 4.9, Ca siempre valga uno. De esta forma, a la suma de los dos bits
de menor peso (a 1 y b 1 ) se le aada la unidad, que es lo
mismo que sumrselo al sustraendo complementando
a uno para as obtener el complemento a dos.

1.

4.5. Sill#IA Y RESTA Ell BCD NATmtU

..iii
. , .
.7' '
~!

f.!

. -L~1

-~~!.~\

,;

: '11

~i

En los sistemas lgicos cableados, lo ms normal es que

cada una de las cifras de un nmero decimal se codifique
por separado y que cada cifra se sume y' se reste, tambin; de manera individual, aunque teniendo siempre
en cuenta los bits de acarreo de las operacio nes anteriores. Por esta razn, los cdigos de ia familia BCD
son los ms empleados para este tipo de operaciones.

'"" ."1<.
1;.

;;z }
:i

4.5.1. Smna en BCD natural

_)__ .;{

k~-i~ .

_.c-1'i

.J:J.~~

~-~~~~:

~~-=:.~::~

::1!i

.l.~

~':!li;

Al sumar dos nmeros en BCD natri.ral, podernos encontrarnos con alguno de los tres casos siguientes:
a)

Que el resultado obtenido sea una de las diez

combinaciones que utiliza este cdigo y, adems, que no genere bit de acarreo. ste es el
caso ms sencillo.

Ejemplo: sumar 3

4:

+
b)

3
7

0100
0011
0111

Que el resultado obtenido sea una cornbinaci

no utilizada por el cdigo y que la suma no gene
acarreo. En este caso, es necesario sumar al rest
tado primiTivo el nmero decimal 6 codificado i
binario (0110) para obtener el resultado correc1
Ejemplo: sumar 5 + 7:

5
7

12

'
-;-

0101
01ll
1100

0110
'
l 0010

(Cor:reccin)

'/"'-.

El complemento a nueve de un nmero decima l de

una sola cifra es el resultado de restar dicho nume ro a
nueve. Por ejemplo, el complemento a nueve de dos
e) Que l~ suma ge?ere acarreo . ~n este caso, __es
ser siete, ya que 9 _ 2 = 7. Para representar nme ---t:l-:rn.G.J.en-tl~Gel)d.I:.J-G-b.:lc~~rn.a_c.o.r.r.e.c.cJ..O.l1.___ ros- ne2a-t:i.-vo s -se-ut:il:i:za- ce m o-en-e1- cas 0 de resta binaque en el caso anterior, es decir, sumar al ptimer
ria el -bit de sicrno .
'
resultado el nmero 0110.
Ejemplos: "'
Ejemplo: sumar 9 + 8:
a) Restar 1.829 a 2.362:
Como se puede comprobar, el resultado es el
nmero decimal 12 representado en BCD natural.

1001
+ 1000
1 0001
+ 011'0
1 0111

1
0110 0010
0010 0011
0000
+ 1 1000 . 0001 - 0111
--1101 0010
1010 0101
10
( Corr~cci n)
0110
0110
+
:
--1 0011
2362
1 0000

(Correr.:cin)

1-+-,
1
0100
0011
+ 0010 - 0110
-1011
0110
0110
348L +
- --

1000
1000
--1 0000
0110

0001

0110

- 1829 L - - - - - - - - - - - - - < > - + 1

0533

0000

0101

0011

(~;.1
~

. :

"

........_

0011

El O del bit de si~o indica que el resultado

(533) es positivo. El arrastre del bit de signo, si
existe
se suma. a' ..la. cifra
de
.
..
. menor . peso.

0001
0101
-0110

..

~:-=:..;

~~:.---'"""

(Correccin)

b)

Restar 2.362 a 1.829:

:>.

1 OllO

+ 2685

0110

- ~

ES

El resultado definitivo es el nmero 17 codificado en BCD naturaL

Para completar la expli~acin del proceso realizaremos la suma siguiente, formada por dos operandos de
cuatro cifras cada uno:

6166

. ~

0110

Como se puede comprobar, los bits de acarreo . se

agregan a la suma de la cifra de peso inmediato supeoor.

4.5.2. Resta en BCD natrn:al

....

Para realizar una resta en BCD natural, se suma al

minuendo el complemenro a nueve de cada una de las
cifras del sustraendo.

-. '- .

En este caso, el bit de signo vale 1, indicandO, de :, r--o_

esta manera, que el resultado es negativo y que { . . .__
queda expresado en la forma de com plemenro a . ......_
nueve.

,.,

4J5. DliSEN DE SUMADORES YRESTADORES BCD

.,...__ _ _ _ _ _ _ _ _ _ _....:...__:...__.:_:_:_:.::.:....:.:::.-=-:..:=-.:..::::.:=-=----------- ( ';___

~8~""r.~~acv 'ati:ai para.~ das: sumarid65.

Cada.~.Uno.:;
~~~!?Bar:::ur.r: circuitocque:, permita ... obtener
p m,on. t,-,

.
'. . .:...
en. binario .el:'.
' nueve:de. unnmero.decimaL

-~

1 ......

-----.._

de

--'---

1
J

;
~,

s urna y, adems, para realizar la correccin a partir de

la combinacin correspondiente al nmero die= de la
Tabla 4.4. La funcin se implementa mediante bs cu<ltro pertas Togica~; Cjtlese-mt:re-sn:rn-cn-ta Figm J 4::ttT.-

Slunador BCD natural

1m.

de dos nmeros

1
~

L1 salida C4 se utiliza para indic:u el acarreo de la

4.6.1. Proeeso de diseo

Ivlediante la interconexin de los dos sumadores binarios, a travs de estas puertas, podemos utilizar un
nico dispositivo sumador, sea cual sea el resultado de
la primera suma.

Todos les circuitos que vamos a definir e11 ste y en lo$

siguientes apartados tienen como elemento bsico el
dispositivo 7483.
En la Tabla 4.4 aparecen las veinte combinaciones
que se pueden obtener al sumar dos nmeros en BCD.
Tngase en cuenta que el valor mximo de cada sumando ser nueve, pero cabe la posibilidad de que exista
acarreo procedente de la operacin anterior, con lo cual
el valor mximo de la suma ser: 9 + 9 + 1 = 19. La
combinacin que completa las veinte que aparecen en
la tabla ser la correspondiente a la suma del valor O.
En la parte izquierda de dicha tabla aparece el resultado de la suma expresada en binario, y en la derecha, el
valor corregido, o resultado BCD. Como se sabe, los
ltimos diez resultados binarios necesitan correccin.
bien porque son combinaciones no empleadas en BCD
o bien porque presentan acarreo.
Para diferenciar el acarreo procedente de los sumadores binarios del acarreo del sumador BCD natural
hemos representado al primero de la siguiente manera:
e~ . Del mismo modo, los resultados de la suma, a la
salida del primer sumador, antes de la correccin se
representan como S~, S~, S~ y S~.
Reduciendo mediante el mtodo de Karnaugh, se
obtiene el siguiente valor de e 4 :

e4

= e~

S~ S~

S~

s;

s;

e~ S~ S~ S~

Tabla 4.4. Resultados posibles al sumar

dos nmeros expresados en BCD
Figura 4.1 O.

.J..

o
o
o
o
o
o
o
o
o
o
o
o
o
l

1
1
1

o
1

1
1

1
1

o
o
o
o

o
o
1
1

1
1
1
1

o
o

1
1

o
o

1
1

1
1

1
1

o
o

o
o

o
o
l

o o o
o o o
o o o
1
o o o
o o o 1
o o 1
1
o o o 1
o o 1
1
o o 1 o
1
o 1 o
o 1 o o
o o
1
1
o 1 o o
1
1
o o
o 1 o 1
1
o 1
1
o 1 o 1
o 1
1
l
o
1
o
1
o
1

o
1
o

o
o
.t
1

o
o

o
1
o
1

o
1

o
o
o
o

o
1

1
1

'

4
S
6
7
8
9

o
o

1
2

10
11

1
1

o
1

En la Figura 4.11 se representa, de manera simblic~ el sumador BCD D:aturaL

Sumador BCD natural.

b4

b3

;3

b2

a'-

b,

a,

Sumador

c4

Ca

BCD natura.!

1:2
13
14
15
16
17
13
19

s,

Figura 4.11.

_,:. )

---:-,-.

Sumador BCD natural.

4- 6.2. Proceso de diseo

de un circuito .....
zenerador
e mplemento a nueve

b,

Generador de
Como se ha sealado en el Apartado 4.5.2, la resta
BCD se realiza sumando al minuendo el sustraendo
complementado a nueve. Por esta razn, es imprescindible, antes de efectuar la operacin, colocar un circuito combinacional que complemente. el sustraendo . El
diseo de este circuito es sencillo, siendo el proceso el
mismo que hemos seguido en tantas ocasiones. En
primer lugar, rebcionaremos las entradas con las salidas, tal como se muestra en la Tabla 4.5. Las funciones
que se infieren de la tabla son las siguientes:

complemento
,_.-_:..-:- :-:- '.. .

. :.~-

:-:,~, --~:

.-., a:iiueve
' - i:

B,

Figura 4.13. Representacin simblica

de un generador de complementoa .nueve.
'

B1

li 1

Bz

b2

B 3 = b352

54 53 52

B4

4.6.3. Proceso de diseo

de u.n restador BCD para
nm.eros .de dos digitos

3b2
= b4

cada uno

Tabla 4.5. Tabla de verdad y ecuaciones

correspondierltes a un generador
de complemento a nueve

o
1
2
3
4
5
6

7
8
9

9
8
7
6
)

4
3
2
1

o
o
o
o
o
o
o
o
o
1

o o o 1
o o 1 1
o 1 o o
o 1 1 o
1 o o o
1
o 1 o
1
1
o .o
1
1
1
o
o o o o
o o
o

o
o
1
1
1
1

1
1

La operacwn de resta se realizar, en este caso, sin

utilizar bits de si!!no. Co:i:no se recordar, cuando el ..
resultado de la operacin es positivo, se genera b:it de ,:,
acarreo en la suma correspondiente a las cifras (o bits)
ms significativos. Cuando esto ocurre, el bit debe aadirse (sumarse) a las cifras (o bits) de menor peso. Para
ello es necesario conectar la salida C4 del bloque de las
decenas a la entrada C0 del bloque de las unidades.
PDr otra parte, el sustraendo se complementar antes de ser aplicado al sumador. El resultado es el que se >-'-muestra en la Figura 4.14.
Cuando el resultado de la resta es negativo, la solucin queda expresada en forma de complemento a neve, sin que se produzca acarreo en la ltima cifra.

o 1 1
o 1 o
o o 1
o o o

El_diagr;J.ma lgico resultante es el que se muestra en

la FJO'ura
s1m
b o 11ca es la que
"' 4. 1-,
.:. y su representacwn

aparece en la F igura 4.13.

1n4o4

b,

------------~,-~r-~2_____________ a,

84 ' ' 83.

a~

b2-----~--~----------------------

82

, 1n4a5

a2

.8z

a, .

a2

8~

,,

82

r
e,!::

j_CR. . ;:~::
.!.:?_

-:_.

' :.':~

. Sumador
BCD

a,

az

a3

,'

CQ

B,

8:!.

..

> '
..

Co

...
1

b2_-_ _

1/7410
DECENAS

Generador de complemento a nueve.

Figura 4.1 4.

UNIDADES

Restador BCD natural.

. --.

{~~

r..

Circuitos Aritmticos
A

ALU's

ALU son las siglas de Aritmethic Logic Unit, o sea, Unidad Lgico Aritmtica.
Se trata de un circuito MSI que puede realizar diferentes operaciones aritmticas y
lgicas con dos palabras den bits.
El ms conocido es 74LS181 , que es una ALU de 4 bits, que puede realizar hasta 32
funciones diferentes\ (16 lgicas y 16 aritmticas). Su smbolo lgico estndar y su
tabla de funcionamiento se presentan a continuacin

'
'

so
St

-~

. ~

S2

ALU

')

.S

4
-:1

S3
M

Co

.L

AC

so
A_1

B-j

A.2

BZ

'
.

A3

.M 3i

(O 15)

(o .. iSJCG

(o ... 15jco

C1

:2

;.....
K

23.

p:

21.

"' e
.,.__

2o

r:-.;

""

1K

...L.

$2 ,

J;

so

.L

L.

H.

-L

-~

1:;.

.L

.L.

16

p
'G
A.= g. ,

"t:n +4:

[S]

Fi
F2

13

[S]

r-- Q

FO

.;...

F3

M "" L; J:,ETfHMETJC OP:ERATlON~ .

M :::.l-l
)GiC

Cn=

PUNCTIONS

L..

Cn=H
{with c3rryf

. iw carry}

:P-= .A .

p::::. .

F.=AMINUS <

---

..

p =:AB.
F '"

p::, AB ~~liNUS 1

F=AB

p,.;:nNUS 1

p.,.i!\,6'

.F"' Mlrus 1

t-2~ cof.,.iP.l

f; ,;ZF-so

t.

; : : ."<.:;. B

F =A PLUS.(A,+S)

F~B'

F -= ,i~e PUJs (/-1 ,.,, E'!

F 7 .P;8 8

.. ;:: =- A~,ur-ws s ~ll lr\iUS 1

f=A + S
r:'.AB

F=A+'j

F i= [t.,,+ G} PU.JS. ';

F =.J;. '?LUS. ~;~~ + $}

i= t\ PLLJ$ (1~ ..,. 8 } P1.)J~ ;

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ii
8

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L.

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17

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A PLU$'B

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F::: ,e.,.Pl.US ;.; PLUS -,

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F : (A ... S[ PLUS 'i

:s ?LUS~ ;\ PLUS
F "' APLU.S

.!

! . ,

~ -

; -

Ci.rcuitos Aritmticos

La asociacin de AL U' s, para operar con ms bits, se puede hacer en serie (acarreo
serie) o en paralelo (acarreo paralelo o acarreo rpido).
Para el primero, basta usar las entradas de acarreo anterior (Cl) y las salidas de
1
1
-----=u e \\._.V),
rr-.r-.\ p---;~:la-acau
cv ;:,e
c.U..:l -~LI:-<U 1~-.L.cu ,---~~~~e~,;~
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Li.Ul
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Bro-71
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ALU

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1
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co -

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[2]

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Pl

P-

[8]

B6 r-.. o
A7 r-._ p
B7

(0 . .. '15) CG

",',

-,C1

Bs "' Q
Ar,

(O .. . 15)CP

(0. ; .1~)

Para que el procesamiento de los datos sea ms

propagacin y generacin de acarreo.
Para ello se usan las salidas G y P de las ALU's:

>

")
4

o , . . 15JCO

ALU

1---

r~pido,

se usa un circuito de

G se activa si la ALU genera un acarreo, o sea, si se produce una

acarreo saliente (CO=l), independientemente de si hay o no un
acarreo entrante (Cl=X).
P se activa si la .<\.LU propaga un acarreo, o sea, se producir un
acarreo saliente si hay un acarreo entrante.

:=:t ,..-.._
~:;,;

: ... ............

Cuando las ALU's se conectan para procesar en paralelo (acarreo rpido) se usa un
circuito Generador y Propagador de acarreo, que toma informacin de las ALU's,
para generar y propagar su acarreo. Este circuito es el 74S182, y permite conectar
hasta cuatro ALU's (procesamiento de l bits).

. : ,,.....:...,.

Circuitos Aritmticos

El siguiente diagrama es un circuito capaz de procesar 16 bits. Se trata de una ALU

de 16 bits, con propagacin de acarreo en paralelo.

.1
, . - - - - - - - - - - i Cl
..------__,4
~-

(:;Po

,.-------'>1
" CGO

,----------=-"',_,CP1

CPG

COO-

C01~r

C0'2t----l-h

,------...~:>..,CGI

S[0-3] y MO
Af0-15
i

,-----~.J:;P"j CP2

..-----:-:
' CG2

BJ2,:1..2.

.------..,--"""1
.. CP3

~CG3

C;

---, (j:
(n . : i~}G?P"-T
0
r ~'i( (tr~ . j~f c:c> ' - :

--

'--+-+-4--+---t~

'':'fi

;li'

=
-

CG~""'---+-+-t----A

(ii .. :y~l ,;; 1""--

f:Mj~ (i>~~~i"%~(;

:->1 J

;c .. .. : 1~1 -,;;o

::r
-1

1-f----"-p

tlrt~'~:l~a~---t~j~---~r~
1-+-:..b ~-i

il--;1---+--"'
,

ci

. [2j

otro

CP~-'"
' ~--1-ic---- CPG

p...-+-;

''' p
11---C:I---4-"''
' !. q

1-+-'~...-~- - -s__ __,f~

J.

F[0-15]

Una unidad aritmtico-lgka es un d~sposativo capaz de re:aiizar operaciones

~ matemcas y lgicas en el sistema binario. Esta unidad en concreto realiz3 un
l "-ot-l
~ ..;tm,...,;.l .... ~~ v "'"'.:a.T~~ .:a.~~.:a.-- 'o'
~=~~s
'1. !.Cll da
.... 1 ~ ""'-per--c;o,..,....,_s
-G.
<a!!
l
::n
... ;:::
.L
. Los nmer-os .que se -trtmza.n son de cuatr.o bits. En ia tab~a 4.8 se muestran los
-'. pmes y sus funciones

'.

.1

:-l)

'-1

,,..:;;

, ,.,.,>.-...<:l.~

V!!..C~

~j~~~

CA + R): ~la~ -. r
A o'1s Ul .

.4. rnils

'+ B) ma.~: J

s m:.5.,T

AB in:$ (A
~:-1

+-ll

+ tr ms r

A ms Acms: 1'.
,;!.JJ

.H L
H: H

A.H .m s A- .

,A

m:.'>-A. :wfu, l

.4-B mi.c;..A ms . ! :
,-\m~ t-

.-'--.

ELEMENTOS ARITMETICOS DIGITALES

Unidad lgica aritmtica de 4 bits

2
F 7-US1 PC
5 - DM 74181 N

l - S!\ /US1 N
- - :viC 74181 P
t - ZN 74181 E

.l
),

i3 - TL 7-181 N

diagrama lgico

2._

1=

'V'

'

N 74181 N
FLH 401
SF. C 4181 E

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F 93-!:1 PC

12 15
SW 74181 N
diagrama de cone:dn

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SIMBOLOS LOGICOS
OPERANDOS BAJO ACTIVO

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OPERANDOS A LTO ACTIVO

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DESCR!PC!ON.

Este dispositivo es una unidad lgica :utmetica IArithmetic Logic Unit) (ALU) paralela de alta velocidad de
y la entrada de control d.e modo (M), puede
<!jecuw.r todas las 16 posibles operaciones lgicas o 16 op<:raciones :uitmeticJ.S diferentes con op<:randos de bajo activo o alto
ac ti\"O . La [a.bla de funciones relaciona estas operaciones.
Cuando la entrada de control de modo (Ml est:i. alta. todos los ac:uTeos internos est:i.n inhibidos y el dispositivo ejecuta
opencio ncs lgicas e:n cada uno eJe los bits individuales. L.:tl como s~ indica c::n la lista. Cuando la entrada de control de modo
I!SUl baja. los ac:IITeos quedan habilitados y d dispositivo ejecuta operaciones aritmeticas sobre las dos palabr.l5 de 4 bits. El
dispositivo incorpora un ac:l.ITeo .. adelam. a.Jo,.. (look-ahe::ui) interno total y lo proporciona a cualquiera de 1os dos (ripple carry
ac:JJTeo .. ripple: l entre dispositivo que utiliz:m la salida C,. '+ .J. o acarreo .. adelantado"' l!ntre paquc:tes que utiliz.:l la seal P
(C:lJTV propagate) y G (co.rry generaLe) . P y G no quedan afectados por la entrada de acarreo. Cuando las exigenci:J.S de
velocidad no son muy severas, el disposilivo puedt: utilizarse en un modo sencillo de ripple carry con~ctando la seal de salida
de ac:uTeo iC .;-4) a la entrada de aC:uTco (C.J de la siguiente unidad. Para funcionamiento en aJta velocidad el dispositivo se
utiliz.a en unin Jcl circuito t!e acarreo .. ade.lantado,. 7-f.812 o equival!!nte. St: requit:re un paquete: de acarreo .. adelantado,. por
cada grupo de cuatro dispositivos. El acarreo :illelantado puede suministrarse en varios niveles y ofrece posibilidad de alta
veJoci<:fad en longitudes de palabra c::ttremadamt:nte grande.
.
_
La salida A = tl <fe! dlspos!Uvo se pone ALTA cuando fas cuatro salidas F est:n :Utas y puede utilizarse par.> mdicar
equivalencia lgica en los 4 bits cuando la unidad est en el modo de sustracin. La salida A = B ~s de coiector abien:o y
puede ~:Jble:u-se ANO con otras salidas A = B para conseguir una comparacin para m:i.s de 4 bits . La seal A = B pued<:
utili::.arse con la seal de salida de acarreo para indicar A > B y A < B.
LJ. tabla de funciones relaciona las opern..cioncs aritme:.ic:l.!i ejecutadas sin una entrada de acarreo. Un acarreo de ent.r"aeia aade.
un uno a c:uia opcr.:1cin. De aqui que d cdigo LHHL genere A me~os D menos 1 (notacin de complemento .:1 :!.) sin una
c:mrW::1 de J.C:l.ITeo v gen~n: .-\ mt:nos 8 cuando se apllqut: :1carreo. Como la resta se c::jt!cuta re!llmente mediante adicin complemcm.a.na
(comoiemento a 11. . una SALlO A DE ACARREO signitic:J DEBE tBORROW): de aqui que sea generado un acarreo cuando
h<~.ya t!XCe.so {ovenlowJ y no se genere cuando no lo hay (underilowl.
Como se ha indic::ld.o. el dispositivo puede utilizarse con t:ntraa.s de bajo activo. produciendo salidas de bajo activo o con
::ntrndas Je alto :lctivo produciendo salicias de alto activo. Para cada t.::aso l:t. t:J.bla relaciona las oper:1ciones que deben hacer
los uperanrios ind icados dentro del simbolo lgico .
-t bits . Controlado por las cuatro <ntraas de seleccin de funcin (SO .. . S3l

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Fig_ 10-18_- C:uac1erstic::ts del CI 7418L

479

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Salidas

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F:g:.:ra 4.23.

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Diag;ama de conexin de la ALU 74181 .

------------------------------------------------------------------------

Tabla 4.8.

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Funcione;gicas y operaciones aritmticas de la ALU 74181

m;r:os 1
A.B n1cno~ l

A
AB

A.B menos

1
Menos 1 (compl. a 21

AB

A miL'i (A + H)
A.n ms fA + B)
A mcnus lJ menos
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A + B
A IU$ (A. + B)
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A + B
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AB ms A
A.ii mils A

A ms (A

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V\ + B) ms l
A JllS (A + B) ffillS 1
A m ~ B mas. l.
Aff ms (A .. B) ms 1
(A + B) m s f
i\ ms A. m:is 1
AB ms A mm; l
All ms A ms
A mas !

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.EL NIVEL ACTIVO DE LOS OPERA.l"'DOS ES BAJO Y LAS SALIDAS TAMBIEN OBEDECEN A .NIVEL BAJO.
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CO<DIPIC:4JDOP~ 74148

)fj'ffl.LISIS CJYF.t:

REA~R :=L C:RCUrrc D:= LA i=1GURA CCi~ PROTC1JS.. VCRlFiCArt QUC: SE rCGTJA UNA
CD!F!CAC2N DESDE EiJ HASTA E15. RELLENAR LA TABLA QUE ,SE ADJUNTA. CUL ES EL NiVEL ACTlVO
DE LAS ENT RADAS Y EL DE LAS SALIDAS?. QU SiGNiFiCA QUE ES UNCODIF!CADOR DE PRJORlDAD?.
CUL ES LA FUNCIN DE El, Eil Y GS?.

DESDE E8 .. .. E15'

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SE PIJE:DE li1'ILIZAR UN RESISTEI,ICIA DE lOO OHH.t1IOS COtlECTII.DJI. ENTRE 1':1 COl1UN Y VCC

rodificador de prioridad y antirrebote

RESISTENCIAS

~rcc,,;a 11do :-s;~ C)nc.~i;~sc consi~ue t~uc suene el nllai'OZ cada vez que se presione una !cela.

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DECEI\JI\S UNIDADES

CUL ES EL NMERO MXlMO REPRESENTABLE?. COMPROBAR LOS VAlORES DE

Y7 E Y3 PAt~A CUALQUIER COMBINACiN BDNAR!A DE ENTRADA. QU VALOR

TIENEN?.

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EL DECOOIFlCADOR 74138.
MONTAR LOS ClRCUITOS DE LA FIGURA Y VERlFJCAR SU FUNCIONAMIENTO.
ESCRiBIR LA FUNCiN LGICA IMPLEMENTADA POR EL SEGUNDO ESQUEMA_
VERiFiCAR LA CODiFiCACIN DEL TERCER ESQUEMA Y EXPLICAR SU

FUNCJONr\MIENTO.

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744 7. CJYECCXDI'FIc;ICJXJ<l?... CJYE SIP.PE S<E(i9dfi.fiOS

~f.i!j$1)@$3@t'~~~~lil!'::'!@lW&as"'tW~~!itiit.1ii*l

MONTAR EL CIRCUiTO DE LA FiGURA CON PROTEUS Y RELLENAR LA TABLA

ADJUNTA CONTESTAR A LAS SIGUIENTES PREGUNTAS:
1. QU FUNClN TiENE LA PRUEBA DE LMPARAS?. QU OCURRE CUANDO
PQNE~10S RB! DE L~S DECENAS A "1"? . .{CAMB!AR. EL ORDEN DE L~S ENTR.a.DAS
DE LA TABLA, EN LUGAR DE ABCD SER DCSA).'
.

...

PARA N

UNIDADES

VER El CERO

.,.

PRUEBA DE

. Entr.<das : .

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SaiiCJas . .....

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74151
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ESTUDIO DE MULTJPLEXORES. EL SELECTOR DE TRES BIT 74151.

MONTAR EL CIRCUITO DE LA FIGURA CON PROTEUS , COLGAR DISTlNTAS
FRECUENCIAS DE ENTRADA PARA LOS GENERADORES 1 ... 8 . QU OCURRE
CUANDO SE COLOCA LA COMBINACIN BINARIO 111 EN LAS ENTRADAS DE
CONTROL?. QU FUNCIN REAL!ZAN LAS ENTRADAS EN Y OE?~

.._

MODIF~CAR EL ClRCU1TO ANTERIOR PARA OBTENER LAS SIGUIENTES

FUNClNES LGICA EN LA SALIDA Q.
.
\

Q= A'B 'C' + AB'C'+ ABC + A'BC

.

Q=A'B'C'D +

A'B~CD'+

....-...

A'B'CD + A'EC'D'+ A'BCD + AB'CD + ABC'D + ABCD

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EJEMPLO DE FUNCIONAMIENTO DE U~l DATO DE CUATRO BIT MULTlPLEXADO.

MONTAR EL CIRCUITO DE LA FiGURA Y COMPROBAR QUE SEGN LA POSiCIN DE
U15 SE INTRODUCE UN DATO U OTRO EN LE DISPLAY. S SE REAL!ZA LO E..XPUESTO
ANTERIORMENTE CON VELOCIAD DE UNAS 25 VECES POR SEGUNDO NO SE
APRECIAR EL PARPADEO. SXPUCAR EL FUNCIONAMIENTO.
U1frA

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..~

P.L 9tlVL'IIPLCEXCYJ{ 74158

REALIZAR Y COMPROBAR EL FUNCIONAMIENTO DEL CIRCUITO REPRESENTADO.
COLOCAR EL GENERADOR DE SEAL EN CLOK POR 2HZ. QU ES LO QUE SE
OBSERVA EN LOS DIPLAY?. CU..L ES !_.,. FUNCIN DE LA PAT!LLA ~DEL 74153?.
SUBIR LA FRECUENClA DEL RELOJ A30 HZ. :QU SUCEDE AHORA?.

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MONTAR LOS C!RCU!TOS REPRESENTADOS Y CONTESTAR:

1. PORQU ACTA COMO DEMULTlPLExOR?.
2. . EXPLICAR EL FUNCIONAMIENTO DEL DECODIFiCADORJDEMULTiPLEXOR.

U2(E1)

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74154

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EL 7485, COMPARADOR DE CUATRO BIT. RELLENAR LA TABLA ADJUNTA.

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DETECTORES DE PARIDAD PAR E IMPAR EL 742LS80. EfECTUAR UNA TABLA CON

DIEZ NMEROS BINARiOS ALEATORIOS Y NOTlFlCAR SU BIT DE PARlDAD.

PARIDAD PAR

. PP.J~!DAD

I~J1PAR

MONTAR EL CIRCUITO DE LA FiGURA Y RELLENAR LA TABLA ADJUNTA.

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SUIV~DOR

CONPLETO

SUi\11A

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<EL 7 482

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RE.~UZ..~.R

EL C!P.CU!TO DE LA

f=!GUR~

Y CCMP.RBAR SU

fUNC~ONAMlE:NTO

PARA

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N~;1EROA

NMERO B

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MONTAR LOS ClRCU!TOS DE LA fiGURA. Y COMPROBAR L~ SUMA Bl~JAR!A PARA

DISTINTOS VALORESDEL NA Y DEL N8. 'E L RESULTADO ES EN HEXADECIMAL
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RESULT.AOO C:N HEXADEC1l'v1AL >>

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CO~c.RSO<l( CJYE

CJ30D

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~lf'*~~:"&N&ifl@r~a*~e:~
-

EL CIRCUITO DE LA FiGURA ES UN CONVERSOR DE BCD A A!KEN . ESCRlB!R L._

FUNCiN DE SAUDADE LA NAND_3. EXPLICAR SU rUNCiONAMINETO Y RELLENAR LA
TABLA ADJUNTA PARA TODOS LOS VALORES DEL CDIGO BCD, O SEA DESDE EL CERO
HASTA EL NUEVE

...-:-

' 1

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. ------

CONVERSOR DE BCD

AIKEN ( 2421)

:-'""""

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. :-:.

~\

..L.._ .

EL CIRCUITO DE LA FIGURA ES UN SUMASOR-RESTADOR DE CUATRO BlT. PAP~

QU SON LAS PUERTAS EXCLUSIVE OR?: REALIZAR LAS OPERACIONES DE LA
TABLA ADJUNTA.
83 82 81 80 (N 8)
RESULTADO
A3 A2 A1 AO (N A)
SUMJRES
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1 o 1 o
1 ' 1 o o
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o o 1 1
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1 1 o o
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-::-:- ...

SUMADOR BCD. REALIZAR EL ClRCU~TO DE LA FIGURA Y COMPROBAR QUE EL

RESULTADO ES EN BCD. CUL ES EL NMERO M~"'CIMO REPRESENTADO EN EL
RESULTADO?. COMPROBAR LA SUMA DE TODAS LAS COMBINACIONES POSlBLES
DE DOS NMEROS EN SISTEMA BCD.

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.....__

REAUZAR EL CIRCUITO RESTADOR BCD. TENER EN CUENTA QUE SOLO PUEDEN

ENTRAR NMEROS COMPRENDIDOS DESDE EL CERO HASTA EL NUEVE Y
REALIZAR VARIAS OPERACIO"NES DE RESTA .

U2

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UJvfl.E\tOOOA ME/E

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SV5tf)!CJJO<l(~~~CJJCXl( CJYE SI<jWO cy 5WJ! qWWcJJ

~Jat~i~~~J~'tm~@l!Jfi'..it~i@l\f.MA!l!WM~1
. ;-

DADO EL SUMADOR-RESTADOR DE SIGNO Y MAGNITUD SE P!DE:

A) REALIZAR LAS SIGUIENTES OPERACIONES: -3 + 4 ; - 8- (~5 )
B) SACAR LA FUNCIN DE SALIDA DE U10-A..

-4 + ( - 9 )

.,,__..._

SUMADOR--RESTADOR DE SIGNO YMAGNI1UD

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EL CIRCUITO REPRESENTADO EN LA FlGURA ES UNA UNIDAD ARHMTiCO LGICA.

LSH Y RSH . DESPLAZi!.. N9 A LAS VECES QUE INDIQUE NB

NEGA Y N!EGB SE UTILIZA PARA EL SIGNO.

Montar e! circuito de la figura y rellenar la tabla adjunta. Comprobar los resultados

obtenidos. El circuito de puede realizar con el Wordbench o con el Circuit Maiker2000.

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REAUZAR LA TABLA P.A.RA LA ALU 74~81. ESPEClFlCAR LA OPERACIN REALIZADA

AS COMO EL RESULTADO OBTENIDO, COMPARARLO Y VERIFICARLO.
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FUNClN LGlCA
M=1

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A+B

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AEBB
A+B

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AB

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OPERACIN

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SELECCIN

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A
AB

A+B
1
-

AEBB :
B

A+B

o
-

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OPERACIN ARITMTICA M=O

CARRY=O
CARRY=1

A menos l.

AB menos 1
AB menos 1

Menos 1 (compl. a 2)
A ms (A + B)
AB ms (A + B)
A meDos B menos 1
-

A+B

A ms (A + B)
A ms B
AB ms (A. + B)
A..+B
A ms A

AB

AB ms A

AB

AB ms A

__ -=_c.c_:~.:=_:_

AB
AB
O(cero)
A ms (A + B) ms 1
. A8 ms (A + B) ms 1
A menos B
(A + B) ms 1
A ms (A + B) ms 1
A ms B m~ l
AB ms (A + B) ms 1
(A + B) ms 1
A mili; .4 ms 1
AB ms A. ms l.
AB ms A
1
A ms 1

ms

PROBLEl\-LL\S DE CIRCUITOS CO!\:!Bl!"'l"ACIONALES INTEGRADOS

-Sistemas digitales- 1lnformtica de Sistemas (2003-2004)

1") Sea un sistema digital que dispone de 16 lne:JS de pt:ticin de servicip activas en baja.
Disear un circuito que nos muestre a travs de dos displays el nmero de la lb~n. de petic.~n de
servicio de mayor prioridad activa en cada instante. Si no hay ninguna activa, nb, mostrar 'nada.
Hacer el diseo con dos codificadores de prioridad '148, dos conversores de cqigo '48 y d~s
displays . Utilizar las puertas que sean necesarias.
\.
.

. ~ ,.,....-.,

2) Disear un multiplexor de 16 canales a partir de dos multiplexores '15 l. Emplear las puertas
que sean necesarias.
\ ...

3) Sea la funcin lgica de cuatro variables: .

f(a, b,c, d)

= I, (0,2,4,5,6,11,12,14)

;..

Implementarla con un multiplexor' 151 y un inversor

4)Disei3.ar uu.circuito que realice la suma del nmero A de cuatro bits (a3 a2 a 1 ao) con el mayor
de los dos nmeros B (bJ b2 b t bu) y e (cJ c2 C Co) . Los tres nmeros estan codificados en el
sistema binario natural. Si los nmeros By C son iguales, el resultado ha de ser igual al nmero
A. Utilizar para el montaje los circuitos combinacionales integrados que s::an necesarios.
SO) Se dispone de dos circuitos integrados. El primero de ellos contiene dos sumadores
completos de 2 bits, y el segundo es un multiplexor '151.

Utilizando los 2 circuitos anteriores y los inversores que se precisen, disear un circuito capaz

de detectar la presencia de 3 y slo 3 bits a" 1", en palabras de 6 bits en paralelo.

6) Disear un sumador aritmtico en cdigo BCD para nmeros positivos de una cifra a partir
de dos sumadores integrados '83 y las puertas que sean necesarias. Generalizarlo para sumar
nmeros BCD de ms de u\:ifra.
.,~

7) Disear:
a) Un circuito sumador-restador de 3 bits y signo. Utilizar para ello un circuito sumador '83
y las puertas X-OR que sean necesarias.
b) Un detector de rebasamiento para el sumador-restador del apartado anterior.
e) Un sumador-restador de 7 bits y signo con detector de rebasamiento.

:------

8) Se dispone de dos termmetro digitales A y B. Cada uno de ellos entrega una seal binaria
de 4 bits. Los dus termmetros no siempre dan la misma temperatura., por lo gue interesa
disear un circuito que realice 4 funciones segn las seales de control G 1 y GoJ:
" "?""---

G1 Go

o
o

FUNCIN

'O Media redondeada por defecto

1
Temperatura de A

...--......

1 o
Temperatura de B
1 . 1 !Media redondeada por exceso

Se dispone para el diseo de uri sumador integrado '83, 2 multiplexores '157 .y las puertas
necesarias.
El resultado debe aparecer en un display (unidades) y en un led las decenas . Realizar este
circuito utilizando otro sumador '83 , un conversor de cdigo 'LlS, el display, elled y el nmero
mnimo de puertas lgicas necesarias.
-:.~_ ;._

_,____

Se comparan dos nmeros de ocho bit cada uno, el nmero 8 (b7,b6,b5,b4,b3 ,b2.b1 ,bO) con el nmero e (c7,c5
c5 ,c4,c3,c2,C1 ,cO). S B > C entnces se suman los
cuatro bit de menos peso de 8 con el nmero A de cuatro
bit y e! resultado aparece en un display. S B<C B=C,
entnces pasa A tal cual, al display.

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RESULTADO EN HEXADECIMAL

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COECENAS

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