2.

1 Familia TTL y CMOS

Tecnología TTL: Lógica de Transistor a Transistor. Esta tecnología, hace uso de resistencias, diodos y
transistores bipolares para obtener funciones lógicas estándar.

Tecnología CMOS: Lógica MOS Complementaria. Esta tecnología, hace uso básicamente de
transistores de efecto de campo NMOS Y PMOS.

En la familia lógica MOS Complementaria, CMOS (Complementary Metal-Oxide Semiconductor), el

término complementario se refiere a la utilización de dos tipos de transistores en el circuito de salida, en
una configuración similar a la tótem-pole de la familia TTL. Se usan conjuntamente MOSFET (MOS
Field-Effect transistor, transistor de efecto campo MOS) de canal n (NMOS) y de canal p (PMOS ) en el
mismo circuito, para obtener varias ventajas sobre las familias P-MOS y N-MOS. La tecnología CMOS
es ahora la dominante debido a que es más rápida y consume aún menos potencia que las otras familias
MOS. Estas ventajas son opacadas un poco por la elevada complejidad del proceso de fabricación del CI
y una menor densidad de integración. De este modo, los CMOS todavía no pueden competir con MOS
en aplicaciones que requieren lo último en LSI.

Características de ambas familias

Fan Out (Capacidad de Carga)

Fan Out (Cargabilidad de salida): Es el máximo número de cargas que pueden ser gobernadas en la
salida de la compuerta sin alterar su operación normal.
Fan In (Cargabilidad de entrada): Es el máximo número de entradas que puede tener una compuerta.
Margen de ruido: Es el límite de tensión de ruido admisible a la entrada del elemento lógico, sin
registrar cambios en el estado de la salida. Existen dos márgenes de un ruido, uno para el estado lógico
uno (VNH) y otro para el estado lógico cero (VNL).

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

Tiempo de programación medio (tpd): Es el tiempo de retardo promedio en la transición de una señal
de la entrada a la salida en los casos que esta pasa del estado 1 a 0 (tPHL), es decir de ALTO (HIGH) a
BAJO(LOW) y viceversa de BAJO a ALTO (tPLH).

Potencia disipada: Es la potencia consumida por la compuerta. La disipación de potencia en función de

la frecuencia de una compuerta TTL es constante dentro del rango de operación. En cambio, la
compuerta CMOS depende de al frecuencia

Producto potencia dispada-tiempo de propagación: Es el producto de los dos tipos de características

mencionadas.
La velocidad de la compuerta es inversamente proporcional al retardo de propagación.
Niveles Logicos de Voltaje
TTL

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

CMOS

Las diferencias más importantes entre ambas familias son:

a) En la fabricación de los circuitos integrados se usan transistores bipolares par el TTL y transistores
MOSFET para la tecnología CMOS

b) Los CMOS requieren de mucho menos espacio (área en el CI) debido a lo compacto de los
transistores MOSFET. Además debido a su alta densidad de integración, los CMOS están superando a
los CI bipolares en el área de integración a gran escala, en LSI - memorias grandes, CI de calculadora,
microprocesadores-, así como VLSI.

c)Los circuitos integrados CMOS es de menor consumo de potencia que los TTL.

d) Los CMOS son más lentos en cuanto a velocidad de operación que los TTL.

e) Los CMOS tienen una mayor inmunidad al ruido que los TTL.

f) Los CMOS presenta un mayor intervalo de voltaje y un factor de carga más elevado que los TTL.

En resumen podemos decir que:

TTL: diseñada para una alta velocidad.
CMOS: diseñada para un bajo consumo.

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

2.2 Método del mapa de Karnaugh

Existe otro método para la simplificación de las salidas lógicas booleanas, el mapa de Karnaugh, el cual
es un método gráfico que consiste en agrupar los “1” adyacentes para la simplificación de la función.

El mapa de Karnaugh varía en dependencia del número de variables de entrada de las que depende la
salida. Si la función consta de 3 variables el mapa de karnaugh correspondiente es:

AB C
m0 m1
m2 m3
m6 m7
m4 m5

El mapa correspondiente a una función con 4 variables tendrá la forma:

AB \ CD
m0 m1 m3 m2
m4 m5 m7 m6
m12 m13 m15 m14
m8 m9 m11 m10

El orden de los minitérminos colocados en los mapas es muy importante, esto permite agruparlos para
su simplificación. Las celdas del mapa de tal manera que difieren una de otra en sólo una variable. El
método consiste en:

• Llenar el mapa con los valores pertenecientes a la tabla de verdad.

• Agrupar los unos adyacentes, tomando en cuenta que la última fila es adyacente a la primera y
la primera columna es adyacente con la última en el caso del mapa de 4 variables. También las
esquinas son adyacentes.
• Los grupos permitidos son grupos de 1, 2, 4, 8, 16, etc (potencia de 2). Cuando un 1 no tiene
otro adyacente se le llama isla.
• Mientras más grande el grupo de “1”, más simplificada sale la función.
• Se puede agrupar un “1” las veces que sea necesario, no importando que ya forme parte de otro
grupo.
• Se debe tener cuidado en no hacer más grupos de los necesarios, mientras menor sea el número
de grupos, menos términos tendrá la función. La ecuación tendrá tantos términos como grupos
se hayan hecho.
• Una vez que tengamos los grupos hechos, se empieza a formar la función como suma de
producto. El producto será la función AND de las variables que permanecen sin cambio tanto
en las filas como en las columnas (esto quiere decir que si una variable aparece en una fila o en
una columna complementada y en la otra fila sin complementar, ésta variable se elimina) y la
suma será la función OR de cada grupo que se formó.

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

Ejemplo 1. Mapa de tres variables

AB\C 0 1
00 0 0
01 1 0
11 1 0
10 0 0

Hay dos “1” adyacentes, se agrupan los dos unos, como es el único grupo, se procede a formar la
expresión para X. La variable A aparece complementada en la fila 2 y sin complementar en la fila3, la
variable B aparece sin complementar en ambas filas, esto quiere decir que la variable A se descarta. La
variable C aparece complementada en la columna1, y el grupo formado consta de solo una columna,
entonces:

X = BC

Ejemplo 2.

AB\C 0 1
00 0 1
01 1
11 1 0
10 0 1 En este caso tenemos 2 grupos, el primero son los dos unos de la
columna 1 y el otro son los dos unos de la fila 1 y fila 4.

X =BC + BC

Ejemplo 3. Mapa de 4 variables.

AB CD 00 01 11 10
00 1
01 1 1
11 1 1
10 1

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 Ejemplo 4

Ejemplo 5

Ejemplo 6

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

 Ejemplo con 5 Variables

Ejemplo con 6 Variables.

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2.3 Condiciones No Importa

Algunos circuitos logicos pueden diseñarse de manera que haya ciertas condiciones de entrada para las
cuales no existan niveles de salida especificados, por lo general, debido a que estas condiciones de
entrada nunca ocurriran. En otras palabras, habra ciertas combinaciones de niveles de entrada en las
“que no importa” si la salida esta en ALTO o en BAJO.

Tabla 1

Aqui la salida z no se especifica como 0 o 1 para las condiciones A, B, C = 1, 0, 0 y A, B, C = 0, 1, 1. En

vez de ello se muestra una x para estas condiciones. La x representa la condicion de “no importa”. Este
tipo de condicion puede surgir debido a varias razones; es la mas comun que en algunas situaciones
nunca podran ocurrir ciertas combinaciones de entradas, por lo que no hay una salida especificada para
estas combinaciones.

Un diseñador tiene la libertad de hacer que la salida para cualquier condicion de “no importa” sea un 0 o
un 1 para producir la expresion de salida mas simple. Por ejemplo, el mapa K para esta tabla de verdad
(Tabla 1) con una x en las casillas A BC y A B C . Aqui la mejor opcion seria cambiar la x de la
casilla A B C por un 1 y la x de la casilla A BC por un 0, ya que esto produciria un cuadruple que
puede agruparse para producir z = A.

Siempre que ocurran condiciones de “no importa”, debemos decidir cual x se va a cambiar por 0 o por 1
para producir el mejor agrupamiento del mapa K (es decir, el grupo mas grande que resulta en la
expresion mas simple)

Ejemplo 1

Diseñar un ckto que controla la puerta de un elevador en un edificio de cuatro pisos. El ckto de la figura
tiene 4 entradas. M es la señal logica que indica cuando se mueve el elevador (M=1) o cuando esta
detenido (M=0), F1, F2 y F3 son señales indicaadoras de cada piso que, por lo general estan en BAJO y
cambian a ALTO solo cuando el elevador esta posicionado en ese piso. Por ejemplo, cuando el elevador
esta alineado con el segundo piso, F2 = 1 y F1=F3= 0. La salida del ckto es la señal ABIERTO que por
lo general esta en BAJO y cambia a ALTO cuando se va a abrir la puerta del Elevador.

Podemos llenar la tabla de la siguiente manera:

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

 1. Como el elevador no puede alinearse con mas de un piso a la vez, solo una de las entradas de los
pisos puede estar en ALTO en un momento dado. Esto significa que todos aquellos casos en la
tabla de verdad en los que mas de una entrada de piso este en 1 seran condiciones de “no
importa”. Podemos colocar una x en la columna de la salida ABIERTO para los ocho casos en
los que mas de una entrada da F = 1.
2. Si analizamos los otros ocho casos, cuando M=1 el elevador se esta moviendo, por lo que
ABIERTO debe ser un 0 ya que no deseamos que se abra la puerta del elevador. Cuando M=0 (el
elevador esta detenido) queremos que ABIERTO = 1 siempre y cuando una de las entradas de
piso sea 1. Cuando M= 0 y todas las entradas de piso son 0, el elevador esta detenido pero no
esta alineado en forma apropiada con ninguno de los pisos, por lo que queremos que
ABIERTO = 0 para mantener la puerta cerrada.

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

Ejemplo 2

Este ejercicio muestra otra manera de expresar los 1 y las condiciones de no importa. Se trabaja en
forma de funcion donde la primer parte corresponde a la ubicación existentes de 1 dentro del mapa K
mientras que la segunda parte identificada con la letra d muestra la ubicación de las condiciones de no
importa dentro del mapa K. Recordemos que la solucion del mapa K es la misma, agrupando la mayor
cantidad de 1s sin necesidad de tener grupos redundantes y tomando en cuenta los valores que puedan
tomar las condiciones de no importa para poder minimizar su salida.

2.4 Diagnostico de Deteccion de Fallas de Sistemas Digitales

Existen tres pasos basicos para corregir un ckto o sistema digital que tenga una falla:

Deteccion de Falla: Observe la operación del ckto/sistema y comparela con la operación correcta
esperada.

Aislamiento de Fallas: Realice pruebas y mediciones para aislar la falla.

Correccion de Fallas: Sustituya el componente defectuoso, repare las condiciones, elimine el corto o
realice la operación pertinente.

Fallas Internas en los Circuitos Integrados Digitales

Fallas en los circuitos Internos

Esta falla no es muy como las demas, esta relacionada con la circuiteria interna que contiene una
compuerta logica.

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

Entrada internamente cortocircuitada a tierra o a la fuente de Alimentacion

Es cuando una entrada esta cortocircuitada internamente directa a Vcc o a tierra (GND)

Salida internamente cortocircuitada a tierra o a la fuente de Alimentacion

Es cuando la salida esta cortocircuitada internamente directa a Vcc o a tierra (GND). Este tipo de falla
interna provocara que la terminal de salida se quede atascada en el estado BAJO o ALTO.

Entrada o salida sin conectar

Algunas veces el alambre conductor tan fino que conecta la terminal de un IC con los circuitos internos
del mismo se rompe, lo cual produce un circuito abierto. La Figura muestra esta situacion para una
entrada (terminal 13) y una salida (terminal 6). Si se aplica una señal a la terminal 13, no llegara a la
entrada de la compuerta NAND 1 y por lo tanto no tendra efecto sobre su salida. La entrada abierta de la
compuerta estara en el estado flotante. Los dispositivos TTL responderan a esta entrada como si fuera un
1 logico y los dispositivos CMOS responderan en forma erratica y talvez podrian dañarse debido al
sobrecalentamiento.

La abertura en la salida de la compuerta NAND-4 evita que la señal llegue a la terminal 6 del IC, por lo
que no habra un voltaje estable presente en esa terminal. Si esta terminal se conecta a la entrada de otro
IC, prducira una condicion flotante en esa entrada.

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

Corto entre dos Terminales

Un corto interno obligara a que las señales logicas en esas terminales sean identicas. Cada vez que dos
señales que se supone deben ser distintas muestran las mismas variaciones de niveles logicos, existe una
buena posibilidad de que las señales esten en cortos.

Considere el ckto de la figura en donde las terminales 5 y 6 de la compuerta NOR estan en corto de
manera interna. Este corto hace que las dos terminales de salida del INVERSOR se conecten entre si, de
manera que las señales enla terminal 2 de Z1 y la terminal 4 de Z1 deben ser identicas, aun y cuando las
dos señales de entrada del INVERSOR estan tratando de producir diferentes salidas.

Durante el intervalo de t1 a t2, ambos INVERSORES tienen una entrada en ALTO y estan tratando de
producir una salida en BAJO, por lo queestar en corto no hace ninguna diferencia. Durante el intervalo
de t4 a t5, ambos INVERSORES tienen una entrada en BAJO y estan tratando de producir una entrada
en ALTO, asi que el estar en corto de nuevo no tiene ningun efecto. No obstante, durante los intervalos
de t2 a t3 y de t3 a t4 un INVERSOR esta tratando de producir una salida en ALTO, mientras que el otro
esta tratando de producir una salida en BAJO. A esto se le conoce como colision de señales, ya que las
dos señales estan luchando una con la otra. Cuando esto ocurra, el nivel de voltaje real que aparezca en
la salidas en corto dependera de los circuitos internos del IC. En los dispositivos TTL, por lo general
sera un voltaje en el extremo superior del intervalo del 0 logico (es decir cerca de 0.8v), aunque tambien
podria estar en el intervalo ideterminado. En los dispositivos CMOS, por lo general, sera un voltaje en el
intervalo indeterminado.

Fallas Externas

Lineas de Señal Abiertas

1. Alambre Roto.
2. Conexion Soldada defectuosamente; conexión de alambre enrollado floja.
3. Grieta o interrupcion en la linea de conexión de un ckto impreso (algunas de estas son del grueso
de un cabello y se pueden ver solo con una lupa)
4. Terminal Doblada o rota en un IC.
5. Zocalo de IC defectuoso de tal forma que el IC no haga buen contacto con el zocalo.

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

Lineas de Señal en Corto.

Alambrado mal instalado

Puentes de Soldadura
Pistas mal Fabricadas.

Fuente de Alimentacion defectuosa.

Todos los sistemas digitales tienen una o mas fuentes de alimentacion de corriente directa, las cuales
suministran los voltajes VCC y VDD requeridos por los chips. Una fuente defectuosa o una sobrecargada
(que suministra mas de su valor nominal de corriente) proporcionara voltajes de suministro mal
regulados a los ICs y estos no operaran u operaran en forma incorrecta.

Una buena practica de diagnostico de fallas es comprobar los niveles de voltaje en cada una de las
fuentes de alimentacionen el sistema. Uno de los signos mas comunes de falla en la fuente de
alimentacion es que uno o mas chips operen en forma incorrecta o que no operen en lo absoluto.

Carga de Salida

Cuando un IC digital tiene su salida conectada a demasiadas entradas de un IC, se excede el valor
nominal de su corriente de salida y el voltaje de salida puede caer dentro del intervalo indeterminado.

Ejemplo 1

Considere el ckto de la figura. Se supone que la salida Y cambiara a ALTO en cualquiera de las
siguientes condiciones:

1. A = 1, B = 0 sin importar el nivel en C

2. A = 0, B = 1, C = 1

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega

Cuando se prueba el ckto el tecnico observa que la salida Y cambia a ALTO cada vez que A esta en
ALTO o que C esta en ALTO, sin importar el nivel en B. Entonces toma mediciones con el probador
logico para la condicion en la que A = B = 0, C = 1 y obtiene las indicaciones registradas en la figura.

Examine los niveles registrados y liste las posibles causas del mal funcionamiento. Despues desarrolle
un procedimiento paso a paso para determinar la falla.

Solucion

Todas las salidas de las compuertas NAND son correctas para los niveles presentes en sus entradas. Sin
embargo, la compuerta XOR deberia producir un nivel BAJO en la terminal 3 de salida, ya que dos de
sus entradas se encuentran en el mismo nivel BAJO. Parece que Z1-3 se queda en ALTO, aun y cuando
sus entradas deberian producir un nivel BAJO. Hay varias causas posibles de esto:

1. Una falla en un componente interno en Z1 que evite que su salida cambie a BAJO.
2. Un corto externo con VCC desde cualquier punto a lo largo de los conductores conectados al nodo
X (sombreado en el diagrama de la figura)
3. La terminal 3 de Z1 en corto interno con VCC.
4. La terminal 5 de Z2 en corto interno con VCC.
5. La terminal 13 de Z2 en corto interno con VCC.

El siguiente procedimiento puede usarse para aislar la falla, este procedimiento no es el unico eso
depende del diseñador y de sus herramientas.

1. Compruebe los niveles de VCC y de tierra en las terminales apropiadas de Z1.

2. Desconecte la alimentacion del ckto y utilice un multimetro para comprobar si hay un corto
(resistencia menor de 1Ω) entre el nodo X y cualquier punto conectado a VCC.
3. Si el paso #2 muestra que hay un corto del nodo X a V CC realice un chequeo visual al circuito en
busca de malos contactos, puentes de soldadura, alambres sin aislamientos y cualquier otra
posibilidad de corto.
4. Si el paso 3 no revela corto externo, las tres posibilidades que quedan son cortos internos. Una
de estas esta poniendo en corto el nodo X con VCC.

Unidad I: Diseño de Circuitos Combinacionales. Elaborado por: Ing. Carlos Ortega